JPS59124142A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59124142A JPS59124142A JP23360682A JP23360682A JPS59124142A JP S59124142 A JPS59124142 A JP S59124142A JP 23360682 A JP23360682 A JP 23360682A JP 23360682 A JP23360682 A JP 23360682A JP S59124142 A JPS59124142 A JP S59124142A
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路の製造方法に関するものであり
、特に高密度ＬＳＩの素子間分離形成方法に関するもの
である。
、特に高密度ＬＳＩの素子間分離形成方法に関するもの
である。
従来例の構成とその問題点
従来のＬＯＣＯ３酸化法を利用した絶縁分離の方法を第
１図ａ −ｆに示す。
１図ａ −ｆに示す。
１ずエビ多キシャル層よりなるＮ型領域８，８′の形成
されたシリコン基板（以下ウエノ・という）１上に第１
のＳｉ○２膜２を例えば３ｏＯ〜２ｏＯＯ八程度形成し
、その上に第１の３１３ Ｎ ４膜３を例えば１０００
〜２０００八程度堆積後、分離パターン形成用の感光性
樹脂（以下フォトレジストという）パターン４を形成す
る（第１図ａ）０ 次にフォトレジストハターン４をマスクとして、リアク
ティブイオンエツチング等の異方性エツチング法を用い
、１ず第１の３１０２膜２と第１の５１３Ｎ４膜３をエ
ツチングし、その後、さらに異方性エツチング法でウェ
ノ−１をエツチングすることにより、分離パターン用の
溝６を形成する（第１図ｂ）。溝５の底面にチャンネル
ストッパー用のＰ型の不純物拡散層９を形成したあとウ
ニノー１上に第２のｂ １３Ｎ４６を堆積する（第１図
Ｃ）。
されたシリコン基板（以下ウエノ・という）１上に第１
のＳｉ○２膜２を例えば３ｏＯ〜２ｏＯＯ八程度形成し
、その上に第１の３１３ Ｎ ４膜３を例えば１０００
〜２０００八程度堆積後、分離パターン形成用の感光性
樹脂（以下フォトレジストという）パターン４を形成す
る（第１図ａ）０ 次にフォトレジストハターン４をマスクとして、リアク
ティブイオンエツチング等の異方性エツチング法を用い
、１ず第１の３１０２膜２と第１の５１３Ｎ４膜３をエ
ツチングし、その後、さらに異方性エツチング法でウェ
ノ−１をエツチングすることにより、分離パターン用の
溝６を形成する（第１図ｂ）。溝５の底面にチャンネル
ストッパー用のＰ型の不純物拡散層９を形成したあとウ
ニノー１上に第２のｂ １３Ｎ４６を堆積する（第１図
Ｃ）。
次に第２のＳｉ３Ｎ４膜６を異方性のドライエッテング
法で全面エツチングし、溝５の側面部分にのみ第２のＳ
Ｌ ３ Ｎ ４膜６を残す（第１図ｄ）。
法で全面エツチングし、溝５の側面部分にのみ第２のＳ
Ｌ ３ Ｎ ４膜６を残す（第１図ｄ）。
その後ウニ・・１を酸化して、上記溝５内に第３のｂ
１０２膜７を形成して、分離を行なう（第１図ｅ）ｏ所
定の工程をへたのちウェハ１上に金属配線１０を形成す
る（第１図ｆ）。
１０２膜７を形成して、分離を行なう（第１図ｅ）ｏ所
定の工程をへたのちウェハ１上に金属配線１０を形成す
る（第１図ｆ）。
上記の方法ではＳｉ３Ｎ４膜をマスクとして、基板１を
酸化するために、酸化の際基板にひずみが入り結晶欠陥
をひきおこしやすいとともに、構の側面部分に細くて急
峻な溝を生じやすい欠点がある。また溝のエツチングを
行なう時にテーパかついてし１うと溝の側面にセルファ
ラインでＳｉ３Ｎ４膜を残す時に非常に残りに〈〈なり
、第３の酸化膜を形成する工程においてバードビークを
発生しやすくなる。さらに、分離の酸化膜７が簿い場合
に、分離上を金属配線が通るとＭｏＳ構造となり、Ａｔ
１０の下の第３の８１０２膜７直下にｎ型反転層が形成
され、領域８，８′間に電流が流れてしまい素子間の分
離ができないためｂ １０２膜アの厚さを厚くすること
が必要となる。寸だこれを防止するためにチャンイ・ル
ストノパ拡散層９の濃度を高くするとウェハ１とＮ型領
域８，８′の耐圧が低ドしてしまう。
酸化するために、酸化の際基板にひずみが入り結晶欠陥
をひきおこしやすいとともに、構の側面部分に細くて急
峻な溝を生じやすい欠点がある。また溝のエツチングを
行なう時にテーパかついてし１うと溝の側面にセルファ
ラインでＳｉ３Ｎ４膜を残す時に非常に残りに〈〈なり
、第３の酸化膜を形成する工程においてバードビークを
発生しやすくなる。さらに、分離の酸化膜７が簿い場合
に、分離上を金属配線が通るとＭｏＳ構造となり、Ａｔ
１０の下の第３の８１０２膜７直下にｎ型反転層が形成
され、領域８，８′間に電流が流れてしまい素子間の分
離ができないためｂ １０２膜アの厚さを厚くすること
が必要となる。寸だこれを防止するためにチャンイ・ル
ストノパ拡散層９の濃度を高くするとウェハ１とＮ型領
域８，８′の耐圧が低ドしてしまう。
発明の目的
本発明は、基板に溝を形成し溝の側面に絶縁膜を形成し
たのち、基板と同じ導電型の不純物を含む）’ｏｌｙｓ
ｉ’（多結晶ンリコン）膜あるいは基板と同じ導電型の
不純物を含む酸化膜等を埋め込むことにより、セルファ
ラインでチャンネルストッパ領域を形成することにより
基板と基板上の反対導電型領域との耐圧が大きく容量を
小さくすることが可能な素子間分離方法を提供するもの
である。
たのち、基板と同じ導電型の不純物を含む）’ｏｌｙｓ
ｉ’（多結晶ンリコン）膜あるいは基板と同じ導電型の
不純物を含む酸化膜等を埋め込むことにより、セルファ
ラインでチャンネルストッパ領域を形成することにより
基板と基板上の反対導電型領域との耐圧が大きく容量を
小さくすることが可能な素子間分離方法を提供するもの
である。
発明の構成
本発明は埋め込み方式による素子間分離方法において、
分離部に溝を形成したのち溝の側面に酸化膜等の絶縁膜
を形成する。この蒔溝の底面には絶縁膜を形成しないか
形成した後除去することによりない状態とする。次に基
板と同じ導電型不純物を含むＰｏ ｌ ｙＳ ｉ 膜あ
るいは基板と同じ不純物を含む絶縁膜を溝内に埋め込む
ものである。
分離部に溝を形成したのち溝の側面に酸化膜等の絶縁膜
を形成する。この蒔溝の底面には絶縁膜を形成しないか
形成した後除去することによりない状態とする。次に基
板と同じ導電型不純物を含むＰｏ ｌ ｙＳ ｉ 膜あ
るいは基板と同じ不純物を含む絶縁膜を溝内に埋め込む
ものである。
実施例の説明
本発明の第１の実施例を第２図ａ −ｄに示す。
第２図において第１図と同一部分には同一番号を付す。
ｔｆＮエピタキシャル層よりなるＮ型領域８の形成され
たＰ型のウェハ１上に第１のＳ ｉＯ２膜２を例えば０
．３〜１．０μＴ？位形成し、分離パターン形成用のフ
ォトレジストパターン４を形成したのち、フォトレジス
トパターン４をマスクとして第１の５ＩＯ２膜２とウェ
ノ・１とを反応性イオンエツチング等の異方性エツチン
グ法を用いてエツチングし、分離パターン用の＃５を形
成する（第２図ｄ）。
たＰ型のウェハ１上に第１のＳ ｉＯ２膜２を例えば０
．３〜１．０μＴ？位形成し、分離パターン形成用のフ
ォトレジストパターン４を形成したのち、フォトレジス
トパターン４をマスクとして第１の５ＩＯ２膜２とウェ
ノ・１とを反応性イオンエツチング等の異方性エツチン
グ法を用いてエツチングし、分離パターン用の＃５を形
成する（第２図ｄ）。
溝５内を酸化したのち底面の酸化膜を除去することによ
り、側面に第２のｂ １０２膜１１を例えば０．１〜０
．６μ？ｉ、 ８度形成する。その後Ｐ型の不純物を含
むＰｏ１ｙＳｉ膜１２を形成する（第２図ｂ）０次に例
えばフォトレジストを塗布する場合に溝部に膜厚が厚く
形成されることを利用して溝部６のＰｏ１ｙＳｉ 膜１
２にのみフォトレジスト１３を残したのち、Ｐｏ１ｙ
Ｓｉ膜１２をエツチングし、溝５内にのみＰｏ１ｙＳｉ
膜１２を残す（第２図Ｃ）。
り、側面に第２のｂ １０２膜１１を例えば０．１〜０
．６μ？ｉ、 ８度形成する。その後Ｐ型の不純物を含
むＰｏ１ｙＳｉ膜１２を形成する（第２図ｂ）０次に例
えばフォトレジストを塗布する場合に溝部に膜厚が厚く
形成されることを利用して溝部６のＰｏ１ｙＳｉ 膜１
２にのみフォトレジスト１３を残したのち、Ｐｏ１ｙ
Ｓｉ膜１２をエツチングし、溝５内にのみＰｏ１ｙＳｉ
膜１２を残す（第２図Ｃ）。
次に第３の３１０２膜１４をＣＶＤ法等により例えば０
．１〜０．５μｎｌ程度形成し、その後所定の工程をへ
たのち金属配線１０を形成する（第２図ｄ）。
．１〜０．５μｎｌ程度形成し、その後所定の工程をへ
たのち金属配線１０を形成する（第２図ｄ）。
以上第１の実施例で述べたように溝の中に不純物を含む
Ｐｏ１ｙ Ｓｉ膜１２を埋め込むと、分離領域」二に金
属配線が通ったとしてもＰｏ１ｙ Ｓｉ中の不純物濃度
を高くしておけば反転層が生じることがない。すなわち
このＰｏ１ｙ Ｓｉ膜１２がチャンネルストッパ領域と
なるとともに、この領域をセルファラインで形成するこ
とができる。そして、この方法では、Ｓｉ３Ｎ４を用い
ないため、こｆ′Ｌを用いる不都合を排除することがで
き、かつＰｏ１ｙＳ１膜１２と領域８，８′との接触も
生じにくくなるＯ 本発明の第２の実施例を第３図ａ ＝ ｄに示す０１ず
Ｎエピ層よシなる領域８，８′の形成されたＰ型のウェ
ハ１上に第１のｂ ｚ Ｏ２膜２を例えば０．３〜１．
○μ？７１位形成し、分離パターン形成用のフォトレジ
ストパターン４を形成したのちフォトレジストパターン
４をマスクとして第１の５１０２膜２とウェノ・１とを
反応性イオンエンチング等の異方性エツチング法を用い
てエツチングを行ない分離パターン用の溝５を形成する
（第３図ｄ）０尚５内を酸化したのち底面の酸化膜を除
去することにより側面に第２の５ＩＯ２膜１１を例えば
０．１〜０．５μ２１１形成する。その後Ｐ型の不純物
を含む第４のｂ １０２膜１５を形成する（第３図ｂ）
０次に例えばフォトレジストを塗布する場合に溝部に膜
厚が厚く形成されることを利用して溝部にのみ７オトレ
ジスＩｆ残したのち、第４のＳ ＩＯ２膜１５をエツチ
ングし、溝Ｓ内に第４のＳｉＯ２膜１５全１５（第３図
Ｃ）。
Ｐｏ１ｙ Ｓｉ膜１２を埋め込むと、分離領域」二に金
属配線が通ったとしてもＰｏ１ｙ Ｓｉ中の不純物濃度
を高くしておけば反転層が生じることがない。すなわち
このＰｏ１ｙ Ｓｉ膜１２がチャンネルストッパ領域と
なるとともに、この領域をセルファラインで形成するこ
とができる。そして、この方法では、Ｓｉ３Ｎ４を用い
ないため、こｆ′Ｌを用いる不都合を排除することがで
き、かつＰｏ１ｙＳ１膜１２と領域８，８′との接触も
生じにくくなるＯ 本発明の第２の実施例を第３図ａ ＝ ｄに示す０１ず
Ｎエピ層よシなる領域８，８′の形成されたＰ型のウェ
ハ１上に第１のｂ ｚ Ｏ２膜２を例えば０．３〜１．
○μ？７１位形成し、分離パターン形成用のフォトレジ
ストパターン４を形成したのちフォトレジストパターン
４をマスクとして第１の５１０２膜２とウェノ・１とを
反応性イオンエンチング等の異方性エツチング法を用い
てエツチングを行ない分離パターン用の溝５を形成する
（第３図ｄ）０尚５内を酸化したのち底面の酸化膜を除
去することにより側面に第２の５ＩＯ２膜１１を例えば
０．１〜０．５μ２１１形成する。その後Ｐ型の不純物
を含む第４のｂ １０２膜１５を形成する（第３図ｂ）
０次に例えばフォトレジストを塗布する場合に溝部に膜
厚が厚く形成されることを利用して溝部にのみ７オトレ
ジスＩｆ残したのち、第４のＳ ＩＯ２膜１５をエツチ
ングし、溝Ｓ内に第４のＳｉＯ２膜１５全１５（第３図
Ｃ）。
次に熱処理を行ない第４のＳ ｉ Ｏ２膜１６の中の不
純物を第４のｂ １０２膜１２の直下にセルファライン
で拡散してチャンネルストッパ領域１６を形成する。そ
の後第３のｂ １０２膜１４ｆｃＶＤ法等により、例え
ば０１〜０６μ７ｎ位形成し、所定の工程をへたのち金
属配線１０を形成する（第３図ｄ）Ｏ 第３図のごとく溝の中に不純物を含む絶縁物を埋め込ん
だ場合は、分離領域の絶縁膜の厚さが非常に厚くなり反
転層が非常に生じにくいためチャンネルストッパ領域１
６の不純物濃度を下げられるとともに、側面に絶縁膜が
あるため、比較的容易に領域８，８′と接することがな
いようにセルファラインで所定の不純物濃度のチャンネ
ルストッパ領域を形成することができ、基板と領域８．
８′の耐圧を大きくすることができる。
純物を第４のｂ １０２膜１２の直下にセルファライン
で拡散してチャンネルストッパ領域１６を形成する。そ
の後第３のｂ １０２膜１４ｆｃＶＤ法等により、例え
ば０１〜０６μ７ｎ位形成し、所定の工程をへたのち金
属配線１０を形成する（第３図ｄ）Ｏ 第３図のごとく溝の中に不純物を含む絶縁物を埋め込ん
だ場合は、分離領域の絶縁膜の厚さが非常に厚くなり反
転層が非常に生じにくいためチャンネルストッパ領域１
６の不純物濃度を下げられるとともに、側面に絶縁膜が
あるため、比較的容易に領域８，８′と接することがな
いようにセルファラインで所定の不純物濃度のチャンネ
ルストッパ領域を形成することができ、基板と領域８．
８′の耐圧を大きくすることができる。
以上のように本発明の方法であればセルファラインで反
転層が生じにくいチャンネルストッパ領域を形成するこ
とができる。そして、本発明では従来のＬ ＯＣＯＳ酸
化を行なうことがないため低欠陥の分離領域を容易に形
成することもできる。
転層が生じにくいチャンネルストッパ領域を形成するこ
とができる。そして、本発明では従来のＬ ＯＣＯＳ酸
化を行なうことがないため低欠陥の分離領域を容易に形
成することもできる。
本実施例ではＰ型基板であるだめＰ型の不純物を含むＰ
ｏ１ｙＳｉ膜としたがこれはｐ’ｏｌｙｓｉ膜。
ｏ１ｙＳｉ膜としたがこれはｐ’ｏｌｙｓｉ膜。
５ｉ０２膜にかぎるものではないとともにＮ型基板の場
合にはＮ型の不純物を含んだ膜を用いればよいことは言
うまでもない。また、領域８，８′の形成はＰｏ１ｙＳ
ｉ膜１２．絶縁膜１５の形成後に、拡散、イオン注入等
で形成されるたとえばＭＯＳトランジスタのソース、ド
レイン領域、あるいはバイポーラトランジスタの領域で
あってもよい。
合にはＮ型の不純物を含んだ膜を用いればよいことは言
うまでもない。また、領域８，８′の形成はＰｏ１ｙＳ
ｉ膜１２．絶縁膜１５の形成後に、拡散、イオン注入等
で形成されるたとえばＭＯＳトランジスタのソース、ド
レイン領域、あるいはバイポーラトランジスタの領域で
あってもよい。
１だ本実施例では第３の酸化膜１４をＣＶ Ｄ法で形成
したが、例えばＰｏ１ｙ Ｓｉ膜のように酸化処理を行
なうことにより絶縁膜となる他の方法で絶縁膜を形成し
ても良いし、絶縁膜１５が埋込まｈた場合は必ずしも必
要でない。なお本実施例では埋め込み材として不純物を
含む膜としたがこれは不純物を含む膜を底面にしその上
に不純物を含まない膜を形成した二層構造であっても良
い。
したが、例えばＰｏ１ｙ Ｓｉ膜のように酸化処理を行
なうことにより絶縁膜となる他の方法で絶縁膜を形成し
ても良いし、絶縁膜１５が埋込まｈた場合は必ずしも必
要でない。なお本実施例では埋め込み材として不純物を
含む膜としたがこれは不純物を含む膜を底面にしその上
に不純物を含まない膜を形成した二層構造であっても良
い。
発明の効果
以上述べたように、本発明の方法によればセル７アライ
ンで反転層の生じにくいチャンネルストッパ領域を形成
することができるとともに低欠陥の素子間分離を実現で
き高密度半導体集積回路の製造にとってその工業的価値
は大きい。
ンで反転層の生じにくいチャンネルストッパ領域を形成
することができるとともに低欠陥の素子間分離を実現で
き高密度半導体集積回路の製造にとってその工業的価値
は大きい。
第１図ａ〜ｆは従来の素子間分離方法の断面図、第２図
ａ〜ｄ、第３図ａ −ｄは本発明の素子間分離方法の第
１の実施例および第２の実施例の工程断面図である。 １・・・・・・基板、５・・・・・・溝、１１・・・・
・・酸化膜、１２・・・・・・基板と同じ導電型の不純
物を含むＰｏ１ｙ Ｓｉ膜、１５・・・・・・基板と同
じ導電型の不純物を含むＳ ｚ Ｏ２膜、１６・・・・
・・チャンネルストッパ領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 Ｓ ＠２図 ２ ＠３図 ｒｉ １ｅ
ａ〜ｄ、第３図ａ −ｄは本発明の素子間分離方法の第
１の実施例および第２の実施例の工程断面図である。 １・・・・・・基板、５・・・・・・溝、１１・・・・
・・酸化膜、１２・・・・・・基板と同じ導電型の不純
物を含むＰｏ１ｙ Ｓｉ膜、１５・・・・・・基板と同
じ導電型の不純物を含むＳ ｚ Ｏ２膜、１６・・・・
・・チャンネルストッパ領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 Ｓ ＠２図 ２ ＠３図 ｒｉ １ｅ
Claims (2)
- （１）−導電型の基板の主面上に所定の溝部を形成する
工程と、前記溝部の少なくとも底面部に一導電型形成用
不純物を含む膜を埋め込む工程とを有することを特徴と
する半導体装置の製造方法。 - （２）−導電型形成用不純物を含む膜が多結晶シリコン
であることを特徴とする特許請求の範囲第１項に記載の
半導体装置の製造方法。 （３ン −導電型形成用不純物を含む膜が絶縁膜であ
り、前記絶縁膜より前記−導電型不純物を一導電型の基
板内に導入することを特徴とする特許請求の範囲第１項
に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23360682A JPS59124142A (ja) | 1982-12-29 | 1982-12-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23360682A JPS59124142A (ja) | 1982-12-29 | 1982-12-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59124142A true JPS59124142A (ja) | 1984-07-18 |
Family
ID=16957679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23360682A Pending JPS59124142A (ja) | 1982-12-29 | 1982-12-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59124142A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4954459A (en) * | 1988-05-12 | 1990-09-04 | Advanced Micro Devices, Inc. | Method of planarization of topologies in integrated circuit structures |
| US4962064A (en) * | 1988-05-12 | 1990-10-09 | Advanced Micro Devices, Inc. | Method of planarization of topologies in integrated circuit structures |
| US5310692A (en) * | 1992-05-29 | 1994-05-10 | Sgs-Thomson Microelectronics, Inc. | Method of forming a MOSFET structure with planar surface |
| US6034410A (en) * | 1994-01-14 | 2000-03-07 | Stmicroelectronics, Inc. | MOSFET structure with planar surface |
-
1982
- 1982-12-29 JP JP23360682A patent/JPS59124142A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4954459A (en) * | 1988-05-12 | 1990-09-04 | Advanced Micro Devices, Inc. | Method of planarization of topologies in integrated circuit structures |
| US4962064A (en) * | 1988-05-12 | 1990-10-09 | Advanced Micro Devices, Inc. | Method of planarization of topologies in integrated circuit structures |
| US5310692A (en) * | 1992-05-29 | 1994-05-10 | Sgs-Thomson Microelectronics, Inc. | Method of forming a MOSFET structure with planar surface |
| US6034410A (en) * | 1994-01-14 | 2000-03-07 | Stmicroelectronics, Inc. | MOSFET structure with planar surface |
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