JPH0358430A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0358430A JPH0358430A JP1192506A JP19250689A JPH0358430A JP H0358430 A JPH0358430 A JP H0358430A JP 1192506 A JP1192506 A JP 1192506A JP 19250689 A JP19250689 A JP 19250689A JP H0358430 A JPH0358430 A JP H0358430A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置及びその製造方法に係り、特に微細
なＭＯＳ｝ランジスタに使用されるものである。
なＭＯＳ｝ランジスタに使用されるものである。
（従来技術）
従来の半導体装置及びその製造方法を第２図（ａ）〜（
ｄ）を用いて説．明する，，，例えばＰ型シリコン基板
（半導体基板）１上の所望の領域に、Ｐウエル２，Ｎウ
エル３を形或する。次にＰウエル２，Ｎウエル３間に素
子分離酸化膜４を形成Ｌ，たのち、シリコン基板１上に
１０〜２０ｎａ＋程度の絶縁ゲート膜（絶縁膜）５を形
成する。次に全面ε．、例えばＮ形ｐｏｌｙ ８１膜を
４００ｎｍ程度堆積させる。次にＰウエル２及びＮウェ
ル上のｐｏｌｙ ８１膜の所望の位置にそれぞれレジス
ト膜７を形成した後これをマスクとしてｐｏｌｙ ８１
膜を異方性エッチングし、ゲート電極６をそれぞれ形成
する。
ｄ）を用いて説．明する，，，例えばＰ型シリコン基板
（半導体基板）１上の所望の領域に、Ｐウエル２，Ｎウ
エル３を形或する。次にＰウエル２，Ｎウエル３間に素
子分離酸化膜４を形成Ｌ，たのち、シリコン基板１上に
１０〜２０ｎａ＋程度の絶縁ゲート膜（絶縁膜）５を形
成する。次に全面ε．、例えばＮ形ｐｏｌｙ ８１膜を
４００ｎｍ程度堆積させる。次にＰウエル２及びＮウェ
ル上のｐｏｌｙ ８１膜の所望の位置にそれぞれレジス
ト膜７を形成した後これをマスクとしてｐｏｌｙ ８１
膜を異方性エッチングし、ゲート電極６をそれぞれ形成
する。
次にゲート電極６及びレジスト膜７をマスクとし、全面
にＰイオンをイオン注入し、ｎ Ｍ Ｏ Ｓのソース、
ドレイン領域の一部となる第一注入領域１１を形成する
．（同図（ａ）） 次にゲート電極上のフォトレジスト膜を除去した後、ゲ
ート電極６上に酸化ａｌ（ＳｉＯ２）８を１０〜２０ｎ
ｍ程度形成し、その後Ｐウエルのｎ Ｍ Ｏ Ｓ形成領
域上にレジスト膜７ｌを形成し、これをマスクとしてＮ
ウエルにＢＦ２をイオン注入し、ｐＭＯｓのソース、ド
レイン領域となる第二注入領域ｌ２を形成する。（同図
（ｂ〉）次にＰウェルのレジスト膜７１を除去したのち
全面に酸化膜（Ｓ ｉ ０２ ）を１５０ｎａ程度堆積
し、次に異方性イオンエッチングを行ないゲート電極６
の側部にＳｉ０２膜からなる側璧１０９を残存させる。
にＰイオンをイオン注入し、ｎ Ｍ Ｏ Ｓのソース、
ドレイン領域の一部となる第一注入領域１１を形成する
．（同図（ａ）） 次にゲート電極上のフォトレジスト膜を除去した後、ゲ
ート電極６上に酸化ａｌ（ＳｉＯ２）８を１０〜２０ｎ
ｍ程度形成し、その後Ｐウエルのｎ Ｍ Ｏ Ｓ形成領
域上にレジスト膜７ｌを形成し、これをマスクとしてＮ
ウエルにＢＦ２をイオン注入し、ｐＭＯｓのソース、ド
レイン領域となる第二注入領域ｌ２を形成する。（同図
（ｂ〉）次にＰウェルのレジスト膜７１を除去したのち
全面に酸化膜（Ｓ ｉ ０２ ）を１５０ｎａ程度堆積
し、次に異方性イオンエッチングを行ないゲート電極６
の側部にＳｉ０２膜からなる側璧１０９を残存させる。
次にＮウエル領域３ｌ上にレジスト膜７２を形成し、こ
れをマスクとしてＰウエル領域全面にＡｓイオンを注入
し、ｎ型イオン注入領域１１中にｎ Ｍ Ｏ Ｓのソー
ス、ドレイン領域の一部となる高不純物濃度の第二注入
領域ｌ３を形成する。（同図（Ｃ））次にＮウエル領域
３ｌ上のレジスト膜７２を除去し、所望の半導体装置を
得る。
れをマスクとしてＰウエル領域全面にＡｓイオンを注入
し、ｎ型イオン注入領域１１中にｎ Ｍ Ｏ Ｓのソー
ス、ドレイン領域の一部となる高不純物濃度の第二注入
領域ｌ３を形成する。（同図（Ｃ））次にＮウエル領域
３ｌ上のレジスト膜７２を除去し、所望の半導体装置を
得る。
しかしながら従来の半導体装置には次のような問題点が
あった。すなわちｐＭＯｓ形成領域３ｌに形成されたｐ
ＭＯｓトランジスタはシングルドレイン構造であるので
ショートチャネル効果が起こりやすく微細化に適してい
ない。これを解決する手段としてソース、ドレインとし
て用いられる第二注入領域ｌ２を浅く形成すれば良いこ
とが知られているが、このようにすると第３図に示すよ
うに後の工程で第二注入領域１２に電極配線雇用のコン
タクトホールｌ００を形成する際第二注入領域ｌ２が浅
いので注入領域を貫通して半導体基板１までコンタクト
ホールが達してしまうという問題があった。
あった。すなわちｐＭＯｓ形成領域３ｌに形成されたｐ
ＭＯｓトランジスタはシングルドレイン構造であるので
ショートチャネル効果が起こりやすく微細化に適してい
ない。これを解決する手段としてソース、ドレインとし
て用いられる第二注入領域ｌ２を浅く形成すれば良いこ
とが知られているが、このようにすると第３図に示すよ
うに後の工程で第二注入領域１２に電極配線雇用のコン
タクトホールｌ００を形成する際第二注入領域ｌ２が浅
いので注入領域を貫通して半導体基板１までコンタクト
ホールが達してしまうという問題があった。
（発明が解決しようとする課題）
本発明はショートチャネル効果を防止し、高集積化に適
した半導体装置及びその製造方法を提供することを目的
とする。
した半導体装置及びその製造方法を提供することを目的
とする。
本発明の半導体装置は第一導電型の半導体基板上に設け
られる第二導電型の領域上に絶縁膜を介して設けられる
ゲート電極と、 前記ゲート電極側部に設けられる側壁と、前記ゲート電
極をはさんで前記ゲート電極と隣接して設けられ、前記
ゲート電極に隣接する部分の深さがそれ以外より浅く設
けられる第一導電型の領域と、 から構成している。
られる第二導電型の領域上に絶縁膜を介して設けられる
ゲート電極と、 前記ゲート電極側部に設けられる側壁と、前記ゲート電
極をはさんで前記ゲート電極と隣接して設けられ、前記
ゲート電極に隣接する部分の深さがそれ以外より浅く設
けられる第一導電型の領域と、 から構成している。
本発明の半導体装置の製造方法は第一導電型の半導体基
板表面に第二導電型の領域を設ける工程と、 前記第二導電型の領域上の絶縁膜上にゲート電極を設け
る工程と、 前記ゲート電極をマスクとして前記第二導電型の領域表
面に第一導電型の領域を設ける工程と、前記ゲート電極
側部に耐酸化性の良好な側壁を設ける工程と、 酸化を行ない前記側壁を実質上マスクとして前記ゲート
電極近傍以外の前記第一導電型の領域を拡散する工程と
、 から構成している。
板表面に第二導電型の領域を設ける工程と、 前記第二導電型の領域上の絶縁膜上にゲート電極を設け
る工程と、 前記ゲート電極をマスクとして前記第二導電型の領域表
面に第一導電型の領域を設ける工程と、前記ゲート電極
側部に耐酸化性の良好な側壁を設ける工程と、 酸化を行ない前記側壁を実質上マスクとして前記ゲート
電極近傍以外の前記第一導電型の領域を拡散する工程と
、 から構成している。
（作 用）
本発明の半導体装置は拡散層（第一導電型の領域）のう
ちゲート電極近傍を浅く形成し、他は深く形成するので
ＭＯＳ｝ランジスタのショートチャネル効果を防止しな
がら後の工程で拡散層へ形或されるコンタクトホールの
半導体基板への突き抜けを防止することができる。
ちゲート電極近傍を浅く形成し、他は深く形成するので
ＭＯＳ｝ランジスタのショートチャネル効果を防止しな
がら後の工程で拡散層へ形或されるコンタクトホールの
半導体基板への突き抜けを防止することができる。
また本発明の半導体装置の製造方法はゲート電極側部に
耐酸化性膜を設け、実質上これをマスクとしてゲート電
極近傍の拡散層はＯＥＤ（Ｏｘｉｄａｔ１ｏｎ Ｅｎｈ
ｕｎｃｅｄ Ｄｌｒｒｕｓｉｏｎ）効果が起こらないよ
うにしてゲート電極近傍の拡散層を浅くし、他はＯＥＤ
効果により深くなるようにしている。
耐酸化性膜を設け、実質上これをマスクとしてゲート電
極近傍の拡散層はＯＥＤ（Ｏｘｉｄａｔ１ｏｎ Ｅｎｈ
ｕｎｃｅｄ Ｄｌｒｒｕｓｉｏｎ）効果が起こらないよ
うにしてゲート電極近傍の拡散層を浅くし、他はＯＥＤ
効果により深くなるようにしている。
（実施例）
本発明の一実施例を第１図（ａ）〜（ｄ）を用いて説明
する。
する。
例えば１〜２Ω・（自）程度のＰ型シリコン基板（半導
体基板）１上の所望の領域に、それぞれ５ Ｘ １ ０
” （ｃ＋ａ−３）程度のＰウエル２，Ｎウエル（第
二導電型の領域）３を形威する。次にＰウエル２，Ｎウ
エル３間にＬ Ｏ Ｃ Ｏ Ｓ （ＬｏｃａｌＯｘ１ｄ
ａｔ１ｏｎ Ｓｉｌｉｃｏｎ）法を用いた素子分離酸化
膜（素子分離膜）４を形成したのち、シリコン基板１上
に熱酸化法を用いて１０〜２０ｎ量程度の絶縁ゲート膜
（絶縁膜）５を形成する。次に全面に例えばＬ Ｐ Ｃ
Ｖ Ｄ （Ｌｏｖ Ｐｒｅｓｓｕｒｅ Ｃｂｅｍｌｃ
ａｆ ＶａｐａｒＤｅｐｏｓｌｔ１ｏｎ）法を用いてｎ
形ｐｏｌｙ ８１膜を４０ｏｎ１程度堆積させる。次に
Ｐウエル２，Ｎウエル３上のｐｏｌｙ ８１膜上の所望
の位置にフ★トレジスト法を用いてレジスト膜７を形成
した後フォトレジスト法と異方性エッチングを行ないゲ
ート電極６を形成する。
体基板）１上の所望の領域に、それぞれ５ Ｘ １ ０
” （ｃ＋ａ−３）程度のＰウエル２，Ｎウエル（第
二導電型の領域）３を形威する。次にＰウエル２，Ｎウ
エル３間にＬ Ｏ Ｃ Ｏ Ｓ （ＬｏｃａｌＯｘ１ｄ
ａｔ１ｏｎ Ｓｉｌｉｃｏｎ）法を用いた素子分離酸化
膜（素子分離膜）４を形成したのち、シリコン基板１上
に熱酸化法を用いて１０〜２０ｎ量程度の絶縁ゲート膜
（絶縁膜）５を形成する。次に全面に例えばＬ Ｐ Ｃ
Ｖ Ｄ （Ｌｏｖ Ｐｒｅｓｓｕｒｅ Ｃｂｅｍｌｃ
ａｆ ＶａｐａｒＤｅｐｏｓｌｔ１ｏｎ）法を用いてｎ
形ｐｏｌｙ ８１膜を４０ｏｎ１程度堆積させる。次に
Ｐウエル２，Ｎウエル３上のｐｏｌｙ ８１膜上の所望
の位置にフ★トレジスト法を用いてレジスト膜７を形成
した後フォトレジスト法と異方性エッチングを行ないゲ
ート電極６を形成する。
次にレジスト膜７をマスクとし、イオン注入法を用いて
第一導電型の領域にＰイオンを４×１ ０ ｌ３ｃｓ＋
−２程度のドーズ量、６ ０ＫｅＶ程度の加速エネルギ
ーでイオン注入し、第一注入領域１ｌを形成する。（同
図（ａ）） 次にゲート電極６上に熱酸化法を用いて酸化膜（Ｓｉ０
２）８を１０〜２０ｎｓ程度形成し、その＆Ｐウエル２
上にレジスト膜７ｌを形成し、これをマスクとしてＮウ
ェル３の一部にイオン注入法を用いてＢＦ２を５ Ｘ
１ ０ ｌ５ａｍ−２程度のドーズ量、５ ０ＫｅＶ程
度の加速エネルギーでイオン注入し、Ｎウエル３表面に
第一導電型の第二注入領域ｌ２を形成する。（同図（ｂ
）） 次にＰウエル２上のレジスト膜７ｌを除去したのちＬ
Ｐ Ｃ Ｖ Ｄ （Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ
）法を用いて全面に耐酸化性材料であるＳｉＮ膜を１５
０ｎｍ程度堆積し、異方性イオンエッチングを行ないゲ
ート電極６の側部にＳｉＮ膜からなる側壁９を残存させ
る。
第一導電型の領域にＰイオンを４×１ ０ ｌ３ｃｓ＋
−２程度のドーズ量、６ ０ＫｅＶ程度の加速エネルギ
ーでイオン注入し、第一注入領域１ｌを形成する。（同
図（ａ）） 次にゲート電極６上に熱酸化法を用いて酸化膜（Ｓｉ０
２）８を１０〜２０ｎｓ程度形成し、その＆Ｐウエル２
上にレジスト膜７ｌを形成し、これをマスクとしてＮウ
ェル３の一部にイオン注入法を用いてＢＦ２を５ Ｘ
１ ０ ｌ５ａｍ−２程度のドーズ量、５ ０ＫｅＶ程
度の加速エネルギーでイオン注入し、Ｎウエル３表面に
第一導電型の第二注入領域ｌ２を形成する。（同図（ｂ
）） 次にＰウエル２上のレジスト膜７ｌを除去したのちＬ
Ｐ Ｃ Ｖ Ｄ （Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ
）法を用いて全面に耐酸化性材料であるＳｉＮ膜を１５
０ｎｍ程度堆積し、異方性イオンエッチングを行ないゲ
ート電極６の側部にＳｉＮ膜からなる側壁９を残存させ
る。
次にＮウエル３上にレジスト膜７２を形成し、Ｐウェル
２の一部にイオン注入法を用いてＡｓイオンを５ Ｘ
１ ０ ｌ５ｃＩｌ−２程度のドーズ量、５ ０ＫｅＶ
程度の加速エネルギで注入し、ｎ型イオン注入領域ｌｌ
中に高不純物濃度の第三注入領域１３を形成する。（同
図〈Ｃ〉） 次にＮウエル３上のレジスト膜７２を除去した後９００
℃以上の酸化性雰囲気におく。この時、Ｎウェル３の第
二注入領域ｌ２は、側璧９直下を除いてＯ Ｅ Ｄ （
Ｏｘｉｄａｔｌｏｎ Ｅｎｈｕｎｓｔ Ｄ１ｆｆｕｓｉ
ｏｎ）効果によって深く拡散され、深い拡散層ｔ４が形
或される。
２の一部にイオン注入法を用いてＡｓイオンを５ Ｘ
１ ０ ｌ５ｃＩｌ−２程度のドーズ量、５ ０ＫｅＶ
程度の加速エネルギで注入し、ｎ型イオン注入領域ｌｌ
中に高不純物濃度の第三注入領域１３を形成する。（同
図〈Ｃ〉） 次にＮウエル３上のレジスト膜７２を除去した後９００
℃以上の酸化性雰囲気におく。この時、Ｎウェル３の第
二注入領域ｌ２は、側璧９直下を除いてＯ Ｅ Ｄ （
Ｏｘｉｄａｔｌｏｎ Ｅｎｈｕｎｓｔ Ｄ１ｆｆｕｓｉ
ｏｎ）効果によって深く拡散され、深い拡散層ｔ４が形
或される。
しかしながら、ゲート電極６端近傍の側壁９直下は、Ｓ
ｉ Ｎ膜によってＯＥＤ効果がおこらないので拡散が
伸びず、浅い拡散層ｌ５となる。第４図（ａ） ， （
ｂ）に酸化性雰囲気（同一条件）においたＳｉＮ膜直下
とＳｉＮ膜のない場合のボロン拡散層の沈度プロファイ
ルを示す。このようにＳｉＮの直下は拡散が抑制され、
浅い拡散層となることがわかる。本実施例においては浅
い拡散層１５の深さは０，３μｍ以下とするのが望まし
く、深い拡散層ｌ４と浅い拡散層の比は４：３以上とす
ると良い。
ｉ Ｎ膜によってＯＥＤ効果がおこらないので拡散が
伸びず、浅い拡散層ｌ５となる。第４図（ａ） ， （
ｂ）に酸化性雰囲気（同一条件）においたＳｉＮ膜直下
とＳｉＮ膜のない場合のボロン拡散層の沈度プロファイ
ルを示す。このようにＳｉＮの直下は拡散が抑制され、
浅い拡散層となることがわかる。本実施例においては浅
い拡散層１５の深さは０，３μｍ以下とするのが望まし
く、深い拡散層ｌ４と浅い拡散層の比は４：３以上とす
ると良い。
また本実施例は耐酸化性材料としてＳｉＮからなる側璧
９を用いてＯＥＤ効果を抑え、第二注入領域ｌ２のゲー
ト電極６近傍の拡散を防止したが、側壁９はＳｉＮであ
る必要はなく耐酸化性材料であれば本実施例の効果は達
せられる。また同図（ｂ）に示すゲート電極６上に形成
した酸化膜８は本発明と直接関係なく形成しなくとも良
い。
９を用いてＯＥＤ効果を抑え、第二注入領域ｌ２のゲー
ト電極６近傍の拡散を防止したが、側壁９はＳｉＮであ
る必要はなく耐酸化性材料であれば本実施例の効果は達
せられる。また同図（ｂ）に示すゲート電極６上に形成
した酸化膜８は本発明と直接関係なく形成しなくとも良
い。
本実施例を用いた半導体装置はゲート電極６近傍の浅い
拡散層１５の深さが浅いのでＭＯＳトランジスタのシジ
ートチャネル効果を防止することができる。また深い拡
散層ｌ４は深く形成されるのでここへ形成されるコンタ
クトホールが半導体基板１へ突き抜けるのを防止できる
。さらにゲー１・電極６側部に側壁９を設けるのでゲー
ト電極６上に配線を行なう際、段切れを防止することが
できる。
拡散層１５の深さが浅いのでＭＯＳトランジスタのシジ
ートチャネル効果を防止することができる。また深い拡
散層ｌ４は深く形成されるのでここへ形成されるコンタ
クトホールが半導体基板１へ突き抜けるのを防止できる
。さらにゲー１・電極６側部に側壁９を設けるのでゲー
ト電極６上に配線を行なう際、段切れを防止することが
できる。
本実施例の半導体装置の製造方法はゲート電極６側部に
耐酸化性膜からなる側壁９を形成し、実質上これをマス
クとして酸化雰囲気中において側壁９直下以外の第二注
入領域ｌ２の拡散をＯＥＤ効果により行ない深い拡散層
ｔ４を形成することができる。また、側壁９直下は側壁
９によってＯＥＤ効果が抑えられ、浅い拡散層ｌ５を形
或することができる。したがって本実施例の半導体装置
の製造方法を用いると、浅い拡散層ｌ５と深い拡散層を
一度に形成することができる。
耐酸化性膜からなる側壁９を形成し、実質上これをマス
クとして酸化雰囲気中において側壁９直下以外の第二注
入領域ｌ２の拡散をＯＥＤ効果により行ない深い拡散層
ｔ４を形成することができる。また、側壁９直下は側壁
９によってＯＥＤ効果が抑えられ、浅い拡散層ｌ５を形
或することができる。したがって本実施例の半導体装置
の製造方法を用いると、浅い拡散層ｌ５と深い拡散層を
一度に形成することができる。
〈発明の効果〉
以上詳述したように本発明の半導体装置とその製造方法
を用いるとショートチャネル効果を防止し、微細に形成
したＭＯＳ｝ランジスタを得ることができる。
を用いるとショートチャネル効果を防止し、微細に形成
したＭＯＳ｝ランジスタを得ることができる。
第１図は本発明の半導体装置とその製造方法の断面図、
第２図は従来の半導体装置の製造工程を用いた断面図、
第３図は浅い拡散層（第二注入領域）を示す断面図、第
４図はＳｉＮ層のある場合とＳｉＮ層のない場合のボロ
ン拡散層の濃度プロファイルを示す図である。 １・・・半導体基板， ２・・・Ｐウェル，
３・・・Ｎウエル（第二導電型の領域），４・・・素子
分離酸化膜（素子分Ｍ膜），５・・・絶縁ゲー｝Ｉｌｌ
（絶縁膜），６・・・ゲート電極， ９・・
・側壁，１ｌ・・・第一注入領域，１２・・・第二注入
領域，ｌ４・・・深い拡散層，１５・・・浅い拡散層。
第２図は従来の半導体装置の製造工程を用いた断面図、
第３図は浅い拡散層（第二注入領域）を示す断面図、第
４図はＳｉＮ層のある場合とＳｉＮ層のない場合のボロ
ン拡散層の濃度プロファイルを示す図である。 １・・・半導体基板， ２・・・Ｐウェル，
３・・・Ｎウエル（第二導電型の領域），４・・・素子
分離酸化膜（素子分Ｍ膜），５・・・絶縁ゲー｝Ｉｌｌ
（絶縁膜），６・・・ゲート電極， ９・・
・側壁，１ｌ・・・第一注入領域，１２・・・第二注入
領域，ｌ４・・・深い拡散層，１５・・・浅い拡散層。
Claims (5)
- （１）第一導電型の半導体基板表面に設けられる第二導
電型の領域上に、絶縁膜を介して設けられるゲート電極
と、 前記ゲート電極側部に設けられる側壁と、 前記ゲート電極をはさんで前記ゲート電極と隣接して設
けられ、前記ゲート電極に隣接する部分の深さがそれ以
外より浅く設けられる第一導電型の領域と、 からなることを特徴とする半導体装置。 - （２）前記第一導電型の領域の前記ゲート電極に隣接す
る部分の深さそれ以外の深さの比が３：４以上であるこ
とを特徴とする請求項（１）記載の半導体装置。 - （３）前記側壁が窒化物からなることを特徴とする請求
項（１）または（２）記載の半導体装置。 - （４）第一導電型の半導体基板表面に第二導電型の領域
を設ける工程と、 前記第二導電型の領域上の絶縁膜上にゲート電極を設け
る工程と、 前記ゲート電極をマスクとして前記第二導電型の領域表
面に第一導電型の領域を設ける工程と、前記ゲート電極
側部に耐酸化性の良好な側壁を設ける工程と、 酸化を行ない前記側壁を実質上マスクとして前記ゲート
電極近傍以外の前記第一導電型の領域を拡散する工程と
、 を備えたことを特徴とする半導体装置の製造方法。 - （５）第一導電型の半導体基板表面に第二導電型の領域
を設ける工程と、 前記第二導電型の領域端上に素子分離膜を設け、第一導
電型の領域と前記第二導電型の領域を電気的に分離する
工程と、 全面に絶縁膜を設ける工程と、 前記第一導電型の領域上および前記第二導電型の領域上
にゲート電極を設ける工程と、 前記ゲート電極をマスクとして前記第一導電型の領域表
面に第二導電型の領域である第一注入領域を設ける工程
および前記第二導電型の領域表面に第一導電型の領域で
ある第二注入領域を設ける工程と、 前記ゲート電極側部に耐酸化性の良好な側壁を設ける工
程と、 前記第一注入領域に前記ゲート電極と前記側壁をマスク
として第二導電型の不純物を導入する工程と、 酸化性雰囲気において前記側壁を実質上マスクとして前
記第二注入領域の前記ゲート電極近傍以外を拡散する工
程と、 を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1192506A JPH0358430A (ja) | 1989-07-27 | 1989-07-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1192506A JPH0358430A (ja) | 1989-07-27 | 1989-07-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0358430A true JPH0358430A (ja) | 1991-03-13 |
Family
ID=16292425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1192506A Pending JPH0358430A (ja) | 1989-07-27 | 1989-07-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0358430A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1989
- 1989-07-27 JP JP1192506A patent/JPH0358430A/ja active Pending
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