JPH09167804A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09167804A JPH09167804A JP7326822A JP32682295A JPH09167804A JP H09167804 A JPH09167804 A JP H09167804A JP 7326822 A JP7326822 A JP 7326822A JP 32682295 A JP32682295 A JP 32682295A JP H09167804 A JPH09167804 A JP H09167804A
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Abstract
(57)【要約】 （修正有）
【課題】ソース／ドレインｐｎ接合形成で、浅くかつ低
抵抗のｐｎ接合を制御性良く形成できる製造方法を提供
する。 【解決手段】ＳｉＯ2 膜１８とＳｉ3Ｎ4膜１１１とから
なるサイドウオールスペーサを用いて、浅い拡散層１１
５を形成する。
抵抗のｐｎ接合を制御性良く形成できる製造方法を提供
する。 【解決手段】ＳｉＯ2 膜１８とＳｉ3Ｎ4膜１１１とから
なるサイドウオールスペーサを用いて、浅い拡散層１１
５を形成する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、微細化に適した相
補型ＭＯＳＦＥＴ（金属−半導体−酸化膜電界効果トラ
ンジスタ）の製造方法に関する。
補型ＭＯＳＦＥＴ（金属−半導体−酸化膜電界効果トラ
ンジスタ）の製造方法に関する。
【０００２】
【従来の技術】Ｓｉ集積回路は加工寸法の微細化により
高集積化と高速化を実現してきた。ＭＯＳＦＥＴ(Metal
-Oxide-Semiconductor Field Effect Transistor）の比
例縮小則によると、平面方向の微細化に加えて、深さ方
向にもゲート酸化膜厚やソース／ドレイン接合深さを小
さくする必要がある。従来、ソース／ドレインｐｎ接合
の形成にはイオン打込み法が用いられて来たが、ゲート
長０.１５ μｍ以下の素子の短チャネル効果を完全に抑
制するためには、より浅い接合が求められており、ｐ＋
ｎ浅接合形成にボロンをドープした酸化膜（ボロンガラ
ス）からの固相拡散法が見直されている。
高集積化と高速化を実現してきた。ＭＯＳＦＥＴ(Metal
-Oxide-Semiconductor Field Effect Transistor）の比
例縮小則によると、平面方向の微細化に加えて、深さ方
向にもゲート酸化膜厚やソース／ドレイン接合深さを小
さくする必要がある。従来、ソース／ドレインｐｎ接合
の形成にはイオン打込み法が用いられて来たが、ゲート
長０.１５ μｍ以下の素子の短チャネル効果を完全に抑
制するためには、より浅い接合が求められており、ｐ＋
ｎ浅接合形成にボロンをドープした酸化膜（ボロンガラ
ス）からの固相拡散法が見直されている。
【０００３】例えば、ゲート長０.１μｍＣＭＯＳの試
作例が、１９９５ ＶＬＳＩシンポジウム(1995 Symposi
um on VLSI technology, Digest of Technical papers,
p.9)で報告されている。図３に示したように、ゲート
電極２０を形成後に（ａ）、ｎ−ＭＯＳＦＥＴ形成領域
にのみＡｓイオン１１０をイオン打込みし、浅いｎ型拡
散層１１５を形成し（ｂ）、次に、厚さ１５ｎｍのＳｉ
Ｏ2 膜２１を堆積して(ｃ)、ｐ−ＭＯＳＦＥＴ形成領域
のみを異方性ドライエッチングすることにより、第１サ
イドウオールスペーサ２２とＳｉＯ2 膜マスク２３とに
加工する(ｄ)。続いて、ＢＳＧ（ボロンガラス）膜を全
面に堆積し、異方性ドライエッチングすることにより、
第２サイドウオールスペーサ１１４に加工する（ｅ）。
次に、Ａｓ及びＢＦ2 （あるいはＢ）を深くイオン打込
みし、熱処理することで、深いｎ型拡散層１１７と深い
ｐ型拡散層１１８とを形成する。この時の熱処理で、Ｂ
ＳＧ膜よりＢが拡散し、浅いｐ型拡散層１１６が形成さ
れる（ｆ）。
作例が、１９９５ ＶＬＳＩシンポジウム(1995 Symposi
um on VLSI technology, Digest of Technical papers,
p.9)で報告されている。図３に示したように、ゲート
電極２０を形成後に（ａ）、ｎ−ＭＯＳＦＥＴ形成領域
にのみＡｓイオン１１０をイオン打込みし、浅いｎ型拡
散層１１５を形成し（ｂ）、次に、厚さ１５ｎｍのＳｉ
Ｏ2 膜２１を堆積して(ｃ)、ｐ−ＭＯＳＦＥＴ形成領域
のみを異方性ドライエッチングすることにより、第１サ
イドウオールスペーサ２２とＳｉＯ2 膜マスク２３とに
加工する(ｄ)。続いて、ＢＳＧ（ボロンガラス）膜を全
面に堆積し、異方性ドライエッチングすることにより、
第２サイドウオールスペーサ１１４に加工する（ｅ）。
次に、Ａｓ及びＢＦ2 （あるいはＢ）を深くイオン打込
みし、熱処理することで、深いｎ型拡散層１１７と深い
ｐ型拡散層１１８とを形成する。この時の熱処理で、Ｂ
ＳＧ膜よりＢが拡散し、浅いｐ型拡散層１１６が形成さ
れる（ｆ）。
【０００４】また、従来法のイオン打込み法を用いる場
合にも、ｎ−ＭＯＳＦＥＴ用のイオン打込み後、第１サ
イドウオールスペーサを形成してから、ｐ−ＭＯＳＦＥ
Ｔ用のイオン打込みを行う方法が用いられる。これは、
Ｂが拡散し、ゲート下のチャネル領域にもｐ＋層が迫り
出して、チャネル長が短くなるのを防止するためである
（例えば、１９９４インターナショナル エレクトロン
デバイス ミーティング テクニカル ダイジェス
ト，1994 International Electron Devices Meeting, T
echnical Digest p.485）。
合にも、ｎ−ＭＯＳＦＥＴ用のイオン打込み後、第１サ
イドウオールスペーサを形成してから、ｐ−ＭＯＳＦＥ
Ｔ用のイオン打込みを行う方法が用いられる。これは、
Ｂが拡散し、ゲート下のチャネル領域にもｐ＋層が迫り
出して、チャネル長が短くなるのを防止するためである
（例えば、１９９４インターナショナル エレクトロン
デバイス ミーティング テクニカル ダイジェス
ト，1994 International Electron Devices Meeting, T
echnical Digest p.485）。
【０００５】
【発明が解決しようとする課題】ところが、ＳｉＯ2 膜
の第１サイドウオールスペーサを異方性ドライエッチン
グする際に、Ｓｉ基板には加工ダメージや炭素汚染が入
るという問題がある。これらの汚染や欠陥は、Ｂ拡散の
制御を難しくし、また、不純物の電気的活性化の妨げ、
リーク電流の原因となる。しかし、これらを取り除くた
めにＳｉエッチングを行うと、浅い拡散層部が深くな
り、短チャネル効果が抑制できなくなる。また、犠牲酸
化を行う場合には、その後、弗酸によるＳｉエッチング
が不可欠であり、この際にＳｉＯ2 膜の第１サイドウオ
ールスペーサもエッチングされるため、ＳｉＯ2 膜を１
０ｎｍ以下に薄膜化することが困難である。
の第１サイドウオールスペーサを異方性ドライエッチン
グする際に、Ｓｉ基板には加工ダメージや炭素汚染が入
るという問題がある。これらの汚染や欠陥は、Ｂ拡散の
制御を難しくし、また、不純物の電気的活性化の妨げ、
リーク電流の原因となる。しかし、これらを取り除くた
めにＳｉエッチングを行うと、浅い拡散層部が深くな
り、短チャネル効果が抑制できなくなる。また、犠牲酸
化を行う場合には、その後、弗酸によるＳｉエッチング
が不可欠であり、この際にＳｉＯ2 膜の第１サイドウオ
ールスペーサもエッチングされるため、ＳｉＯ2 膜を１
０ｎｍ以下に薄膜化することが困難である。
【０００６】本発明の目的は、加工ダメージ等の問題の
ない、第１サイドウオールスペーサの形成技術を提供す
ることにある。
ない、第１サイドウオールスペーサの形成技術を提供す
ることにある。
【０００７】
【課題を解決するための手段】上記の課題は、ＳｉＯ2
膜の代わりに、Ｓｉ3Ｎ4膜を用いることにより解決され
る。特に、ゲート電極加工後、Ｓｉ3Ｎ4膜堆積前に、薄
いＳｉＯ2 膜を堆積しておき、これをエッチングストッ
パとして、Ｓｉ3Ｎ4膜をスペーサに加工することが有効
である。
膜の代わりに、Ｓｉ3Ｎ4膜を用いることにより解決され
る。特に、ゲート電極加工後、Ｓｉ3Ｎ4膜堆積前に、薄
いＳｉＯ2 膜を堆積しておき、これをエッチングストッ
パとして、Ｓｉ3Ｎ4膜をスペーサに加工することが有効
である。
【０００８】ゲート電極加工後に、薄いＳｉＯ2 膜を堆
積しておくことにより、Ｓｉ3Ｎ4膜のエッチングをこの
ＳｉＯ2 膜で止めることができ、Ｓｉ基板へのダメージ
等の問題が回避できる。さらに、その後Ｓｉ表面を弗酸
処理することによっても、Ｓｉ3Ｎ4膜スペーサはエッチ
ングされず、薄いゲート酸化膜を十分に保護することが
でき、ＭＯＳＦＥＴのゲート耐圧不良等の問題が生じな
い。
積しておくことにより、Ｓｉ3Ｎ4膜のエッチングをこの
ＳｉＯ2 膜で止めることができ、Ｓｉ基板へのダメージ
等の問題が回避できる。さらに、その後Ｓｉ表面を弗酸
処理することによっても、Ｓｉ3Ｎ4膜スペーサはエッチ
ングされず、薄いゲート酸化膜を十分に保護することが
でき、ＭＯＳＦＥＴのゲート耐圧不良等の問題が生じな
い。
【０００９】さらに、別な効果として、ｎ−ＭＯＳＦＥ
Ｔ形成領域のＳｉ3Ｎ4膜を残しておけば、ＳｉＯ2 膜に
比べＢに対するバリヤ性が高く、膜厚５ｎｍ程度でも十
分にＢに対する拡散マスクとして働く点が挙げられる。
Ｔ形成領域のＳｉ3Ｎ4膜を残しておけば、ＳｉＯ2 膜に
比べＢに対するバリヤ性が高く、膜厚５ｎｍ程度でも十
分にＢに対する拡散マスクとして働く点が挙げられる。
【００１０】
（実施例１）まず始めに、浅接合の形成にＡｓ低エネル
ギイオン打込みとＢＳＧ膜からのＢ（ボロン）固相拡散
を用いた例について、図１，図２を用いて説明する。
ギイオン打込みとＢＳＧ膜からのＢ（ボロン）固相拡散
を用いた例について、図１，図２を用いて説明する。
【００１１】まず、図１において、Ｓｉ基板１０に、２
×１０17／cm3 程度のボロンを含み、深さ３μｍのｐウ
エル１１，２×１０17／cm3 程度のリンを含み、深さ３
μｍのｎウエル１２，厚さ３００ｎｍの素子分離用酸化
膜１３，厚さ３.５ 〜５ｎｍのゲート酸化膜１４を形成
後、厚さ２００ｎｍの多結晶Ｓｉからなるゲート電極１
５，１６を形成した。なお、ｐウエル上の多結晶Ｓｉ１
５はリンが１０20／cm3 以上、ｎウエル上の多結晶Ｓｉ
１６はボロンが１０20／cm3 以上含まれている。また、
ＳｉＯ2 膜１７はゲート加工のために設けてある
（ａ）。
×１０17／cm3 程度のボロンを含み、深さ３μｍのｐウ
エル１１，２×１０17／cm3 程度のリンを含み、深さ３
μｍのｎウエル１２，厚さ３００ｎｍの素子分離用酸化
膜１３，厚さ３.５ 〜５ｎｍのゲート酸化膜１４を形成
後、厚さ２００ｎｍの多結晶Ｓｉからなるゲート電極１
５，１６を形成した。なお、ｐウエル上の多結晶Ｓｉ１
５はリンが１０20／cm3 以上、ｎウエル上の多結晶Ｓｉ
１６はボロンが１０20／cm3 以上含まれている。また、
ＳｉＯ2 膜１７はゲート加工のために設けてある
（ａ）。
【００１２】ゲート加工後、厚さ５ｎｍのＣＶＤＳｉＯ
2 膜１８を堆積し（ｂ）、ホトレジストマスク１９を用
いてＡｓイオン１１０をｎ−ＭＯＳＦＥＴ形成領域にの
みイオン打込みし、浅いｎ型拡散層１１５を形成した
（ｃ)。次に、厚さ７.５ｎｍのＳｉ3Ｎ4膜１１１を堆積
し（ｄ）、図２の（ａ）に示すように、ホトレジストマ
スク１１２を用いて、ｐ−ＭＯＳＦＥＴ形成領域のみを
異方性ドライエッチングすることにより、第１サイドウ
オールスペーサ１１３とＳｉ3Ｎ4膜マスク１０１とに加
工した。続いて、弗酸エッチングによってｐ−ＭＯＳＦ
ＥＴ形成領域のＣＶＤＳｉＯ2 膜を除去した後、ＢＳＧ
（ボロンガラス）膜を全面に堆積し、異方性ドライエッ
チングすることにより、第２サイドウオールスペーサ１
１４に加工した（ｂ）。
2 膜１８を堆積し（ｂ）、ホトレジストマスク１９を用
いてＡｓイオン１１０をｎ−ＭＯＳＦＥＴ形成領域にの
みイオン打込みし、浅いｎ型拡散層１１５を形成した
（ｃ)。次に、厚さ７.５ｎｍのＳｉ3Ｎ4膜１１１を堆積
し（ｄ）、図２の（ａ）に示すように、ホトレジストマ
スク１１２を用いて、ｐ−ＭＯＳＦＥＴ形成領域のみを
異方性ドライエッチングすることにより、第１サイドウ
オールスペーサ１１３とＳｉ3Ｎ4膜マスク１０１とに加
工した。続いて、弗酸エッチングによってｐ−ＭＯＳＦ
ＥＴ形成領域のＣＶＤＳｉＯ2 膜を除去した後、ＢＳＧ
（ボロンガラス）膜を全面に堆積し、異方性ドライエッ
チングすることにより、第２サイドウオールスペーサ１
１４に加工した（ｂ）。
【００１３】次に、表面に露出したＳｉ3Ｎ4膜をエッチ
ング除去した後、ＳｉＯ2 膜を堆積して（図中では省
略）、Ａｓ及びＢＦ2 （あるいはＢ）を深くイオン打込
みし、９５０℃，１０秒の熱処理をすることで、深いｎ
型拡散層１１７と深いｐ型拡散層１１８とを形成した。
この時の熱処理で、ＢＳＧ膜よりＢが拡散し、浅いｐ型
拡散層１１６が形成された（ｃ）。
ング除去した後、ＳｉＯ2 膜を堆積して（図中では省
略）、Ａｓ及びＢＦ2 （あるいはＢ）を深くイオン打込
みし、９５０℃，１０秒の熱処理をすることで、深いｎ
型拡散層１１７と深いｐ型拡散層１１８とを形成した。
この時の熱処理で、ＢＳＧ膜よりＢが拡散し、浅いｐ型
拡散層１１６が形成された（ｃ）。
【００１４】Ｓｉ3Ｎ4膜をスペーサとして用いること
で、ドライエッチダメージ等に起因するＢの拡散異常も
みられず、表面Ｂ濃度が固溶限まで上がり、シート抵抗
２ｋΩ／□の低抵抗化が実現できた結果、ｐ−ＭＯＳＦ
ＥＴの高い飽和ドレイン電流が得られた。また、Ｓｉ3
Ｎ4膜マスクのＢバリヤ性は高く、５−３ｎｍに薄膜化
することも可能である。以上により、０.１ μｍＣＭＯ
Ｓのゲート遅延時間１５psを達成した。
で、ドライエッチダメージ等に起因するＢの拡散異常も
みられず、表面Ｂ濃度が固溶限まで上がり、シート抵抗
２ｋΩ／□の低抵抗化が実現できた結果、ｐ−ＭＯＳＦ
ＥＴの高い飽和ドレイン電流が得られた。また、Ｓｉ3
Ｎ4膜マスクのＢバリヤ性は高く、５−３ｎｍに薄膜化
することも可能である。以上により、０.１ μｍＣＭＯ
Ｓのゲート遅延時間１５psを達成した。
【００１５】なお、ＣＶＤＳｉＯ2 膜１８は、Ａｓイオ
ン打込み時に、Ｓｉ表面を汚染から保護する役割と、Ｓ
ｉ3Ｎ4膜のエッチングストッパの両方の役割を果たして
おり、３−８ｎｍの膜厚が好適である。また、Ｓｉ3Ｎ4
膜は、ゲート酸化膜１４が弗酸エッチングされないよう
に保護し、また、ＢＳＧからＢがｎ−ＭＯＳＦＥＴ形成
領域に拡散しないためのマスクとして働き、さらに、こ
の膜厚によって第１サイドウオールスペーサの幅が決ま
り、Ｂのチャネル方向への迫りだし幅が決まるため、５
−１５ｎｍの膜厚が好適である。
ン打込み時に、Ｓｉ表面を汚染から保護する役割と、Ｓ
ｉ3Ｎ4膜のエッチングストッパの両方の役割を果たして
おり、３−８ｎｍの膜厚が好適である。また、Ｓｉ3Ｎ4
膜は、ゲート酸化膜１４が弗酸エッチングされないよう
に保護し、また、ＢＳＧからＢがｎ−ＭＯＳＦＥＴ形成
領域に拡散しないためのマスクとして働き、さらに、こ
の膜厚によって第１サイドウオールスペーサの幅が決ま
り、Ｂのチャネル方向への迫りだし幅が決まるため、５
−１５ｎｍの膜厚が好適である。
【００１６】（実施例２）次に、Ａｓイオン打込みと、
酸化膜をマスクとして、ボロンを選択的に吸着させる方
法を用いた例について、図４を用いて説明する。
酸化膜をマスクとして、ボロンを選択的に吸着させる方
法を用いた例について、図４を用いて説明する。
【００１７】まず、実施例２と同様にして、ゲート電極
と浅いｎ型拡散層１１５を形成した後、厚さ７.５ｎｍ
のＳｉ3Ｎ4膜１１１を堆積した（ａ)。次に、Ｓｉ3Ｎ4
膜の異方性ドライエッチングにより第１サイドウオール
スペーサ１１３に加工した(ｂ)。続いて、ホトレジスト
と弗酸エッチングにより、ｐ−ＭＯＳＦＥＴ形成領域の
みＣＶＤＳｉＯ2 膜１８を除去し（ｃ）、ホトレジスト
も除去した。この試料を洗浄後、超高真空装置に導入
し、基板温度６００℃でクヌーセンセルから蒸発させた
ＨＢＯ2 を吸着させたところ、ｐ−ＭＯＳ領域上のＳｉ
表面にのみボロン３１の吸着が認められた（ｄ）。次
に、ノンドープのＣＶＤＳｉＯ2 膜を堆積し、異方性ド
ライエッチングすることにより、第２サイドウオールス
ペーサ３２に加工した。最後に、実施例１と同様にし
て、Ａｓ及びＢＦ2 （あるいはＢ）を深くイオン打込み
し、熱処理することで、深いｎ型拡散層１１７と深いｐ
型拡散層１１８とを形成した。この時の熱処理で、吸着
したボロン１３がＳｉ基板内部へ拡散し、浅いｐ型拡散
層１１６が形成された(ｅ)。なお、第２サイドウオール
スペーサ３２のｐ−ＭＯＳＦＥＴ部の基板と接する部分
はボロンが拡散し、ＢＳＧ膜３３となった。
と浅いｎ型拡散層１１５を形成した後、厚さ７.５ｎｍ
のＳｉ3Ｎ4膜１１１を堆積した（ａ)。次に、Ｓｉ3Ｎ4
膜の異方性ドライエッチングにより第１サイドウオール
スペーサ１１３に加工した(ｂ)。続いて、ホトレジスト
と弗酸エッチングにより、ｐ−ＭＯＳＦＥＴ形成領域の
みＣＶＤＳｉＯ2 膜１８を除去し（ｃ）、ホトレジスト
も除去した。この試料を洗浄後、超高真空装置に導入
し、基板温度６００℃でクヌーセンセルから蒸発させた
ＨＢＯ2 を吸着させたところ、ｐ−ＭＯＳ領域上のＳｉ
表面にのみボロン３１の吸着が認められた（ｄ）。次
に、ノンドープのＣＶＤＳｉＯ2 膜を堆積し、異方性ド
ライエッチングすることにより、第２サイドウオールス
ペーサ３２に加工した。最後に、実施例１と同様にし
て、Ａｓ及びＢＦ2 （あるいはＢ）を深くイオン打込み
し、熱処理することで、深いｎ型拡散層１１７と深いｐ
型拡散層１１８とを形成した。この時の熱処理で、吸着
したボロン１３がＳｉ基板内部へ拡散し、浅いｐ型拡散
層１１６が形成された(ｅ)。なお、第２サイドウオール
スペーサ３２のｐ−ＭＯＳＦＥＴ部の基板と接する部分
はボロンが拡散し、ＢＳＧ膜３３となった。
【００１８】以上により、接合深さ２０ｎｍ，シート抵
抗２ｋΩ／□の浅接合が形成でき、ゲート長０.１ μｍ
のＣＭＯＳが短チャネル効果を起こさずに高速に動作す
ることを確認した。この方法では、ＨＢＯ2 の選択吸着
現象を利用し、ｎ−MOSFET領域のボロン拡散バリヤとし
てＳｉ3Ｎ4膜を残さなかった。超高真空装置を用いない
場合には、吸着の選択性が小さくなるため、実施例１と
同様にＳｉ3Ｎ4膜マスクを用いることもできる。なお、
ＢソースとしてはＢ2Ｏ3，Ｂ2Ｈ6を用いてもよい。さら
に、ボロン吸着後、厚さ５−１０ｎｍのＳｉキャップ層
をエピタキシャル成長すると、Ｂが固溶限を越えてＳｉ
結晶格子中に取り込まれ、拡散層のシート抵抗値を半減
することも可能である。
抗２ｋΩ／□の浅接合が形成でき、ゲート長０.１ μｍ
のＣＭＯＳが短チャネル効果を起こさずに高速に動作す
ることを確認した。この方法では、ＨＢＯ2 の選択吸着
現象を利用し、ｎ−MOSFET領域のボロン拡散バリヤとし
てＳｉ3Ｎ4膜を残さなかった。超高真空装置を用いない
場合には、吸着の選択性が小さくなるため、実施例１と
同様にＳｉ3Ｎ4膜マスクを用いることもできる。なお、
ＢソースとしてはＢ2Ｏ3，Ｂ2Ｈ6を用いてもよい。さら
に、ボロン吸着後、厚さ５−１０ｎｍのＳｉキャップ層
をエピタキシャル成長すると、Ｂが固溶限を越えてＳｉ
結晶格子中に取り込まれ、拡散層のシート抵抗値を半減
することも可能である。
【００１９】（実施例３）次に、イオン打込み法を用い
て、拡散層及びパンチスルーストッパ層を形成する際に
Ｓｉ3Ｎ4膜をＢのチャネル領域への迫りだし防止に、有
効利用した例につき、図５，図６を用いて説明する。
て、拡散層及びパンチスルーストッパ層を形成する際に
Ｓｉ3Ｎ4膜をＢのチャネル領域への迫りだし防止に、有
効利用した例につき、図５，図６を用いて説明する。
【００２０】まず、実施例１と同様にして、ゲート電極
を形成し（ａ）、厚さ５ｎｍのＣＶＤＳｉＯ2 膜１８を
堆積し（ｂ）、ホトレジストマスク１９を用いてＡｓイ
オン１１０をｎ−ＭＯＳＦＥＴ形成領域にのみイオン打
込みし、浅いｎ型拡散層１１５を形成した（ｃ）。次
に、ホトレジストマスク４１を用いてＡｓイオン１１０
をｐ−ＭＯＳＦＥＴ形成領域にのみイオン打込みし、ｎ
型パンチスルーストッパ層４３を形成した（ｄ）。続い
て、厚さ１０ｎｍのＳｉ3Ｎ4膜を堆積し、異方性ドライ
エッチングすることにより、第１サイドウオールスペー
サ１１３に加工し（図６(ａ)）、今度はＢＦ2 イオン４
４をホトレジストマスク４５，４６を用いてイオン打込
みし、ｐ型パンチスルーストッパ層４７，浅いｐ型拡散
層１１６をそれぞれ形成した（ｂ，ｃ）。最後に、実施
例１と同様にして、Ａｓ及びＢＦ2 （あるいはＢ）を深
くイオン打込みし、熱処理することで、深いｎ型拡散層
１１７と深いｐ型拡散層１１８とを形成した（ｄ）。
を形成し（ａ）、厚さ５ｎｍのＣＶＤＳｉＯ2 膜１８を
堆積し（ｂ）、ホトレジストマスク１９を用いてＡｓイ
オン１１０をｎ−ＭＯＳＦＥＴ形成領域にのみイオン打
込みし、浅いｎ型拡散層１１５を形成した（ｃ）。次
に、ホトレジストマスク４１を用いてＡｓイオン１１０
をｐ−ＭＯＳＦＥＴ形成領域にのみイオン打込みし、ｎ
型パンチスルーストッパ層４３を形成した（ｄ）。続い
て、厚さ１０ｎｍのＳｉ3Ｎ4膜を堆積し、異方性ドライ
エッチングすることにより、第１サイドウオールスペー
サ１１３に加工し（図６(ａ)）、今度はＢＦ2 イオン４
４をホトレジストマスク４５，４６を用いてイオン打込
みし、ｐ型パンチスルーストッパ層４７，浅いｐ型拡散
層１１６をそれぞれ形成した（ｂ，ｃ）。最後に、実施
例１と同様にして、Ａｓ及びＢＦ2 （あるいはＢ）を深
くイオン打込みし、熱処理することで、深いｎ型拡散層
１１７と深いｐ型拡散層１１８とを形成した（ｄ）。
【００２１】以上により、イオン打込み時に横方向広が
りの小さいＡｓは第１サイドウオールスペーサ堆積前に
イオン打込みし、反対に横方向に広がりやすいＢはスペ
ーサ形成後に打込むことができるため、両者のチャネル
への迫りだし量をほぼ同じにし、浅い拡散層の直下にパ
ンチスルーストッパを形成することが可能となる。これ
により、接合深さ３０ｎｍ，シート抵抗１ｋΩ／□の浅
接合が形成でき、ゲート長０.１５ μｍのＣＭＯＳが短
チャネル効果を起こさずに高速に動作することを確認し
た。
りの小さいＡｓは第１サイドウオールスペーサ堆積前に
イオン打込みし、反対に横方向に広がりやすいＢはスペ
ーサ形成後に打込むことができるため、両者のチャネル
への迫りだし量をほぼ同じにし、浅い拡散層の直下にパ
ンチスルーストッパを形成することが可能となる。これ
により、接合深さ３０ｎｍ，シート抵抗１ｋΩ／□の浅
接合が形成でき、ゲート長０.１５ μｍのＣＭＯＳが短
チャネル効果を起こさずに高速に動作することを確認し
た。
【００２２】本実施例に特有な効果は、必ずしもＳｉ3
Ｎ4膜の第１サイドウオールスペーサを用いなくても得
られる。例えば、Ａｓイオン打込み後に、再び、ＣＶＤ
ＳiＯ2膜を堆積してから、ＢＦ2 イオンを打込む方法が
ある。ただし、この場合、ＣＶＤＳｉＯ2膜を１０ｎｍ
以上に厚くすると、既にある５ｎｍのＣＶＤＳｉＯ2膜
と合わせて１５ｎｍの膜を通してＢＦ2 イオンを打込ま
ねばならず、低エネルギ化による浅い拡散層形成ができ
なくなる。また、ＳｉＯ2 膜を第１サイドウオールスペ
ーサに用いようとすれば、既に述べたように、ドライエ
ッチングダメージ及び汚染の問題があるのはすでに述べ
たとおりである。
Ｎ4膜の第１サイドウオールスペーサを用いなくても得
られる。例えば、Ａｓイオン打込み後に、再び、ＣＶＤ
ＳiＯ2膜を堆積してから、ＢＦ2 イオンを打込む方法が
ある。ただし、この場合、ＣＶＤＳｉＯ2膜を１０ｎｍ
以上に厚くすると、既にある５ｎｍのＣＶＤＳｉＯ2膜
と合わせて１５ｎｍの膜を通してＢＦ2 イオンを打込ま
ねばならず、低エネルギ化による浅い拡散層形成ができ
なくなる。また、ＳｉＯ2 膜を第１サイドウオールスペ
ーサに用いようとすれば、既に述べたように、ドライエ
ッチングダメージ及び汚染の問題があるのはすでに述べ
たとおりである。
【００２３】（実施例４）次に、イオン打込み法，固相
拡散法を用いて、拡散層及びパンチスルーストッパ層を
形成する際にＳｉ3Ｎ4膜を有効利用した一例につき、図
７を用いて説明する。
拡散法を用いて、拡散層及びパンチスルーストッパ層を
形成する際にＳｉ3Ｎ4膜を有効利用した一例につき、図
７を用いて説明する。
【００２４】まず、実施例３と同様にして、ゲート電
極，浅いｎ型拡散層１１５，ｎ型パンチスルーストッパ
層４３を形成した(ａ）。次に、厚さ７.５ｎｍのＳｉ3
Ｎ4膜１１１を堆積し、ＢＦ2 イオン４４をホトレジス
トマスク４５を用いてイオン打込みし、ｐ型パンチスル
ーストッパ層４７を形成した（ｂ）。次に、実施例１と
同様にして、Ｓｉ3Ｎ4膜を第１サイドウオールスペーサ
１１３とＳｉ3Ｎ4膜マスク１０１とに加工した（ｃ）。
続いて、ＢＳＧ（ボロンガラス）膜２０ｎｍとノンドー
プＣＶＤＳｉＯ2 膜１８０ｎｍとを連続堆積し、異方性
ドライエッチングすることにより、第２サイドウオール
スペーサ５１，３２に加工した（ｄ）。最後に、実施例
１と同様にして、深いｎ型拡散層１１７と深いｐ型拡散
層１１８とを形成した。この時の熱処理で、第２サイド
ウオールスペーサ５１のＢＳＧ膜よりＢが拡散し、浅い
ｐ型拡散層１１６が形成された（ｅ）。
極，浅いｎ型拡散層１１５，ｎ型パンチスルーストッパ
層４３を形成した(ａ）。次に、厚さ７.５ｎｍのＳｉ3
Ｎ4膜１１１を堆積し、ＢＦ2 イオン４４をホトレジス
トマスク４５を用いてイオン打込みし、ｐ型パンチスル
ーストッパ層４７を形成した（ｂ）。次に、実施例１と
同様にして、Ｓｉ3Ｎ4膜を第１サイドウオールスペーサ
１１３とＳｉ3Ｎ4膜マスク１０１とに加工した（ｃ）。
続いて、ＢＳＧ（ボロンガラス）膜２０ｎｍとノンドー
プＣＶＤＳｉＯ2 膜１８０ｎｍとを連続堆積し、異方性
ドライエッチングすることにより、第２サイドウオール
スペーサ５１，３２に加工した（ｄ）。最後に、実施例
１と同様にして、深いｎ型拡散層１１７と深いｐ型拡散
層１１８とを形成した。この時の熱処理で、第２サイド
ウオールスペーサ５１のＢＳＧ膜よりＢが拡散し、浅い
ｐ型拡散層１１６が形成された（ｅ）。
【００２５】本実施例は、実施例１と比較し、吸湿性の
高いＢＳＧ膜が大気に曝されることがないのが特長であ
る。ＢＳＧ膜の厚さは、より薄膜化可能であり、極限的
な形態として、Ｂ原子吸着とノンドープＣＶＤＳｉＯ2
膜堆積を一つの装置で連続的に行うことも可能である。
以上により、接合深さ２５ｎｍ，シート抵抗１ｋΩ／□
の浅接合が形成でき、ゲート長０.１ μｍのＣＭＯＳが
短チャネル効果を起こさずに高速に動作することを確認
した。
高いＢＳＧ膜が大気に曝されることがないのが特長であ
る。ＢＳＧ膜の厚さは、より薄膜化可能であり、極限的
な形態として、Ｂ原子吸着とノンドープＣＶＤＳｉＯ2
膜堆積を一つの装置で連続的に行うことも可能である。
以上により、接合深さ２５ｎｍ，シート抵抗１ｋΩ／□
の浅接合が形成でき、ゲート長０.１ μｍのＣＭＯＳが
短チャネル効果を起こさずに高速に動作することを確認
した。
【００２６】（実施例５）次に、イオン打込み法，固相
拡散法を用いて、拡散層及びパンチスルーストッパ層を
形成する際にＳｉ3Ｎ4膜を有効利用した例２につき、図
８，図９を用いて説明する。
拡散法を用いて、拡散層及びパンチスルーストッパ層を
形成する際にＳｉ3Ｎ4膜を有効利用した例２につき、図
８，図９を用いて説明する。
【００２７】まず、実施例３と同様にして、ゲート電
極，浅いｎ型拡散層１１５，ｎ型パンチスルーストッパ
層４３，Ｓｉ3Ｎ4膜からなる第１サイドウオールスペー
サ113を形成した（ａ）。次に、ホトレジストマスク４
５を用いてＣＶＤＳｉＯ2 膜１８のｎ−ＭＯＳＦＥＴ形
成領域の部分をウェットエッチング除去し（ｂ）、洗浄
後に、実施例２と同様にして、ボロン３１を１×１０14
／cm2 吸着させた(ｃ)。続いて、５ｎｍのＣＶＤＳｉＯ
2 膜６１を堆積し、熱拡散を行い、ｐ型パンチスルース
トッパ層４７を形成した（ｄ）。次に、同様にして、ｐ
−ＭＯＳＦＥＴ形成領域の部分をウェットエッチング除
去し、ボロン３１を１×１０13／cm2 吸着させた（図９
(ａ)）。続いて、ノンドープＣＶＤＳｉＯ2 膜２００ｎ
ｍを堆積し、異方性ドライエッチングすることにより、
第２サイドウオールスペーサ６２，３２に加工した。最
後に、実施例１と同様にして、深いｎ型拡散層１１７と
深いｐ型拡散層１１８とを形成した。この時の熱処理
で、吸着したＢが拡散し、浅いｐ型拡散層１１６が形成
された。なお、第２サイドウオールスペーサ３２のｐ−
ＭＯＳＦＥＴ部の基板と接する部分はボロンが拡散し、
ＢＳＧ膜３３となった（図９(ｂ)）。
極，浅いｎ型拡散層１１５，ｎ型パンチスルーストッパ
層４３，Ｓｉ3Ｎ4膜からなる第１サイドウオールスペー
サ113を形成した（ａ）。次に、ホトレジストマスク４
５を用いてＣＶＤＳｉＯ2 膜１８のｎ−ＭＯＳＦＥＴ形
成領域の部分をウェットエッチング除去し（ｂ）、洗浄
後に、実施例２と同様にして、ボロン３１を１×１０14
／cm2 吸着させた(ｃ)。続いて、５ｎｍのＣＶＤＳｉＯ
2 膜６１を堆積し、熱拡散を行い、ｐ型パンチスルース
トッパ層４７を形成した（ｄ）。次に、同様にして、ｐ
−ＭＯＳＦＥＴ形成領域の部分をウェットエッチング除
去し、ボロン３１を１×１０13／cm2 吸着させた（図９
(ａ)）。続いて、ノンドープＣＶＤＳｉＯ2 膜２００ｎ
ｍを堆積し、異方性ドライエッチングすることにより、
第２サイドウオールスペーサ６２，３２に加工した。最
後に、実施例１と同様にして、深いｎ型拡散層１１７と
深いｐ型拡散層１１８とを形成した。この時の熱処理
で、吸着したＢが拡散し、浅いｐ型拡散層１１６が形成
された。なお、第２サイドウオールスペーサ３２のｐ−
ＭＯＳＦＥＴ部の基板と接する部分はボロンが拡散し、
ＢＳＧ膜３３となった（図９(ｂ)）。
【００２８】本実施例は、実施例４と比較し、ｐ型パン
チスルーストッパ層をも、固相拡散法で形成しているた
め、浅い拡散層となっており、短チャネル効果を抑制し
つつも、深いｎ型拡散層１１７直下のボロン濃度を１０
17／cm3 以下にすることができる。従って、拡散層の寄
生容量は、０.５ｆＦ／μｍ2 と低く、ゲート長０.１μ
ｍＣＭＯＳのゲート遅延時間１０ｐｓを達成した。
チスルーストッパ層をも、固相拡散法で形成しているた
め、浅い拡散層となっており、短チャネル効果を抑制し
つつも、深いｎ型拡散層１１７直下のボロン濃度を１０
17／cm3 以下にすることができる。従って、拡散層の寄
生容量は、０.５ｆＦ／μｍ2 と低く、ゲート長０.１μ
ｍＣＭＯＳのゲート遅延時間１０ｐｓを達成した。
【００２９】なお、固相拡散源としてＢＳＧ膜を使うこ
ともできるが、ｐ型パンチスルーストッパ層形成後、そ
の後の熱処理でドーズ量が増加しないように、固相拡散
源のＢＳＧ膜は除去する必要がある。本実施例のクヌー
センセルからの分子線を用いる方法は、１×１０13／cm
2 レベルのドーズ量を精密制御できる点で固相拡散によ
るｐ型パンチスルーストッパ層形成に特に好適である。
ともできるが、ｐ型パンチスルーストッパ層形成後、そ
の後の熱処理でドーズ量が増加しないように、固相拡散
源のＢＳＧ膜は除去する必要がある。本実施例のクヌー
センセルからの分子線を用いる方法は、１×１０13／cm
2 レベルのドーズ量を精密制御できる点で固相拡散によ
るｐ型パンチスルーストッパ層形成に特に好適である。
【００３０】
【発明の効果】本発明によれば、極めて浅く（＜３０ｎ
ｍ）低抵抗（＜２ｋΩ／□）のソース／ドレイン接合を
制御性良く形成でき、ゲート長０.１５ μｍ以下の相補
型ＭＯＳＦＥＴの高速動作が可能となる。
ｍ）低抵抗（＜２ｋΩ／□）のソース／ドレイン接合を
制御性良く形成でき、ゲート長０.１５ μｍ以下の相補
型ＭＯＳＦＥＴの高速動作が可能となる。
【図１】本発明の一実施例であるＣＭＯＳ形成プロセス
を示す断面図。
を示す断面図。
【図２】本発明の一実施例であるＣＭＯＳ形成プロセス
を示す断面図。
を示す断面図。
【図３】従来のＣＭＯＳ形成プロセスを示す断面図。
【図４】本発明の一実施例であるＣＭＯＳ形成プロセス
を示す断面図。
を示す断面図。
【図５】本発明の一実施例であるＣＭＯＳ形成プロセス
を示す断面図。
を示す断面図。
【図６】本発明の一実施例であるＣＭＯＳ形成プロセス
を示す断面図。
を示す断面図。
【図７】本発明の一実施例であるＣＭＯＳ形成プロセス
を示す断面図。
を示す断面図。
【図８】本発明の一実施例であるＣＭＯＳ形成プロセス
を示す断面図。
を示す断面図。
【図９】本発明の一実施例であるＣＭＯＳ形成プロセス
を示す断面図。
を示す断面図。
１０…Ｓｉ基板、１１…ｐウエル、１２…ｎウエル、１
３…素子分離用酸化膜、１４…ゲート酸化膜、１５…ｎ
＋多結晶Ｓｉゲート電極、１６…ｐ＋多結晶Ｓｉゲート
電極、１７…ＳｉＯ2 膜、１８…ＣＶＤＳｉＯ2 膜、１
９…ホトレジストマスク、１１０…Ａｓイオン、１１１
…Ｓｉ3Ｎ4膜、１１５…浅いｎ型拡散層。
３…素子分離用酸化膜、１４…ゲート酸化膜、１５…ｎ
＋多結晶Ｓｉゲート電極、１６…ｐ＋多結晶Ｓｉゲート
電極、１７…ＳｉＯ2 膜、１８…ＣＶＤＳｉＯ2 膜、１
９…ホトレジストマスク、１１０…Ａｓイオン、１１１
…Ｓｉ3Ｎ4膜、１１５…浅いｎ型拡散層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 紳一郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (9)
- 【請求項１】相補型ＭＯＳＦＥＴの製造方法であって、
ＳｉＯ2膜をストッパとしてＳi3Ｎ4膜を異方性ドライエ
ッチし、ゲート電極のサイドウオールスペーサに加工し
た後、ＢＳＧ膜、あるいは、吸着ボロン及びボロン化合
物からボロン原子をＳｉ基板中へ固相拡散させる不純物
拡散工程において、ｎ−ＭＯＳＦＥＴ形成領域のＳｉ3
Ｎ4膜をボロンの拡散マスクとして、残すことを特徴と
する半導体装置の製造方法。 - 【請求項２】ゲート電極のサイドウオールスペーサの一
部にボロン原子を含む相補型MOSFETであって、ｐ型ＭＯ
ＳＦＥＴはボロンを含む部分とゲート電極との間にＳｉ
3Ｎ4膜を有し、ｎ型ＭＯＳＦＥＴはボロンを含む部分と
ゲート電極、及び、Ｓｉ基板との間にＳｉ3Ｎ4膜を有す
ることを特徴とする半導体装置。 - 【請求項３】ＭＯＳＦＥＴの製造方法であって、ゲート
電極形成後、ＳｉＯ2 膜を堆積してから、Ａｓイオンを
基板に打込み、続いてＳｉ3Ｎ4膜を堆積し、異方性ドラ
イエッチによりゲート電極のサイドウオールスペーサに
加工した後、ＢＦ2 イオンを基板に打込む工程を有する
ことを特徴とする半導体装置の製造方法。 - 【請求項４】請求項３において、Ａｓイオン打込みによ
り、ｎ型パンチスルーストッパを、ＢＦ2 イオン打込み
により、ｐ型ソ−ス／ドレインを形成することを特徴と
する半導体装置の製造方法。 - 【請求項５】請求項３において、Ａｓイオン打込みによ
り、ｎ型ソース／ドレインを、BF2イオン打込みによ
り、ｐ型パンチスルーストッパを形成する半導体装置の
製造方法。 - 【請求項６】ＭＯＳＦＥＴの製造方法であって、ゲート
電極形成後、ＢＳＧ膜、あるいは、吸着ボロン、及び、
ボロン化合物からボロン原子を固相拡散させることによ
ってパンチスルーストッパ層を形成することを特徴とす
る半導体装置の製造方法。 - 【請求項７】ＭＯＳＦＥＴの製造方法であって、ゲート
電極形成後、ＳｉＯ2 膜を堆積してから、Ａｓイオンを
基板に打込み、続いてＳｉ3Ｎ4膜を堆積し、異方性ドラ
イエッチによりゲート電極のサイドウオールスペーサに
加工した後、ＳｉＯ2 膜を除去し、ＢＳＧ膜、あるい
は、吸着ボロンからボロン原子を固相拡散させることを
特徴とする半導体装置の製造方法。 - 【請求項８】請求項７において、Ａｓイオン打込みによ
り、ｎ型パンチスルーストッパを、ボロン固相拡散によ
り、ｐ型ソース／ドレインを形成する半導体装置の製造
方法。 - 【請求項９】請求項７において、Ａｓイオン打込みによ
り、ｎ型ソース／ドレインを、ボロン固相拡散により、
ｐ型パンチスルーストッパを形成する半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7326822A JPH09167804A (ja) | 1995-12-15 | 1995-12-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7326822A JPH09167804A (ja) | 1995-12-15 | 1995-12-15 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09167804A true JPH09167804A (ja) | 1997-06-24 |
Family
ID=18192106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7326822A Pending JPH09167804A (ja) | 1995-12-15 | 1995-12-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09167804A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492218B1 (en) * | 1999-10-06 | 2002-12-10 | Nec Corporation | Use of a hard mask in the manufacture of a semiconductor device |
| JP2003100902A (ja) * | 2001-09-21 | 2003-04-04 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2004311999A (ja) * | 2003-04-08 | 2004-11-04 | Samsung Electronics Co Ltd | 浅いソース／ドレーン領域を有する半導体素子の製造方法 |
| JP2005513774A (ja) * | 2001-12-14 | 2005-05-12 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｎチャネルトランジスタおよびｐチャネルトランジスタのそれぞれを最適化する、異なるスペーサを形成する方法 |
| JP2005191267A (ja) * | 2003-12-25 | 2005-07-14 | Fujitsu Ltd | Ｃｍｏｓ半導体装置の製造方法 |
| JP2006294877A (ja) * | 2005-04-11 | 2006-10-26 | Nec Electronics Corp | 半導体装置の製造方法および半導体装置 |
| JP2008300505A (ja) * | 2007-05-30 | 2008-12-11 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2010187013A (ja) * | 2010-04-22 | 2010-08-26 | Renesas Electronics Corp | 半導体装置の製造方法 |
| JP2011155284A (ja) * | 2011-03-18 | 2011-08-11 | Renesas Electronics Corp | 半導体装置の製造方法 |
-
1995
- 1995-12-15 JP JP7326822A patent/JPH09167804A/ja active Pending
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8642418B2 (en) | 2001-09-21 | 2014-02-04 | Renesas Electronics Corporation | Method of manufacturing semiconductor device with offset sidewall structure |
| US8541272B2 (en) | 2001-09-21 | 2013-09-24 | Renesas Electronics Corporation | Method of manufacturing semiconductor device with offset sidewall structure |
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| US8415213B2 (en) | 2001-09-21 | 2013-04-09 | Renesas Electronics Corporation | Method of manufacturing semiconductor device with offset sidewall structure |
| US7531402B2 (en) | 2001-09-21 | 2009-05-12 | Renesas Technology Corp. | Method of manufacturing semiconductor device with offset sidewall structure |
| US9349816B2 (en) | 2001-09-21 | 2016-05-24 | Renesas Electronics Corporation | Method of manufacturing semiconductor device with offset sidewall structure |
| US9214464B2 (en) | 2001-09-21 | 2015-12-15 | Renesas Electronics Corporation | Method of manufacturing semiconductor device with offset sidewall structure |
| US8987081B2 (en) | 2001-09-21 | 2015-03-24 | Renesas Electronics Corporation | Method of manufacturing semiconductor device with offset sidewall structure |
| US8859360B2 (en) | 2001-09-21 | 2014-10-14 | Renesas Electronics Corporation | Method of manufacturing semiconductor device with offset sidewall structure |
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| JP2011155284A (ja) * | 2011-03-18 | 2011-08-11 | Renesas Electronics Corp | 半導体装置の製造方法 |
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