JP2010187013A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】ＮＭＯＳトランジスタに対する半導体基板のエッチングによる影響を考慮して、寄生抵抗の増大を防止することで電流駆動能力の低下を防止し、半導体集積回路の動作速度の低下を防止した半導体装置の製造方法を提供する。
【解決手段】ゲート電極４１を注入マスクとしてシリコン基板１内にヒ素あるいはリンをイオン注入して、シリコン基板１の表面内に１対のエクステンション層５１を形成し、その後、シリコン基板１の全面に、ＣＶＤ法によりシリコン酸化膜で厚さ１〜２０ｎｍの保護絶縁膜１４を形成する。そして、ゲート電極４２を注入マスクとして保護絶縁膜１４の上部からシリコン基板１内にボロンあるいはＢＦ2をイオン注入して、シリコン基板１の表面内に１対のエクステンション層５２を形成する。
【選択図】図１６

Description

本発明は半導体装置の製造方法に関し、特に、レジスト除去に起因するエッチングダメージを低減した半導体装置の製造方法に関する。
ＭＯＳＦＥＴ（Metal Oxide Silicon Field Effect Transistor）の小型化が進むとチャネル抵抗が下がるため、高駆動能力のトランジスタを得るには、できるだけ寄生抵抗を低減する必要がある。ここで、問題となるのは写真製版プロセスで使用されるレジストの除去工程である。
レジストの除去はエッチングにより行うが、このエッチングにより僅かではあるが半導体基板もエッチングされる。そして、小型化により、昨今ではゲート長が０．１μｍ程度のＭＯＳＦＥＴも開発されつつあるが、このようなＭＯＳＦＥＴではソース・ドレイン層の深さも浅くなり、上述した半導体基板の僅かなエッチングも無視できなくなりつつある。
特に、ＮチャネルＭＯＳＦＥＴ（以後、ＮＭＯＳトランジスタと呼称）は、ＰチャネルＭＯＳＦＥＴ（以後、ＰＭＯＳトランジスタと呼称）よりもチャネル抵抗が小さいので、上述した半導体基板のエッチングによりソース・ドレイン層がさらに浅くなって寄生抵抗が僅かでも増加すると、トランジスタの動作特性には無視できない影響が現れる。
しかし、従来においては、レジスト除去に起因する半導体基板のエッチングについては特に課題として認識はされていなかった。例えば、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを組み合わせて用いるＣＭＯＳ（Complementary MOS）トランジスタにおいては、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを隣接して形成するが、ＮＭＯＳトランジスタに対する特段の配慮がなされていたわけではなかった。
以下、図４２〜図４９を用いて従来のＣＭＯＳトランジスタの製造方法について説明する。
まず、図４２に示す工程において、シリコン基板１の表面内に素子分離絶縁膜２を選択的に形成して、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを形成するＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲを規定する。そして、ＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲに対応して、シリコン基板１の表面内にＮ型不純物を含んだＮウエル領域ＮＷとＰ型不純物を含んだＰウエル領域ＰＷとを形成する。そして、シリコン基板１上にゲート絶縁膜３を形成し、その上にポリシリコン膜４を形成する。
次に、図４３に示す工程においてポリシリコン膜４上にレジスト（図示せず）を配設し、写真製版により当該レジストをパターニングしてレジストマスクを形成する。そして、レジストマスクを用いてポリシリコン膜４をパターニングし、ＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲ上にゲート電極４１および４２を形成する。
次に、図４４に示す工程において写真製版によりＰＭＯＳ領域ＰＲ上を覆うようにレジストマスクＲ１を形成し、ＮＭＯＳ領域ＮＲにおいてはゲート電極４１を注入マスクとしてシリコン基板１内にＮ型不純物をイオン注入し、シリコン基板１の表面内に１対のエクステンション層５１を形成する。１対のエクステンション層５１はゲート電極４１の下部のシリコン基板１の領域を間に挟んで、対向するように配設されている。なお、ゲート電極４１の下部のシリコン基板１の領域がチャネル領域となる。
ここで、エクステンション層は、後に形成されるソース・ドレイン主要層よりも浅い接合となるように形成される不純物導入層であり、ソース・ドレイン主要層と同一導電型であり、ソース・ドレイン層として機能するのでソース・ドレインエクステンション層と呼称すべきであるが、便宜的にエクステンション層と呼称する。
レジストマスクＲ１を除去した後、図４５に示す工程において、写真製版によりＮＭＯＳ領域ＮＲ上を覆うようにレジストマスクＲ２を形成し、ＰＭＯＳ領域ＰＲにおいてはゲート電極４２を注入マスクとしてシリコン基板１内にＰ型不純物をイオン注入し、シリコン基板１の表面内に１対のエクステンション層５２を形成する。１対のエクステンション層５２はゲート電極４２の下部のシリコン基板１の領域を間に挟んで、対向するように配設されている。なお、ゲート電極４２の下部のシリコン基板１の領域がチャネル領域となる。
レジストマスクＲ２を除去した後、図４６に示す工程において、シリコン基板１の全面を覆うようにシリコン酸化膜（図示せず）を形成し、当該シリコン酸化膜をゲート電極４１および４２の側壁部のみに残るように、ゲート電極４１および４２の側面外方のシリコン基板１上のゲート絶縁膜３とともに異方性エッチングにより除去して、側壁保護膜（サイドウォール絶縁膜）６を形成する。
なお、側壁保護膜６はゲート電極４１および４２の側面外方のシリコン基板１上のゲート絶縁膜３の上部にも形成され、当該ゲート絶縁膜３と側壁保護膜６とで２層構造となるが、簡略化のため図４６以後においては１層の側壁保護膜６として示している。
次に、図４７に示す工程において写真製版によりＰＭＯＳ領域ＰＲ上を覆うようにレジストマスクＲ３を形成し、ＮＭＯＳ領域ＮＲにおいてはゲート電極４１および側壁保護膜６を注入マスクとしてシリコン基板１内にＮ型不純物をイオン注入し、シリコン基板１の表面内に１対のソース・ドレイン層７１を形成する。
レジストマスクＲ３を除去した後、図４８に示す工程において、写真製版によりＮＭＯＳ領域ＮＲ上を覆うようにレジストマスクＲ４を形成し、ＰＭＯＳ領域ＰＲにおいてはゲート電極４２および側壁保護膜６を注入マスクとしてシリコン基板１内にＰ型不純物をイオン注入し、シリコン基板１の表面内に１対のソース・ドレイン層７２を形成する。
次に、図４９に示す工程において、シリコン基板１の全面を覆うようにタングステン、コバルトあるいはチタン等の高融点金属膜を形成し、高温処理によりシリサイド化して、シリコン基板１、ゲート電極４１および４２の露出面と高融点金属膜の接触している部分にシリサイド膜１０を形成する。その後、シリサイド化されずに残った高融点金属膜を除去することで、図４９に示すＣＭＯＳトランジスタ９０が得られる。
以上説明したように、従来の製造方法においては、ＮＭＯＳ領域ＮＲのエクステンション層５１は、レジストマスクＲ１およびＲ２の除去工程において２回のエッチングを被り、ゲート絶縁膜３はこれを阻止できない。なお、レジストマスクＲ３およびＲ４を除去する工程においてはエクステンション層５１ではなく、ソース・ドレイン層７１がエッチングを被る。
先に説明したようにエクステンション層は、ソース・ドレイン主要層よりも浅く形成されているので、シリコン基板１がエッチングされることによる影響はソース・ドレイン主要層よりも顕著に現れる。しかも、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとでは、使用するキャリアの移動度の違いから、ＮＭＯＳトランジスタの方がチャネル抵抗が低く、寄生抵抗である拡散層の抵抗の増大による影響はＰＭＯＳトランジスタよりも大きい。
このように、従来の半導体装置の製造方法においては、ＮＭＯＳトランジスタに対する半導体基板のエッチングによる影響を考慮していなかったので、寄生抵抗の増大に伴う電流駆動能力の低下、ひいては半導体集積回路の動作速度の低下を招くという問題を有していた。
本発明は上記のような問題点を解消するためになされたもので、ＮＭＯＳトランジスタに対する半導体基板のエッチングによる影響を考慮して、寄生抵抗の増大を防止することで電流駆動能力の低下を防止し、半導体集積回路の動作速度の低下を防止した半導体装置の製造方法を提供することを目的とする。
本発明に係る請求項１記載の半導体装置の製造方法は、半導体基板を準備する工程と、前記半導体基板上に、第１のゲート絶縁膜と、第２のゲート絶縁膜と、前記第１のゲート絶縁膜よりも膜厚が厚い第３のゲート絶縁膜と、前記第２のゲート絶縁膜よりも膜厚の厚い第４のゲート絶縁膜とを形成する工程と、前記第１のゲート絶縁膜上に第１のゲート電極を形成し、前記第２のゲート絶縁膜上に第２のゲート電極を形成し、前記第３のゲート絶縁膜上に第３のゲート電極を形成し、前記第４のゲート絶縁膜に第４のゲート電極を形成する工程と、前記半導体基板中にＮ型不純物をイオン注入し、前記第１のゲート絶縁膜の下方を挟むように第１のエクステンション層を形成する工程と、前記半導体基板中にＮ型不純物をイオン注入し、前記第３のゲート絶縁膜の下方を挟むように第３のエクステンション層を形成する工程と、前記半導体基板中にＰ型不純物をイオン注入し、前記第４のゲート絶縁膜の下方を挟むように第４のエクステンション層を形成する工程と、前記第１のエクステンション層、前記第３のエクステンション層および前記第４のエクステンション層を形成後、前記半導体基板の全面、前記第１のゲート電極の上部、前記第１のゲート電極の側部、前記第２のゲート電極の上部および前記第２のゲート電極の側部を覆う絶縁膜を形成する工程と、前記絶縁膜を形成後、前記絶縁膜が前記第２のゲート電極の側部を覆った状態で、前記半導体基板中にＰ型不純物をイオン注入し、前記第２のゲート絶縁膜の下方を挟むように第２のエクステンション層を形成する工程とを備えている。
本発明に係る請求項２記載の半導体装置の製造方法は、半導体基板を準備する工程と、前記半導体基板上に、第１のゲート絶縁膜と、第２のゲート絶縁膜と、前記第１のゲート絶縁膜よりも膜厚が厚い第３のゲート絶縁膜と、前記第２のゲート絶縁膜よりも膜厚の厚い第４のゲート絶縁膜とを形成する工程と、前記第１のゲート絶縁膜上に第１のゲート電極を形成し、前記第２のゲート絶縁膜上に第２のゲート電極を形成し、前記第３のゲート絶縁膜上に第３のゲート電極を形成し、前記第４のゲート絶縁膜に第４のゲート電極を形成する工程と、前記半導体基板中にＮ型不純物をイオン注入し、前記第１のゲート絶縁膜の下方を挟むように第１のエクステンション層を形成する工程と、前記半導体基板中にＮ型不純物をイオン注入し、前記第３のゲート絶縁膜の下方を挟むように第３のエクステンション層を形成する工程と、前記半導体基板中にＰ型不純物をイオン注入し、前記第４のゲート絶縁膜の下方を挟むように第４のエクステンション層を形成する工程と、前記第１のエクステンション層、前記第３のエクステンション層および前記第４のエクステンション層を形成後、前記半導体基板、前記第１のゲート電極の上部、前記第１のゲート電極の側部、前記第２のゲート電極の上部および前記第２のゲート電極の側部、前記第３のゲート電極の上部、前記第３のゲート電極の側部、前記第４のゲート電極の上部および前記第４のゲート電極の側部を覆う絶縁膜を形成する工程と、前記絶縁膜を形成後、前記絶縁膜が前記第２のゲート電極の側部を覆った状態で、前記半導体基板中にＰ型不純物をイオン注入し、前記第２のゲート絶縁膜の下方を挟むように第２のエクステンション層を形成する工程と、前記第２のエクステンション層を形成後、前記第１のゲート電極の側部に第１のサイドウォールを形成し、前記第２のゲート電極の側部に第２のサイドウォールを形成し、前記第３のゲート電極の側部に第３のサイドウォールを形成し、前記第４のゲート電極の側部に第４のサイドウォールを形成する工程と、前記第１〜第４のサイドウォールを形成後、前記半導体基板中にＮ型不純物を注入し、前記第１のゲート絶縁膜の下方を挟むように第１のソースおよび第１のドレインを形成する工程と、前記第１〜第４のサイドウォールを形成後、前記半導体基板中にＰ型不純物を注入し、前記第２のゲート絶縁膜の下方を挟むように第２のソースおよび第２のドレインを形成する工程と、前記第１〜第４のサイドウォールを形成後、前記半導体基板中にＮ型不純物を注入し、前記第３のゲート絶縁膜の下方を挟むように第３のソースおよび第３のドレインを形成する工程と、前記第１〜第４のサイドウォールを形成後、前記半導体基板中にP型不純物を注入し、前記第４のゲート絶縁膜の下方を挟むように第４のソースおよび第４のドレインを形成する工程とを備えている。
本発明に係る請求項３記載の半導体装置の製造方法は、半導体基板を準備する工程と、前記半導体基板上に、第１のゲート絶縁膜と、第２のゲート絶縁膜と、前記第１のゲート絶縁膜よりも膜厚が厚い第３のゲート絶縁膜と、前記第２のゲート絶縁膜よりも膜厚の厚い第４のゲート絶縁膜とを形成する工程と、前記第１のゲート絶縁膜上に第１のゲート電極を形成し、前記第２のゲート絶縁膜上に第２のゲート電極を形成し、前記第３のゲート絶縁膜上に第３のゲート電極を形成し、前記第４のゲート絶縁膜に第４のゲート電極を形成する工程と、前記半導体基板中にＮ型不純物をイオン注入し、前記第１のゲート絶縁膜の下方を挟むように第１のエクステンション層を形成する工程と、前記半導体基板中にＮ型不純物をイオン注入し、前記第３のゲート絶縁膜の下方を挟むように第３のエクステンション層を形成する工程と、前記半導体基板中にＰ型不純物をイオン注入し、前記第４のゲート絶縁膜の下方を挟むように第４のエクステンション層を形成する工程と、前記第１のエクステンション層、前記第３のエクステンション層および前記第４のエクステンション層を形成後、前記半導体基板を覆う絶縁膜を形成する工程と、前記絶縁膜を形成後、前記半導体基板中にＰ型不純物をイオン注入し、前記第２のゲート絶縁膜の下方を挟むように第２のエクステンション層を形成する工程と、前記第２のエクステンション層、前記第３のエクステンション層および前記第４のエクステンション層を形成後、前記第１のゲート電極の側部に第１のサイドウォールを形成し、前記第２のゲート電極の側部に第２のサイドウォールを形成し、前記第３のゲート電極の側部に第３のサイドウォールを形成し、前記第４のゲート電極の側部に第４のサイドウォールを形成する工程と、前記第１〜第４のサイドウォールを形成後、前記半導体基板中にＮ型不純物を注入し、前記第１のゲート絶縁膜の下方を挟むように第１のソースおよび第１のドレインを形成する工程と、前記第１〜第４のサイドウォールを形成後、前記半導体基板中にＰ型不純物を注入し、前記第２のゲート絶縁膜の下方を挟むように第２のソースおよび第２のドレインを形成する工程と、前記第１〜第４のサイドウォールを形成後、前記半導体基板中にＮ型不純物を注入し、前記第３のゲート絶縁膜の下方を挟むように第３のソースおよび第３のドレインを形成する工程と、前記第１〜第４のサイドウォールを形成後、前記半導体基板中にＰ型不純物を注入し、前記第４のゲート絶縁膜の下方を挟むように第４のソースおよび第４のドレインを形成する工程とを備えている。
本発明に係る請求項４記載の半導体装置の製造方法は、前記絶縁膜を形成する工程が、前記絶縁膜を１ｎｍ〜２０ｎｍの厚さに形成する工程を含んでいる。
本発明に係る請求項５記載の半導体装置の製造方法は、前記絶縁膜を形成する工程が、前記絶縁膜をＣＶＤ法によりシリコン酸化膜として形成する工程を含んでいる。
本発明に係る請求項６記載の半導体装置の製造方法は、前記絶縁膜を形成する工程が、前記絶縁膜を熱酸化法によりシリコン酸化膜として形成する工程を含んでいる。
本発明に係る請求項７記載の半導体装置の製造方法は、前記絶縁膜を形成する工程が、前記絶縁膜をＣＶＤ法によりシリコン窒化膜として形成する工程を含んでいる。
本発明に係る請求項８記載の半導体装置の製造方法は、前記絶縁膜を形成する工程が、前記絶縁膜を熱窒化法によりシリコン窒化膜として形成する工程を含んでいる。
本発明に係る請求項９記載の半導体装置の製造方法は、半導体基板を準備する工程と、前記半導体基板上の異なる領域にそれぞれ第１の絶縁膜と第２の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の電極を形成し、前記第２の絶縁膜上に第２の電極を形成する工程と、前記半導体基板中にＮ型不純物をイオン注入し、前記絶縁膜の下方を挟むように第１の不純物層を形成する工程と、前記第１の不純物層を形成後、前記半導体基板、前記第１の電極の上部、前記第１の電極の側部、前記第２の電極の上部および前記第２の電極の側部を覆う絶縁膜を形成する工程と、前記絶縁膜を形成後、前記絶縁膜が前記第２の電極の側部を覆った状態で、前記半導体基板中にＰ型不純物をイオン注入し、前記絶縁膜の下方を挟むように第２の不純物層を形成する工程とを備えている。
本発明に係る請求項１ないし請求項３記載の半導体装置の製造方法によれば、Ｎ型不純物をイオン注入して形成された第１のエクステンション層の接合深さが浅くなって、抵抗値すなわち、寄生抵抗値が増大することが防止され、電流駆動能力の低下が防止され、動作速度の低下を防止した半導体装置を得ることができる。また、Ｎ型不純物であるヒ素やリンは、Ｐ型不純物であるボロンに比べて拡散係数が小さいので、Ｐ型不純物をイオン注入して形成された第２のエクステンション層形成後に第１のエクステンション層を形成する場合には、第２のエクステンション層への影響を及ぼすので第１のエクステンション層の活性化のための熱処理を十分に行えないが、本発明においては第１のエクステンション層形成後に第２のエクステンション層を形成するので、第１のエクステンション層の活性化のための熱処理を十分に行うことができ、イオン注入による基板の損傷回復や不純物の拡散を確実に行うことができる。また、第３および第４のエクステンション層を形成することで、半導体基板がエッチングを被る頻度は高まるが、第１のエクステンション層がエッチングを被るのは１回だけである。この結果、例えば、電源電圧の異なるＣＭＯＳトランジスタを有する半導体装置において、低電圧のＮＭＯＳトランジスタのエクステンション層の接合深さが浅くなって、抵抗値すなわち、寄生抵抗値が増大することが防止され、電流駆動能力の低下が防止され、動作速度の低下を防止した半導体装置を得ることができる。
本発明に係る請求項４記載の半導体装置の製造方法によれば、絶縁膜を１ｎｍ〜２０ｎｍの厚さに形成するので、絶縁膜が部分的に残る場合でも、デバイス特性への影響を軽減することができる。
本発明に係る請求項５記載の半導体装置の製造方法によれば、絶縁膜をＣＶＤ法によりシリコン酸化膜として形成するので、ステップカバレッジの良好な絶縁膜を得ることができる。
本発明に係る請求項６記載の半導体装置の製造方法によれば、絶縁膜を熱酸化法によりシリコン酸化膜として形成するので、膜厚制御が容易にでき、膜厚のばらつきによるデバイス特性のばらつきを低減できる。
本発明に係る請求項７記載の半導体装置の製造方法によれば、絶縁膜をＣＶＤ法によりシリコン窒化膜として形成するのでステップカバレッジの良好な絶縁膜を得ることができるとともに、シリコン窒化膜はアンモニア過水に対してエッチングされにくいので、シリコン酸化膜を使用する場合よりも薄くでき、デバイス特性への影響を軽減することができる。
本発明に係る請求項８記載の半導体装置の製造方法によれば、絶縁膜を熱窒化法によりシリコン窒化膜として形成するので、膜厚制御が容易にでき、膜厚のばらつきによるデバイス特性のばらつきを低減できる。
本発明に係る請求項９記載の半導体装置の製造方法によれば、Ｎ型不純物をイオン注入して形成された第１の不純物層の接合深さが浅くなって、抵抗値すなわち、寄生抵抗値が増大することが防止される。また、Ｎ型不純物であるヒ素やリンは、Ｐ型不純物であるボロンに比べて拡散係数が小さいので、Ｐ型不純物をイオン注入して形成された第２の不純物層形成後に第１の不純物層を形成する場合には、第２の不純物層への影響を及ぼすので第１の不純物層の活性化のための熱処理を十分に行えないが、本発明においては第１の不純物層形成後に第２の不純物層を形成するので、第１の不純物層の活性化のための熱処理を十分に行うことができ、イオン注入による基板の損傷回復や不純物の拡散を確実に行うことができる。
本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。 エクステンション層の不純物濃度分布を示す図である。 本発明に係る実施の形態２の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態２の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態２の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態２の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態２の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態２の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態２の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態２の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態３の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態３の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態３の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態３の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態３の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態３の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態３の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態３の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態３の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態３の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態３の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態３の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態３の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態３の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態４の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態４の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態４の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態４の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態４の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態４の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態４の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態４の半導体装置の製造工程を示す断面図である。 従来の半導体装置の製造工程を示す断面図である。 従来の半導体装置の製造工程を示す断面図である。 従来の半導体装置の製造工程を示す断面図である。 従来の半導体装置の製造工程を示す断面図である。 従来の半導体装置の製造工程を示す断面図である。 従来の半導体装置の製造工程を示す断面図である。 従来の半導体装置の製造工程を示す断面図である。 従来の半導体装置の製造工程を示す断面図である。
＜Ａ．実施の形態１＞
ＣＭＯＳトランジスタの製造において、ＮＭＯＳ領域のエクステンション層が浅くなることを防止するための最も単純な方法としては、ＮＭＯＳ領域のエクステンション層をＰＭＯＳ領域よりも後に形成すれば良い。
すなわち、ＣＭＯＳトランジスタにおいてエクステンション層およびソース・ドレイン主要層を形成するには、ＮＭＯＳ領域およびＰＭＯＳ領域のそれぞれにおいて、レジストマスクの形成のための写真製版工程が少なくとも２回は必要であるが、ＰＭＯＳ領域におけるエクステンション層の形成を、ＮＭＯＳ領域よりも先に行うことで、ＮＭＯＳ領域のエクステンション層がエッチングを被る回数を低減することができ、エクステンション層が浅くなることを防止することができる。
＜Ａ−１．製造方法＞
以下、図１〜図１０を用いて本発明に係る実施の形態１として、ＣＭＯＳトランジスタ１００の製造方法について説明する。なお、ＣＭＯＳトランジスタ１００の構成は、最終工程を説明する図１０において示される。
まず、図１に示す工程において、シリコン基板１の表面内に素子分離絶縁膜２を選択的に形成して、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを形成するＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲを規定する。そして、ＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲに対応して、シリコン基板１の表面内にＮ型不純物を含んだＮウエル領域ＮＷとＰ型不純物を含んだＰウエル領域ＰＷとを形成する。
さらに、シリコン基板１上全面にシリコン酸化膜、シリコン窒化膜、金属酸化膜あるいはこれらの組み合わせで構成される多層膜によってゲート絶縁膜３を形成する。ゲート絶縁膜３の厚さはシリコン酸化膜の誘電率で換算した膜厚（以下、換算膜厚と呼称）が１ｎｍ〜２０ｎｍ程度となるように設定される。
そして、ゲート絶縁膜３の上部全面にＣＶＤ法により厚さ５０〜３００ｎｍのポリシリコン膜４を形成する。なお、ポリシリコン膜４は、リン（Ｐ）やボロン（Ｂ）などの不純物を有したドープトポリシリコン膜であっても良いし、ノンドープポリシリコン膜であっても良い。ドープトポリシリコンの形成においては、ＣＶＤ法による堆積中に不純物を導入するようにしても良いし、ノンドープポリシリコン膜を形成した後にイオン注入により不純物を導入するようにしても良い。また、リンやボロンなどの不純物だけでなく、フッ素（Ｆ）や窒素（Ｎ）などの不純物を有していても良い。
また、ポリシリコン膜の代わりに、アモルファスシリコン膜を形成するようにしても良い。
次に、図２に示す工程においてポリシリコン膜４上全面にレジスト（図示せず）を配設し、写真製版により当該レジストをパターニングしてレジストマスクを形成する。そして、レジストマスクを用いてポリシリコン膜４をパターニングし、ＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲ上にゲート電極４１および４２を形成する。
次に、図３に示す工程において写真製版によりＮＭＯＳ領域ＮＲ上を覆うようにレジストマスクＲ１１を形成する。そして、シリコン基板１を最大で６０°程度傾け、ＰＭＯＳ領域ＰＲにおいてシリコン基板１内にヒ素（Ａｓ）あるいはリンのＮ型不純物をイオン注入してポケット層９２を形成する。この注入条件は、注入エネルギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜１×１０14／ｃｍ2である。
この注入に際しては、所定方向からの注入が終了すると、次に、シリコン基板１を所定角度で面内回転させて再び注入を行うというように、シリコン基板１を断続的に回転させることで、ゲート電極４２の側面外方のシリコン基板１内に斜め方向からＮ型不純物を注入することができる。
ポケット層９２はシリコン基板１の主面に対して斜め方向に延在するように形成され、その先端部はゲート電極４２の下部の領域まで延在している。なお、ポケット層９２はゲート電極４２の下部の領域にできるだけ入り込むようにすることが望ましいが、シリコン基板１の傾斜角度は半導体装置のレイアウトによって決まり、図３のように比較的大きな角度で注入せざるを得ず、ゲート電極４２の下部の領域にはあまり入り込めない場合もある。
ポケット層９２はソース・ドレイン層とは反対の導電型の不純物を含み、ドレイン層からの空乏層の水平方向の広がりを抑制してパンチスルーを防止する目的で設けられている。なお、ポケット層９２はゲート電極４２の下部において局所的に不純物濃度を高めているだけなので、しきい値電圧を上昇させることはない。
次に、図４に示す工程において、シリコン基板１の傾きを元に戻し、ゲート電極４２を注入マスクとしてシリコン基板１内にボロンあるいはＢＦ2をイオン注入して、シリコン基板１の表面内に１対のエクステンション層５２を形成する。この注入条件は、注入エネルギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜４×１０15／ｃｍ2である。
１対のエクステンション層５２はゲート電極４２の下部のシリコン基板１の領域を間に挟んで、対向するように配設されている。なお、ゲート電極４２の下部のシリコン基板１の領域がチャネル領域となる。
ここで、エクステンション層は、後に形成されるソース・ドレイン主要層よりも浅い接合となるように形成される不純物導入層であり、ソース・ドレイン主要層と同一導電型であり、ソース・ドレイン層として機能するのでソース・ドレインエクステンション層と呼称すべきであるが、便宜的にエクステンション層と呼称する。
なお、エクステンション層５２の形成によりポケット層９２はその大部分がエクステンション層５２に覆われるが、エクステンション層５２の先端部の先のチャネル領域においてはポケット層９２が残っている。
次に、レジストマスクＲ１１を除去した後、図５に示す工程において、写真製版によりＰＭＯＳ領域ＰＲ上を覆うようにレジストマスクＲ１２を形成する。そして、シリコン基板１を最大で６０°程度傾け、ＮＭＯＳ領域ＮＲにおいてシリコン基板１内にボロン等のＰ型不純物をイオン注入してポケット層９１を形成する。この注入条件は、注入エネルギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜１×１０14／ｃｍ2である。
ポケット層９１はシリコン基板１の主面に対して斜め方向に延在するように形成され、その先端部は ゲート電極４１の下部の領域まで延在している。
ポケット層９１はソース・ドレイン層とは反対の導電型の不純物を含み、パンチスルーを防止する目的で設けられていることは、ポケット層９２と同様である。
次に、図６に示す工程において、シリコン基板１の傾きを元に戻し、ゲート電極４１を注入マスクとしてシリコン基板１内にヒ素あるいはリンをイオン注入して、シリコン基板１の表面内に１対のエクステンション層５１を形成する。この注入条件は、注入エネルギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜４×１０15／ｃｍ2である。
１対のエクステンション層５１はゲート電極４１の下部のシリコン基板１の領域を間に挟んで、対向するように配設されている。なお、ゲート電極４１の下部のシリコン基板１の領域がチャネル領域となる。
なお、エクステンション層５１の形成によりポケット層９１はその大部分がエクステンション層５１に覆われるが、エクステンション層５１の先端部の先のチャネル領域においてはポケット層９１が残っている。
レジストマスクＲ１２を除去した後、図７に示す工程において、シリコン基板１の全面を覆うように厚さ１０〜２００ｎｍのシリコン酸化膜（図示せず）をＣＶＤ法により形成し、当該シリコン酸化膜をゲート電極４１および４２の側壁部のみに残るように、ゲート電極４１および４２の側面外方のシリコン基板１上のゲート絶縁膜３とともに異方性エッチングにより除去して側壁保護膜（サイドウォール絶縁膜）６を形成する。なお、側壁保護膜はシリコン酸化膜に限定されず、シリコン窒化膜でも良いし、シリコン酸化膜とシリコン窒化膜との積層膜であっても良い。
また、側壁保護膜６はゲート電極４１および４２の側面外方のシリコン基板１上のゲート絶縁膜３の上部にも形成され、当該ゲート絶縁膜３と側壁保護膜６とで２層構造となるが、簡略化のため図７以後においては１層の側壁保護膜６として示している。
次に、図８に示す工程において、写真製版によりＮＭＯＳ領域ＮＲ上を覆うようにレジストマスクＲ１３を形成し、ＰＭＯＳ領域ＰＲにおいてはゲート電極４２および側壁保護膜６を注入マスクとしてシリコン基板１内にボロンあるいはＢＦ2等のＰ型不純物をイオン注入して、シリコン基板１の表面内に１対のソース・ドレイン主要層７２を形成する。この注入条件は、注入エネルギー１０ｋｅＶ〜１００ｋｅＶ、ドーズ量１×１０14〜１×１０16／ｃｍ2である。
レジストマスクＲ１３を除去した後、図９に示す工程において、写真製版によりＰＭＯＳ領域ＰＲ上を覆うようにレジストマスクＲ１４を形成し、ＮＭＯＳ領域ＮＲにおいてはゲート電極４１および側壁保護膜６を注入マスクとしてシリコン基板１内にヒ素等のＮ型不純物をイオン注入し、シリコン基板１の表面内に１対のソース・ドレイン主要層７１を形成する。この注入条件は、注入エネルギー１０ｋｅＶ〜１００ｋｅＶ、ドーズ量１×１０14〜１×１０16／ｃｍ2である。
その後、８００〜１１００℃の温度条件下で、１秒〜３６０分の熱処理を行うことでソース・ドレイン主要層７１および７２を活性化する。
なお、ソース・ドレイン主要層７１および７２はエクステンション層５１および５２よりも接合深さが深くなるように形成される。
次に、図１０に示す工程において、シリコン基板１の全面を覆うように厚さ１〜１６ｎｍの高融点金属膜、例えばコバルト膜（図示せず）を形成し、高温処理によりシリサイド化して、シリコン基板１、ゲート電極４１および４２の露出面とコバルト膜との接触部分にコバルトシリサイド膜８Ａおよび１０Ａを形成する。その後、シリサイド化されずに残ったコバルト膜を除去することで、ＣＭＯＳトランジスタ１００が得られる。
＜Ａ−２．作用効果＞
以上説明したように、ＣＭＯＳトランジスタにおいてエクステンション層およびソース・ドレイン主要層を形成するには、ＮＭＯＳ領域およびＰＭＯＳ領域のそれぞれにおいて、レジストマスクの形成のために２回の写真製版工程を行う。
そして、レジストマスクの除去においてはアンモニア過水（アンモニア、過酸化水素水、水の混合液）をエッチング液として使用するのでシリコン基板１が僅かながらもエッチングされる。ＮＭＯＳ領域ＮＲのエクステンション層５１は、図６に示す工程でエクステンション層５１を形成した後に、側壁保護膜６の形成前までは、図７に示す工程でＰＭＯＳ領域ＰＲのレジストマスクＲ１２を除去する際にエッチングを被るだけである。従って、側壁保護膜６の形成までにエクステンション層５１が２回のエッチングを被っていた従来の製造方法に比べてエッチング量は少なくなる。
この結果、ＣＭＯＳトランジスタ１００において最終的に残るエクステンション層５１の接合深さが浅くなって、抵抗値すなわち、寄生抵抗値が増大することが防止され、電流駆動能力の低下が防止されて、半導体集積回路の動作速度の低下が防止されることになる。
なお、ＰＭＯＳ領域ＰＲのエクステンション層５２は、レジストマスクＲ１１およびＲ１２の除去によって２回のエッチングを被ることになるが、Ｐ型不純物は、Ｎ型不純物に比べて拡散量が大きく、Ｐ型不純物拡散層であるエクステンション層５２はＮ型不純物拡散層であるエクステンション層５１よりも深く形成されている。従って、エッチングにより除去される量がエクステンション層５２よりも多くても、それによってエクステンション層５１の抵抗がエクステンション層５２よりも大きくなるということはない。すなわち、エッチングに対する余裕度は、エクステンション層５２の方が大きい。
なお、エクステンション層５１および５２の接合深さは、設計ルールやゲート長等で定義される半導体装置の集積度によって異なるが、本発明はエクステンション層の接合深さが０．１μｍ以下、その最大不純物濃度が１×１０19〜１×１０21／ｃｍ3の半導体装置への適用を想定している。
図１１にエクステンション層５１および５２における不純物濃度分布を示す。図１１において、横軸に基板表面からの深さを、縦軸に不純物濃度を示し、この例では基板表面近傍で最大不純物濃度が１×１０21／ｃｍ3、深さ０．１μｍの位置での不純物濃度が１×１０15／ｃｍ3となっている。
図１１に示されるようにエクステンション層５１および５２においては、基板表面近傍において不純物濃度が最大となり、基板内深くなるにつれて濃度が下がるような分布となっている。なお、このような構成のエクステンション層を使用することで、抵抗値を低くでき、また短チャネル効果の抑制を効果的に行うことができる。
また、先に説明したようにＮＭＯＳトランジスタとＰＭＯＳトランジスタとでは、使用するキャリアの移動度の違いから、ＮＭＯＳトランジスタの方がチャネル抵抗が低く、寄生抵抗である拡散層の抵抗の増大による影響はＰＭＯＳトランジスタよりも大きいので、エクステンション層５１の抵抗値の増大を優先的に防止することは、半導体集積回路の動作速度の低下を防止するという点でより有効である。
なお、ＮＭＯＳ領域ＮＲのソース・ドレイン主要層７１はレジストマスクＲ１４の除去に際して、またＰＭＯＳ領域ＰＲのソース・ドレイン主要層７２はレジストマスクＲ１３およびＲ１４の除去に際してエッチングを被るが、ソース・ドレイン主要層７１および７２の表面には、図１０を用いて説明したようにコバルトシリサイド膜８Ａが形成され、抵抗値は低く保たれるので、エッチングにより接合深さが浅くなることによる影響は小さくなる。
＜Ｂ．実施の形態２＞
以上説明した本発明に係る実施の形態１においては、ＮＭＯＳ領域のエクステンション層５１をＰＭＯＳ領域のエクステンション層５２よりも後に形成することで、ＮＭＯＳ領域のエクステンション層５１がエッチングを被る回数を低減して、エクステンション層が浅くなることを防止する方法について説明したが、以下に説明する本発明に係る実施の形態２においては、エクステンション層を保護絶縁膜で覆うことでエクステンション層のエッチングを防止する方法について説明する。
＜Ｂ−１．製造方法＞
以下、図１２〜図１９を用いて本発明に係る実施の形態２として、ＣＭＯＳトランジスタ２００の製造方法について説明する。なお、ＣＭＯＳトランジスタ２００の構成は、最終工程を説明する図１９において示される。なお、実施の形態１と同一の構成については同一の符号を付し、重複する説明は省略する。
まず、図１および図２を用いて説明した工程を経て、ＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲ上にゲート電極４１および４２をパターニングする。
次に、図１２に示す工程において、写真製版によりＰＭＯＳ領域ＰＲ上を覆うようにレジストマスクＲ１５を形成する。そして、シリコン基板１を最大で６０°程度傾け、ＮＭＯＳ領域ＮＲにおいてシリコン基板１内にボロン等のＰ型不純物をイオン注入してポケット層９１を形成する。この注入条件は、注入エネルギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜１×１０14／ｃｍ2である。
ポケット層９１はシリコン基板１の主面に対して斜め方向に延在するように形成され、その先端部は ゲート電極４１の下部の領域まで延在している。
次に、図１３に示す工程において、シリコン基板１の傾きを元に戻し、ゲート電極４１を注入マスクとしてシリコン基板１内にヒ素あるいはリンをイオン注入して、シリコン基板１の表面内に１対のエクステンション層５１を形成する。この注入条件は、注入エネルギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜４×１０15／ｃｍ2である。
次に、レジストマスクＲ１５を除去した後、図１４に示す工程において、シリコン基板１の全面に、ＣＶＤ法によりシリコン酸化膜で厚さ１〜２０ｎｍの保護絶縁膜１４を形成する。なお、ＣＶＤ法により形成したシリコン酸化膜はステップカバレッジの良好な保護絶縁膜１４となる。
次に、図１５に示す工程において、写真製版によりＮＭＯＳ領域ＮＲ上を覆うようにレジストマスクＲ１６を形成する。そして、シリコン基板１を最大で６０°程度傾け、ＰＭＯＳ領域ＰＲにおいてシリコン基板１内にヒ素（Ａｓ）あるいはリン等のＮ型不純物をイオン注入してポケット層９２を形成する。この注入条件は、注入エネルギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜１×１０14／ｃｍ2である。ポケット層９２はシリコン基板１の主面に対して斜め方向に延在するように形成され、その先端部は、ゲート電極４２の下部の領域まで延在している。
次に、図１６に示す工程において、シリコン基板１の傾きを元に戻し、ゲート電極４２を注入マスクとしてシリコン基板１内にボロンあるいはＢＦ2をイオン注入して、シリコン基板１の表面内に１対のエクステンション層５２を形成する。この注入条件は、注入エネルギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜４×１０15／ｃｍ2である。
レジストマスクＲ１６を除去した後、図１７に示す工程において、保護絶縁膜１４の上部全面を覆うように厚さ１０〜２００ｎｍのシリコン酸化膜６をＣＶＤ法により形成する。
次に、図１８に示す工程において、保護絶縁膜１４およびシリコン酸化膜６がゲート電極４１および４２の側壁部に残るように、ゲート電極４１および４２の側面外方のシリコン基板１上のゲート絶縁膜３とともに保護絶縁膜１４およびシリコン酸化膜６を異方性エッチングにより除去して、側壁保護膜（サイドウォール絶縁膜）１６を形成する。
側壁保護膜１６は保護絶縁膜１４とシリコン酸化膜６とで２層構造となり、ゲート電極４１および４２の側面外方のシリコン基板１上のゲート絶縁膜３の上部にも形成される。
以後は、図８を用いて説明した工程と同様の工程を経て、ＰＭＯＳ領域ＰＲにおいてゲート電極４２および側壁保護膜１６を注入マスクとしてシリコン基板１内にボロンあるいはＢＦ2等のＰ型不純物をイオン注入して、シリコン基板１の表面内に１対のソース・ドレイン主要層７２を形成し、また、図９を用いて説明した工程と同様の工程を経て、ＮＭＯＳ領域ＮＲにおいてゲート電極４１および側壁保護膜１６を注入マスクとしてシリコン基板１内にヒ素等のＮ型不純物をイオン注入し、シリコン基板１の表面内に１対のソース・ドレイン主要層７１を形成する。なお、ソース・ドレイン主要層７１および７２の形成順序は、上記に限定されるものではない。
その後、８００〜１１００℃の温度条件下で、１秒〜３６０分の熱処理を行うことでソース・ドレイン主要層７１および７２を活性化する。
そして、図１９に示す工程において、シリコン基板１の全面を覆うように厚さ１〜１６ｎｍの高融点金属膜、例えばコバルト膜（図示せず）を形成し、高温処理によりシリサイド化して、シリコン基板１、ゲート電極４１および４２の露出面とコバルト膜との接触部分にコバルトシリサイド膜８Ａおよび１０Ａを形成する。その後、シリサイド化されずに残ったコバルト膜を除去することで、ＣＭＯＳトランジスタ２００が得られる。
＜Ｂ−２．作用効果＞
以上説明したように、本実施の形態においては、ＮＭＯＳ領域ＮＲのエクステンション層５１はＰＭＯＳ領域ＰＲのエクステンション層５２よりも先に形成することになるが、図１３に示す工程でエクステンション層５１を形成した後に、ＰＭＯＳ領域ＰＲのレジストマスクＲ１５を除去する際にエッチングを被るだけであり、その後は保護絶縁膜１４で覆われて保護されるのでエッチングを被ることはなく、エクステンション層５１が２回のエッチングを被っていた従来の製造方法に比べてエッチング量は少なくなる。
この結果、エクステンション層５１の接合深さが浅くなって、抵抗値すなわち、寄生抵抗値が増大することが防止され、電流駆動能力の低下が防止されて、半導体集積回路の動作速度の低下が防止されることになる。
また、エクステンション層５１を構成するヒ素やリンは、エクステンション層５２を構成するボロンに比べて拡散係数が小さく、エクステンション層５２を形成後にエクステンション層５１を形成する場合には、エクステンション層５１の活性化のための熱処理を行うと、その条件ではエクステンション層５２のボロンが拡散し過ぎるので、エクステンション層５２の活性化に十分な熱処理（高温、長時間）ができないが、本実施の形態においては、エクステンション層５１を先に形成できるので、エクステンション層５１形成直後に、エクステンション層５１の活性化のための熱処理を行うことができ、イオン注入による基板の損傷回復や不純物の拡散を確実に行うことができる。
なお、熱処理は、エクステンション層５２の形成後にも行うので、その際にもエクステンション層５１の活性化が促進されることを考慮して、エクステンション層５１形成直後の熱処理条件が設定される。
なお、ＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲ上にゲート電極４１および４２をパターニングした直後に保護絶縁膜１４を形成し、ＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲに、エクステンション層５１および５２を形成するようにしても良い。この場合、エクステンション層５１を構成するヒ素あるいはリンは、エクステンション層５２を構成するボロンやＢＦ2と同様に保護絶縁膜１４およびゲート絶縁膜３中に注入され、熱処理により拡散してシリコン基板１中に浅い拡散層であるエクステンション層５１および５２を形成することになる。但し、特にヒ素はシリコン酸化膜中を拡散しにくいので、よりシリコン基板１に近い位置に注入する、エクステンション層５１を先に形成して熱処理を行い、エクステンション層５２の形成後に、エクステンション層５２の拡散のための熱処理を利用して再度熱処理を行うなどの工夫が望ましい。
＜Ｂ−３．変形例＞
以上の説明においては、保護絶縁膜１４をＣＶＤ法により形成するとしたが、ＣＶＤ法に限定されるものではなく、熱酸化法により形成しても良い。基板表面の保護絶縁膜である保護絶縁膜１４を膜厚制御の容易な熱酸化により形成することで、膜厚のばらつきによるデバイス特性のばらつきを低減できる。
また、基板表面の保護絶縁膜としてはシリコン酸化膜に限定されるものではなく、シリコン酸化膜の代わりにＣＶＤ法により形成したシリコン窒化膜を用いても良い。
シリコン窒化膜はシリコン酸化膜に比べて、アンモニア過水に対してエッチングされにくいので、シリコン酸化膜を使用する場合よりも薄く、厚さ１〜１５ｎｍに設定され、デバイス特性への影響を軽減することができる。
また、上記シリコン窒化膜は熱窒化法により形成しても良い。膜厚制御の容易な熱窒化法により形成することで、膜厚のばらつきによるデバイス特性のばらつきを低減できる。
＜Ｃ．実施の形態３＞
以上説明した実施の形態１および２においては、１種類のＣＭＯＳトランジスタを例に採り、特にＮＭＯＳ領域での半導体基板のエッチングを防止する方法について説明したが、本発明に係る実施の形態３においては、異なる電源電圧で動作する２種類のＣＭＯＳトランジスタを例に採り、ＮＭＯＳ領域での半導体基板のエッチングを防止する方法について説明する。
＜Ｃ−１．製造方法＞
以下、図２０〜図３３を用いて本発明に係る実施の形態３として、低電圧ＣＭＯＳトランジスタ１００Ａおよび高電圧ＣＭＯＳトランジスタ１００Ｂを有する半導体装置の製造方法について説明する。なお、低電圧ＣＭＯＳトランジスタ１００Ａおよび高電圧ＣＭＯＳトランジスタ１００Ｂの構成は、最終工程を説明する図３３において示される。なお、実施の形態１と同一の構成については同一の符号を付し、重複する説明は省略する。
まず、図２０に示す工程において、シリコン基板１の表面内に素子分離絶縁膜２を選択的に形成して、低電圧ＮＭＯＳトランジスタおよび低電圧ＰＭＯＳトランジスタを形成する低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲを規定するとともに、高電圧ＮＭＯＳトランジスタおよび高電圧ＰＭＯＳトランジスタを形成する高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲを規定する。
そして、低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲ、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲに対応して、シリコン基板１の表面内にＰ型不純物を含んだＰウエル領域ＰＷ、Ｎ型不純物を含んだＮウエル領域ＮＷとを形成する。
さらに、シリコン基板１の低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲ上全面に、シリコン酸化膜、シリコン窒化膜、金属酸化膜あるいはこれらの組み合わせで構成される多層膜によってゲート絶縁膜３Ａを形成する。また、シリコン基板１の高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上全面にはシリコン酸化膜、シリコン窒化膜、金属酸化膜あるいはこれらの組み合わせで構成される多層膜でゲート絶縁膜３Ｂを形成する。
ここで、ゲート絶縁膜３Ａの厚さはシリコン酸化膜への換算膜厚が１ｎｍ〜４ｎｍ程度となるように設定され、ゲート絶縁膜３Ｂの厚さはシリコン酸化膜への換算膜厚が５ｎｍ〜１０ｎｍ程度となるように設定される。
そして、ゲート絶縁膜３Ａおよび３Ｂの上部全面にＣＶＤ法により厚さ５０〜３００ｎｍのポリシリコン膜４を形成する。
次に、図２１に示す工程においてポリシリコン膜４上全面にレジスト（図示せず）を配設し、写真製版により当該レジストをパターニングしてレジストマスクを形成する。そして、レジストマスクを用いてポリシリコン膜４をパターニングし、低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲ上にはゲート電極４１および４２を形成し、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上にはゲート電極４３および４４を形成する。
次に、図２２に示す工程において写真製版により、低電圧ＮＭＯＳ領域ＬＮＲ、低電圧ＰＭＯＳ領域ＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上を覆うようにレジストマスクＲ２１を形成する。そして、高電圧ＮＭＯＳ領域ＨＮＲにおいては、ゲート電極４３を注入マスクとしてシリコン基板１内にヒ素あるいはリンをイオン注入して、シリコン基板１の表面内に１対のエクステンション層２５を形成する。この注入条件は、注入エネルギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜１×１０15／ｃｍ2である。
１対のエクステンション層２５はゲート電極４３の下部のシリコン基板１の領域を間に挟んで、対向するように配設されている。なお、ゲート電極４３の下部のシリコン基板１の領域がチャネル領域となる。
レジストマスクＲ２１を除去した後、図２３に示す工程において写真製版により、低電圧ＮＭＯＳ領域ＬＮＲ、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＮＭＯＳ領域ＨＮＲ上を覆うようにレジストマスクＲ２２を形成する。そして、高電圧ＰＭＯＳ領域ＨＰＲにおいては、ゲート電極４４を注入マスクとしてシリコン基板１内にボロンあるいはＢＦ2をイオン注入して、シリコン基板１の表面内に１対のエクステンション層２６を形成する。この注入条件は、注入エネルギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜１×１０15／ｃｍ2である。
１対のエクステンション層２６はゲート電極４４の下部のシリコン基板１の領域を間に挟んで、対向するように配設されている。なお、ゲート電極４４の下部のシリコン基板１の領域がチャネル領域となる。
ここで、高電圧ＣＭＯＳトランジスタのエクステンション層２５および２６は、深さ約０．１μｍにおいて不純物のピークを有し、そのピーク濃度が１×１０18／ｃｍ3程度となるように設定される。これは、高い電源電圧に起因するホットキャリアの発生を抑制するための設定であり、ＬＤＤ（Lightly Doped Drain）層と呼称することもできる。
レジストマスクＲ２２を除去した後、図２４に示す工程において、写真製版により、低電圧ＮＭＯＳ領域ＬＮＲ、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上を覆うようにレジストマスクＲ２３を形成する。
そして、シリコン基板１を最大で６０°程度傾け、低電圧ＰＭＯＳ領域ＬＰＲにおいてシリコン基板１内にヒ素あるいはリンのＮ型不純物をイオン注入してポケット層９２を形成する。この注入条件は、注入エネルギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜１×１０14／ｃｍ2である。
ポケット層９２はシリコン基板１の主面に対して斜め方向に延在するように形成され、その先端部はゲート電極４２の下部の領域まで延在している。
次に、図２５に示す工程において、シリコン基板１の傾きを元に戻し、ゲート電極４２を注入マスクとしてシリコン基板１内にボロンあるいはＢＦ2をイオン注入して、シリコン基板１の表面内に１対のエクステンション層５２を形成する。この注入条件は、注入エネルギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜４×１０15／ｃｍ2である。
１対のエクステンション層５２はゲート電極４２の下部のシリコン基板１の領域を間に挟んで、対向するように配設されている。なお、ゲート電極４２の下部のシリコン基板１の領域がチャネル領域となる。
次に、レジストマスクＲ２３を除去した後、図２６に示す工程において、写真製版により、低電圧ＰＭＯＳ領域ＬＰＲ、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上を覆うようにレジストマスクＲ２４を形成する。そして、シリコン基板１を最大で６０°程度傾け、低電圧ＮＭＯＳ領域ＬＮＲにおいてシリコン基板１内にボロン等のＰ型不純物をイオン注入してポケット層９１を形成する。この注入条件は、注入エネルギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜１×１０14／ｃｍ2である。
ポケット層９１はシリコン基板１の主面に対して斜め方向に延在するように形成され、その先端部は、ゲート電極４１の下部の領域まで延在している。
次に、図２７に示す工程において、シリコン基板１の傾きを元に戻し、ゲート電極４１を注入マスクとしてシリコン基板１内にヒ素あるいはリンをイオン注入して、シリコン基板１の表面内に１対のエクステンション層５１を形成する。この注入条件は、注入エネルギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜４×１０15／ｃｍ2である。
１対のエクステンション層５１はゲート電極４１の下部のシリコン基板１の領域を間に挟んで、対向するように配設されている。なお、ゲート電極４１の下部のシリコン基板１の領域がチャネル領域となる。
レジストマスクＲ２４を除去した後、図２８に示す工程において、シリコン基板１の全面を覆うように厚さ１０〜２００ｎｍのシリコン酸化膜（図示せず）をＣＶＤ法により形成し、当該シリコン酸化膜がゲート電極４１〜４４の側壁部のみに残るように、ゲート電極４１および４２の側面外方のシリコン基板１上のゲート絶縁膜３Ａ、およびゲート電極４３および４４の側面外方のシリコン基板１上のゲート絶縁膜３Ｂとともに異方性エッチングにより除去して側壁保護膜（サイドウォール絶縁膜）６を形成する。なお、側壁保護膜はシリコン酸化膜に限定されず、シリコン窒化膜でも良いし、シリコン酸化膜とシリコン窒化膜との積層膜であっても良い。
また、側壁保護膜６はゲート電極４１および４２の側面外方のシリコン基板１上のゲート絶縁膜３Ａの上部およびゲート電極４３および４４の側面外方のシリコン基板１上のゲート絶縁膜３Ｂの上部にも形成され、当該ゲート絶縁膜３Ａおよび３Ｂと側壁保護膜６とで２層構造となるが、簡略化のため図２８以後においては１層の側壁保護膜６として示している。
次に、図２９に示す工程において、低電圧ＮＭＯＳ領域ＬＮＲ、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上を覆うようにレジストマスクＲ２５を形成する。そして、ゲート電極４３および側壁保護膜６を注入マスクとしてシリコン基板１内にヒ素等のＮ型不純物をイオン注入し、シリコン基板１の表面内に１対のソース・ドレイン主要層２７を形成する。この注入条件は、注入エネルギー１０ｋｅＶ〜１００ｋｅＶ、ドーズ量１×１０14〜１×１０16／ｃｍ2である。
レジストマスクＲ２５を除去した後、図３０に示す工程において写真製版により、低電圧ＮＭＯＳ領域ＬＮＲ、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＮＭＯＳ領域ＨＮＲ上を覆うようにレジストマスクＲ２６を形成する。そしてゲート電極４４および側壁保護膜６を注入マスクとしてシリコン基板１内にボロンあるいはＢＦ2等のＰ型不純物をイオン注入して、シリコン基板１の表面内に１対のソース・ドレイン主要層２８を形成する。この注入条件は、注入エネルギー１０ｋｅＶ〜１００ｋｅＶ、ドーズ量１×１０14〜１×１０16／ｃｍ2である。
次に、レジストマスクＲ２６を除去した後、図３１に示す工程において、写真製版により、低電圧ＮＭＯＳ領域ＬＮＲ、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上を覆うようにレジストマスクＲ２７を形成する。そして、低電圧ＰＭＯＳ領域ＬＰＲにおいてはゲート電極４２および側壁保護膜６を注入マスクとしてシリコン基板１内にボロンあるいはＢＦ2等のＰ型不純物をイオン注入して、シリコン基板１の表面内に１対のソース・ドレイン主要層７２を形成する。この注入条件は、注入エネルギー１０ｋｅＶ〜１００ｋｅＶ、ドーズ量１×１０14〜１×１０16／ｃｍ2である。
レジストマスクＲ２７を除去した後、図３２に示す工程において、写真製版により、低電圧ＰＭＯＳ領域ＬＰＲ、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上を覆うようにレジストマスクＲ２８を形成する。そして、低電圧ＮＭＯＳ領域ＬＮＲにおいてはゲート電極４１および側壁保護膜６を注入マスクとしてシリコン基板１内にヒ素等のＮ型不純物をイオン注入し、シリコン基板１の表面内に１対のソース・ドレイン主要層７１を形成する。この注入条件は、注入エネルギー１０ｋｅＶ〜１００ｋｅＶ、ドーズ量１×１０14〜１×１０16／ｃｍ2である。
その後、８００〜１１００℃の温度条件下で、１秒〜３６０分の熱処理を行うことでソース・ドレイン主要層７１、７２および２７および２８を活性化する。
次に、図３３に示す工程において、シリコン基板１の全面を覆うように厚さ１〜１６ｎｍの高融点金属膜、例えばコバルト膜（図示せず）を形成し、高温処理によりシリサイド化して、シリコン基板１、ゲート電極４１〜４４の露出面とコバルト膜との接触部分にコバルトシリサイド膜８Ａおよび１０Ａを形成する。その後、シリサイド化されずに残ったコバルト膜を除去することで、低電圧ＣＭＯＳトランジスタ１００Ａおよび高電圧ＣＭＯＳトランジスタ１００Ｂが得られる。
＜Ｃ−２．作用効果＞
以上説明したように、異なる電源電圧で動作する２種類のＣＭＯＳトランジスタにおいてエクステンション層およびソース・ドレイン主要層を形成するには、低電圧ＣＭＯＳトランジスタおよび高電圧ＣＭＯＳトランジスタのそれぞれにおいて、レジストマスクの形成のために４回の写真製版工程が必要となる。
しかし、低電圧ＮＭＯＳ領域ＬＮＲのエクステンション層５１の形成を、最後に行うようにすることで、ＣＭＯＳトランジスタ１００Ａにおいて最終的に残るエクステンション層５１は、レジストマスクＲ２４を除去する際にエッチングを被るだけとなり、エッチング量は少なくなる。
この結果、エクステンション層５１の接合深さが浅くなって、抵抗値すなわち、寄生抵抗値が増大することが防止され、電流駆動能力の低下が防止されて、半導体集積回路の動作速度の低下が防止されることになる。
なお、低電圧ＰＭＯＳ領域ＬＰＲのエクステンション層５２は、レジストマスクＲ２３およびＲ２４の除去によって２回のエッチングを被ることになるが、Ｐ型不純物は、Ｎ型不純物に比べて拡散量が大きく、Ｐ型不純物拡散層であるエクステンション層５２はＮ型不純物拡散層であるエクステンション層５１よりも深く形成されている。従って、エッチングにより除去される量がエクステンション層５２よりも多くても、それによってエクステンション層５１の抵抗がエクステンション層５２よりも大きくなるということはない。すなわち、エッチングに対する余裕度は、エクステンション層５２の方が大きい。
また、低電圧ＣＭＯＳトランジスタのエクステンション層５１および５２は、高電圧ＣＭＯＳトランジスタ２５および２６よりも浅いのでエッチングによる影響を受けやすいので、高電圧ＣＭＯＳトランジスタ２５および２６よりも後に低電圧ＣＭＯＳトランジスタのエクステンション層５１および５２を形成することで、エクステンション層５１および５２がエッチングを被る回数を低減して、寄生抵抗が増大することを防止できる。また、低電圧ＣＭＯＳトランジスタのチャネル抵抗は、高電圧ＣＭＯＳトランジスタのチャネル抵抗よりも低く、寄生抵抗である拡散層の抵抗の増大による影響は高電圧ＣＭＯＳトランジスタよりも大きいので、低電圧ＣＭＯＳトランジスタのエクステンション層５１および５２の抵抗値の増大を優先的に防止することは、半導体集積回路の動作速度の低下を防止するという点でより有効である。
なお、本実施の形態では異なる電源電圧で動作する２種類のＣＭＯＳトランジスタを例に採って説明したが、電源電圧が３種類あるいはそれ以上であっても本発明の適用は可能である。すなわち、電源電圧が最低のＣＭＯＳトランジスタおよび、それに次ぐＣＭＯＳトランジスタを、低電圧ＣＭＯＳトランジスタ１００Ａおよび高電圧ＣＭＯＳトランジスタ１００Ｂとして想定し、上述した製造方法を採用すれば、電源電圧が最低のＣＭＯＳトランジスタのエクステンション層が被るエッチングの回数を削減できることは言うまでもない。
＜Ｄ．実施の形態４＞
以上説明した本発明に係る実施の形態１においては、低電圧ＮＭＯＳ領域のエクステンション層５１を最後に形成することで、低電圧ＮＭＯＳ領域のエクステンション層５１がエッチングを被る回数を低減して、エクステンション層が浅くなることを防止する方法について説明したが、以下に説明する本発明に係る実施の形態４においては、エクステンション層を保護絶縁膜で覆うことでエクステンション層のエッチングを防止する方法について説明する。
＜Ｄ−１．製造方法＞
以下、図３４〜図４１を用いて本発明に係る実施の形態４として、低電圧ＣＭＯＳトランジスタ２００Ａおよび高電圧ＣＭＯＳトランジスタ２００Ｂを有する半導体装置の製造方法について説明する。なお、低電圧ＣＭＯＳトランジスタ２００Ａおよび高電圧ＣＭＯＳトランジスタ２００Ｂの構成は、最終工程を説明する図４１において示される。なお、実施の形態３と同一の構成については同一の符号を付し、重複する説明は省略する。
まず、図２０〜図２３を用いて説明した工程を経て、高電圧ＮＭＯＳ領域ＨＮＲのシリコン基板１の表面内に１対のエクステンション層２５を形成し、また、高電圧ＰＭＯＳ領域ＨＰＲにおいては、シリコン基板１の表面内に１対のエクステンション層２６を形成する。
そして、図３４に示す工程において、写真製版により低電圧ＰＭＯＳ領域ＬＰＲ、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上を覆うようにレジストマスクＲ３１を形成する。そして、シリコン基板１を最大で６０°程度傾け、ＮＭＯＳ領域ＮＲにおいてシリコン基板１内にボロン等のＰ型不純物をイオン注入してポケット層９１を形成する。この注入条件は、注入エネルギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜１×１０14／ｃｍ2である。
ポケット層９１はシリコン基板１の主面に対して斜め方向に延在するように形成され、その先端部は、ゲート電極４１の下部の領域まで延在している。
次に、図３５に示す工程において、シリコン基板１の傾きを元に戻し、ゲート電極４１を注入マスクとしてシリコン基板１内にヒ素あるいはリンをイオン注入して、シリコン基板１の表面内に１対のエクステンション層５１を形成する。この注入条件は、注入エネルギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜４×１０15／ｃｍ2である。
１対のエクステンション層５１はゲート電極４１の下部のシリコン基板１の領域を間に挟んで、対向するように配設されている。なお、ゲート電極４１の下部のシリコン基板１の領域がチャネル領域となる。
次に、レジストマスクＲ３１を除去した後、図３６に示す工程において、シリコン基板１の全面に、ＣＶＤ法により厚さ１〜２０ｎｍの保護絶縁膜１４を形成する。
次に、図３７に示す工程において、写真製版により、低電圧ＮＭＯＳ領域ＬＮＲ、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上を覆うようにレジストマスクＲ３２を形成する。
そして、シリコン基板１を最大で６０°程度傾け、低電圧ＰＭＯＳ領域ＬＰＲにおいてシリコン基板１内にヒ素あるいはリンのＮ型不純物をイオン注入してポケット層９２を形成する。この注入条件は、注入エネルギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜１×１０14／ｃｍ2である。
ポケット層９２はシリコン基板１の主面に対して斜め方向に延在するように形成され、その先端部は、ゲート電極４２の下部の領域まで延在している。
次に、図３８に示す工程において、シリコン基板１の傾きを元に戻し、ゲート電極４２を注入マスクとしてシリコン基板１内にボロンあるいはＢＦ2をイオン注入して、シリコン基板１の表面内に１対のエクステンション層５２を形成する。この注入条件は、注入エネルギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜４×１０15／ｃｍ2である。
１対のエクステンション層５２はゲート電極４２の下部のシリコン基板１の領域を間に挟んで、対向するように配設されている。なお、ゲート電極４２の下部のシリコン基板１の領域がチャネル領域となる。
レジストマスクＲ３２を除去した後、図３９に示す工程において、保護絶縁膜１４の上部全面を覆うように厚さ１０〜２００ｎｍのシリコン酸化膜６をＣＶＤ法により形成する。
次に、図４０に示す工程において、保護絶縁膜１４およびシリコン酸化膜６がゲート電極４１〜４４の側壁部に残るように、ゲート電極４１および４２の側面外方のシリコン基板１上のゲート絶縁膜３Ａとともに保護絶縁膜１４およびシリコン酸化膜６を異方性エッチングにより除去し、また、ゲート電極４３および４４の側面外方のシリコン基板１上のゲート絶縁膜３Ｂとともに保護絶縁膜１４およびシリコン酸化膜６を異方性エッチングにより除去して側壁保護膜１６を形成する。
側壁保護膜１６は保護絶縁膜１４とシリコン酸化膜６とで２層構造となり、ゲート電極４１および４２の側面外方のシリコン基板１上のゲート絶縁膜３Ａの上部、およびゲート電極４３および４４の側面外方のシリコン基板１上のゲート絶縁膜３Ｂの上部にも形成される。
以後は、図２９を用いて説明した工程と同様の工程を経て、高電圧ＮＭＯＳ領域ＨＮＲにおいてゲート電極４３および側壁保護膜１６を注入マスクとしてシリコン基板１内にヒ素等のＮ型不純物をイオン注入し、シリコン基板１の表面内に１対のソース・ドレイン主要層２７を形成し、また、図３０を用いて説明した工程と同様の工程を経て、高電圧ＰＭＯＳ領域ＨＰＲにおいてゲート電極４４および側壁保護膜１６を注入マスクとしてシリコン基板１内にボロンあるいはＢＦ2等のＰ型不純物をイオン注入して、シリコン基板１の表面内に１対のソース・ドレイン主要層２８を形成し、また、図３１を用いて説明した工程と同様の工程を経て、低電圧ＰＭＯＳ領域ＬＰＲにおいてゲート電極４２および側壁保護膜１６を注入マスクとしてシリコン基板１内にボロンあるいはＢＦ2等のＰ型不純物をイオン注入して、シリコン基板１の表面内に１対のソース・ドレイン主要層７２を形成し、また、図３２を用いて説明した工程と同様の工程を経て、低電圧ＮＭＯＳ領域ＬＮＲにおいてゲート電極４１および側壁保護膜１６を注入マスクとしてシリコン基板１内にヒ素等のＮ型不純物をイオン注入し、シリコン基板１の表面内に１対のソース・ドレイン主要層７１を形成する。なお、ソース・ドレイン主要層７１、７２、２７および２８の形成順序は上記に限定されるものではない。
その後、８００〜１１００℃の温度条件下で、１秒〜３６０分の熱処理を行うことでソース・ドレイン主要層７１、７２、２７および２８を活性化する。
そして、図４１に示す工程において、シリコン基板１の全面を覆うように厚さ１〜１６ｎｍの高融点金属膜、例えばコバルト膜（図示せず）を形成し、高温処理によりシリサイド化して、シリコン基板１、ゲート電極４１および４２の露出面とコバルト膜との接触部分にコバルトシリサイド膜８Ａおよび１０Ａを形成する。その後、シリサイド化されずに残ったコバルト膜を除去することで、低電圧ＣＭＯＳトランジスタ２００Ａおよび高電圧ＣＭＯＳトランジスタ２００Ｂが得られる。
＜Ｄ−２．作用効果＞
以上説明したように、本実施の形態においては、低電圧ＮＭＯＳ領域ＬＮＲのエクステンション層５１は低電圧ＰＭＯＳ領域ＬＰＲのエクステンション層５２よりも先に形成することになるが、図３５に示す工程でエクステンション層５１を形成した後に、レジストマスクＲ３１を除去する際にエッチングを被るだけであり、その後は保護絶縁膜１４で覆われて保護されるのでエッチングを被ることはなく、エッチング量は少なくなる。
この結果、エクステンション層５１の接合深さが浅くなって、抵抗値すなわち、寄生抵抗値が増大することが防止され、電流駆動能力の低下が防止されて、半導体集積回路の動作速度の低下が防止されることになる。
なお、本実施の形態においても、実施の形態２と同様にＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲ上にゲート電極４１〜４４をパターニングした直後に保護絶縁膜１４を形成し、ＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲに、エクステンション層５１、５２、２５および２６を形成するようにしても良いが、エクステンション層５１および２６の形成においては注入条件および熱処理に工夫が望ましいことは言うまでもない。
なお、本実施の形態では異なる電源電圧で動作する２種類のＣＭＯＳトランジスタを例に採って説明したが、電源電圧が３種類あるいはそれ以上であっても本発明の適用は可能である。すなわち、電源電圧が最低のＣＭＯＳトランジスタおよび、それに次ぐＣＭＯＳトランジスタを、低電圧ＣＭＯＳトランジスタ２００Ａおよび高電圧ＣＭＯＳトランジスタ２００Ｂとして想定し、上述した製造方法を採用すれば、電源電圧が最低のＣＭＯＳトランジスタのエクステンション層が被るエッチングの回数を削減できることは言うまでもない。
＜Ｄ−３．変形例＞
以上の説明においては、保護絶縁膜１４をＣＶＤ法により形成するとしたが、ＣＶＤ法に限定されるものではなく、熱酸化法により形成しても良い。基板表面の保護絶縁膜である保護絶縁膜１４を膜厚制御の容易な熱酸化により形成することで、膜厚のばらつきによるデバイス特性のばらつきを低減できる。
また、基板表面の保護絶縁膜としてはシリコン酸化膜に限定されるものではなく、シリコン酸化膜の代わりにＣＶＤ法により形成したシリコン窒化膜を用いても良い。
シリコン窒化膜はシリコン酸化膜に比べて、アンモニア過水に対してエッチングされにくいので、シリコン酸化膜を使用する場合よりも薄く、厚さ１〜１５ｎｍに設定され、デバイス特性への影響を軽減することができる。
また、上記シリコン窒化膜は熱窒化法により形成しても良い。膜厚制御の容易な熱窒化法により形成することで、膜厚のばらつきによるデバイス特性のばらつきを低減できる。
３，３Ａ，３Ｂ ゲート絶縁膜、１４ 保護絶縁膜、２５，２６，５１，５２ エクステンション層、４１，４２ ゲート電極。

Claims (9)

  1. 半導体基板を準備する工程と、
    前記半導体基板上に、第１のゲート絶縁膜と、第２のゲート絶縁膜と、前記第１のゲート絶縁膜よりも膜厚が厚い第３のゲート絶縁膜と、前記第２のゲート絶縁膜よりも膜厚の厚い第４のゲート絶縁膜とを形成する工程と、
    前記第１のゲート絶縁膜上に第１のゲート電極を形成し、前記第２のゲート絶縁膜上に第２のゲート電極を形成し、前記第３のゲート絶縁膜上に第３のゲート電極を形成し、前記第４のゲート絶縁膜に第４のゲート電極を形成する工程と、
    前記半導体基板中にＮ型不純物をイオン注入し、前記第１のゲート絶縁膜の下方を挟むように第１のエクステンション層を形成する工程と、
    前記半導体基板中にＮ型不純物をイオン注入し、前記第３のゲート絶縁膜の下方を挟むように第３のエクステンション層を形成する工程と、
    前記半導体基板中にＰ型不純物をイオン注入し、前記第４のゲート絶縁膜の下方を挟むように第４のエクステンション層を形成する工程と、
    前記第１のエクステンション層、前記第３のエクステンション層および前記第４のエクステンション層を形成後、前記半導体基板の全面、前記第１のゲート電極の上部、前記第１のゲート電極の側部、前記第２のゲート電極の上部および前記第２のゲート電極の側部を覆う絶縁膜を形成する工程と、
    前記絶縁膜を形成後、前記絶縁膜が前記第２のゲート電極の側部を覆った状態で、前記半導体基板中にＰ型不純物をイオン注入し、前記第２のゲート絶縁膜の下方を挟むように第２のエクステンション層を形成する工程と、を備える半導体装置の製造方法。
  2. 半導体基板を準備する工程と、
    前記半導体基板上に、第１のゲート絶縁膜と、第２のゲート絶縁膜と、前記第１のゲート絶縁膜よりも膜厚が厚い第３のゲート絶縁膜と、前記第２のゲート絶縁膜よりも膜厚の厚い第４のゲート絶縁膜とを形成する工程と、
    前記第１のゲート絶縁膜上に第１のゲート電極を形成し、前記第２のゲート絶縁膜上に第２のゲート電極を形成し、前記第３のゲート絶縁膜上に第３のゲート電極を形成し、前記第４のゲート絶縁膜に第４のゲート電極を形成する工程と、
    前記半導体基板中にＮ型不純物をイオン注入し、前記第１のゲート絶縁膜の下方を挟むように第１のエクステンション層を形成する工程と、
    前記半導体基板中にＮ型不純物をイオン注入し、前記第３のゲート絶縁膜の下方を挟むように第３のエクステンション層を形成する工程と、
    前記半導体基板中にＰ型不純物をイオン注入し、前記第４のゲート絶縁膜の下方を挟むように第４のエクステンション層を形成する工程と、
    前記第１のエクステンション層、前記第３のエクステンション層および前記第４のエクステンション層を形成後、前記半導体基板、前記第１のゲート電極の上部、前記第１のゲート電極の側部、前記第２のゲート電極の上部および前記第２のゲート電極の側部、前記第３のゲート電極の上部、前記第３のゲート電極の側部、前記第４のゲート電極の上部および前記第４のゲート電極の側部を覆う絶縁膜を形成する工程と、
    前記絶縁膜を形成後、前記絶縁膜が前記第２のゲート電極の側部を覆った状態で、前記半導体基板中にＰ型不純物をイオン注入し、前記第２のゲート絶縁膜の下方を挟むように第２のエクステンション層を形成する工程と、
    前記第２のエクステンション層を形成後、前記第１のゲート電極の側部に第１のサイドウォールを形成し、前記第２のゲート電極の側部に第２のサイドウォールを形成し、前記第３のゲート電極の側部に第３のサイドウォールを形成し、前記第４のゲート電極の側部に第４のサイドウォールを形成する工程と、
    前記第１〜第４のサイドウォールを形成後、前記半導体基板中にＮ型不純物を注入し、前記第１のゲート絶縁膜の下方を挟むように第１のソースおよび第１のドレインを形成する工程と、
    前記第１〜第４のサイドウォールを形成後、前記半導体基板中にＰ型不純物を注入し、前記第２のゲート絶縁膜の下方を挟むように第２のソースおよび第２のドレインを形成する工程と、
    前記第１〜第４のサイドウォールを形成後、前記半導体基板中にＮ型不純物を注入し、前記第３のゲート絶縁膜の下方を挟むように第３のソースおよび第３のドレインを形成する工程と、
    前記第１〜第４のサイドウォールを形成後、前記半導体基板中にP型不純物を注入し、前記第４のゲート絶縁膜の下方を挟むように第４のソースおよび第４のドレインを形成する工程と、を備える半導体装置の製造方法。
  3. 半導体基板を準備する工程と、
    前記半導体基板上に、第１のゲート絶縁膜と、第２のゲート絶縁膜と、前記第１のゲート絶縁膜よりも膜厚が厚い第３のゲート絶縁膜と、前記第２のゲート絶縁膜よりも膜厚の厚い第４のゲート絶縁膜とを形成する工程と、
    前記第１のゲート絶縁膜上に第１のゲート電極を形成し、前記第２のゲート絶縁膜上に第２のゲート電極を形成し、前記第３のゲート絶縁膜上に第３のゲート電極を形成し、前記第４のゲート絶縁膜に第４のゲート電極を形成する工程と、
    前記半導体基板中にＮ型不純物をイオン注入し、前記第１のゲート絶縁膜の下方を挟むように第１のエクステンション層を形成する工程と、
    前記半導体基板中にＮ型不純物をイオン注入し、前記第３のゲート絶縁膜の下方を挟むように第３のエクステンション層を形成する工程と、
    前記半導体基板中にＰ型不純物をイオン注入し、前記第４のゲート絶縁膜の下方を挟むように第４のエクステンション層を形成する工程と、
    前記第１のエクステンション層、前記第３のエクステンション層および前記第４のエクステンション層を形成後、前記半導体基板を覆う絶縁膜を形成する工程と、
    前記絶縁膜を形成後、前記半導体基板中にＰ型不純物をイオン注入し、前記第２のゲート絶縁膜の下方を挟むように第２のエクステンション層を形成する工程と、
    前記第２のエクステンション層、前記第３のエクステンション層および前記第４のエクステンション層を形成後、前記第１のゲート電極の側部に第１のサイドウォールを形成し、前記第２のゲート電極の側部に第２のサイドウォールを形成し、前記第３のゲート電極の側部に第３のサイドウォールを形成し、前記第４のゲート電極の側部に第４のサイドウォールを形成する工程と、
    前記第１〜第４のサイドウォールを形成後、前記半導体基板中にＮ型不純物を注入し、前記第１のゲート絶縁膜の下方を挟むように第１のソースおよび第１のドレインを形成する工程と、
    前記第１〜第４のサイドウォールを形成後、前記半導体基板中にＰ型不純物を注入し、前記第２のゲート絶縁膜の下方を挟むように第２のソースおよび第２のドレインを形成する工程と、
    前記第１〜第４のサイドウォールを形成後、前記半導体基板中にＮ型不純物を注入し、前記第３のゲート絶縁膜の下方を挟むように第３のソースおよび第３のドレインを形成する工程と、
    前記第１〜第４のサイドウォールを形成後、前記半導体基板中にＰ型不純物を注入し、前記第４のゲート絶縁膜の下方を挟むように第４のソースおよび第４のドレインを形成する工程と、を備える半導体装置の製造方法。
  4. 前記絶縁膜を形成する工程は、
    前記絶縁膜を１ｎｍ〜２０ｎｍの厚さに形成する工程を含む、請求項１ないし請求項３の何れかに記載の半導体装置の製造方法。
  5. 前記絶縁膜を形成する工程は、
    前記絶縁膜をＣＶＤ法によりシリコン酸化膜として形成する工程を含む、請求項４記載の半導体装置の製造方法。
  6. 前記絶縁膜を形成する工程は、
    前記絶縁膜を熱酸化法によりシリコン酸化膜として形成する工程を含む、請求項４記載の半導体装置の製造方法。
  7. 前記絶縁膜を形成する工程は、
    前記絶縁膜をＣＶＤ法によりシリコン窒化膜として形成する工程を含む、請求項４記載の半導体装置の製造方法。
  8. 前記絶縁膜を形成する工程は、
    前記絶縁膜を熱窒化法によりシリコン窒化膜として形成する工程を含む、請求項４記載の半導体装置の製造方法。
  9. 半導体基板を準備する工程と、
    前記半導体基板上の異なる領域にそれぞれ第１の絶縁膜と第２の絶縁膜を形成する工程と、
    前記第１の絶縁膜上に第１の電極を形成し、前記第２の絶縁膜上に第２の電極を形成する工程と、
    前記半導体基板中にＮ型不純物をイオン注入し、前記絶縁膜の下方を挟むように第１の不純物層を形成する工程と、
    前記第１の不純物層を形成後、前記半導体基板、前記第１の電極の上部、前記第１の電極の側部、前記第２の電極の上部および前記第２の電極の側部を覆う絶縁膜を形成する工程と、
    前記絶縁膜を形成後、前記絶縁膜が前記第２の電極の側部を覆った状態で、前記半導体基板中にＰ型不純物をイオン注入し、前記絶縁膜の下方を挟むように第２の不純物層を形成する工程と、を備える半導体装置の製造方法。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0358430A (ja) * 1989-07-27 1991-03-13 Toshiba Corp 半導体装置及びその製造方法
JPH08204021A (ja) * 1995-01-20 1996-08-09 Sony Corp 半導体装置およびその製造方法
JPH08330438A (ja) * 1995-05-30 1996-12-13 Oki Electric Ind Co Ltd 相補型ｍｏｓｆｅｔ及びその製造方法
JPH09167804A (ja) * 1995-12-15 1997-06-24 Hitachi Ltd 半導体装置及びその製造方法
JP2001110913A (ja) * 1999-10-06 2001-04-20 Nec Corp 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0358430A (ja) * 1989-07-27 1991-03-13 Toshiba Corp 半導体装置及びその製造方法
JPH08204021A (ja) * 1995-01-20 1996-08-09 Sony Corp 半導体装置およびその製造方法
JPH08330438A (ja) * 1995-05-30 1996-12-13 Oki Electric Ind Co Ltd 相補型ｍｏｓｆｅｔ及びその製造方法
JPH09167804A (ja) * 1995-12-15 1997-06-24 Hitachi Ltd 半導体装置及びその製造方法
JP2001110913A (ja) * 1999-10-06 2001-04-20 Nec Corp 半導体装置の製造方法

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