JPH08204021A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08204021A JPH08204021A JP7006882A JP688295A JPH08204021A JP H08204021 A JPH08204021 A JP H08204021A JP 7006882 A JP7006882 A JP 7006882A JP 688295 A JP688295 A JP 688295A JP H08204021 A JPH08204021 A JP H08204021A
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Abstract
(57)【要約】
【目的】 本発明は、同一基板に形成した高耐圧，低耐
圧トランジスタの高耐圧トランジスタの耐圧および電流
駆動能力を十分に確保し、低耐圧トランジスタのショー
トチャネル効果を抑制するとともに、プロセスの簡単化
を図る。 【構成】 異なる電源電圧によって駆動する高耐圧トラ
ンジスタ5,6 と低耐圧トランジスタ7,8 とを同一の半導
体基板１上に形成したもので、高耐圧トランジスタ5,6
には電界緩和のためのオフセット拡散層52,53,62,63 が
形成され、このオフセット拡散層52,53,62,63 の拡散層
深さＸj は２μｍ≦Ｘj ≦４μｍの範囲内に設定されて
いる半導体装置である。また高耐圧，低耐圧トランジス
タの同一極性の各ソース・ドレイン拡散層は同等の拡散
層深さに形成されている半導体装置である。
圧トランジスタの高耐圧トランジスタの耐圧および電流
駆動能力を十分に確保し、低耐圧トランジスタのショー
トチャネル効果を抑制するとともに、プロセスの簡単化
を図る。 【構成】 異なる電源電圧によって駆動する高耐圧トラ
ンジスタ5,6 と低耐圧トランジスタ7,8 とを同一の半導
体基板１上に形成したもので、高耐圧トランジスタ5,6
には電界緩和のためのオフセット拡散層52,53,62,63 が
形成され、このオフセット拡散層52,53,62,63 の拡散層
深さＸj は２μｍ≦Ｘj ≦４μｍの範囲内に設定されて
いる半導体装置である。また高耐圧，低耐圧トランジス
タの同一極性の各ソース・ドレイン拡散層は同等の拡散
層深さに形成されている半導体装置である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特には異なる電源電圧によって駆動す
る高耐圧トランジスタと低耐圧トランジスタとを同一基
板上に形成するＣＣＤ駆動ＩＣ，ＬＣＤ駆動ＩＣおよび
高耐圧マイクロコンピュータのような半導体装置および
その製造方法に関するものである。
製造方法に関し、特には異なる電源電圧によって駆動す
る高耐圧トランジスタと低耐圧トランジスタとを同一基
板上に形成するＣＣＤ駆動ＩＣ，ＬＣＤ駆動ＩＣおよび
高耐圧マイクロコンピュータのような半導体装置および
その製造方法に関するものである。
【０００２】
【従来の技術】異なる電源電圧によって駆動する高耐圧
トランジスタと低耐圧トランジスタは別々のプロセスに
よって形成していた。すなわち、異なる電源電圧に対し
て拡散層を最適に形成するために、高耐圧トランジスタ
と低耐圧トランジスタを同一基板に形成したＣＭＯＳ型
の半導体装置は、ゲート電極を形成した後、それぞれ個
別にＬＤＤ（Lightly Doped Drain ）拡散層を形成する
ためのイオン注入を行い、その後ＬＤＤ用のサイドウォ
ールを形成し、続いてソース・ドレイン拡散層を形成す
るためのイオン注入およびアニーリング等を行ってい
た。
トランジスタと低耐圧トランジスタは別々のプロセスに
よって形成していた。すなわち、異なる電源電圧に対し
て拡散層を最適に形成するために、高耐圧トランジスタ
と低耐圧トランジスタを同一基板に形成したＣＭＯＳ型
の半導体装置は、ゲート電極を形成した後、それぞれ個
別にＬＤＤ（Lightly Doped Drain ）拡散層を形成する
ためのイオン注入を行い、その後ＬＤＤ用のサイドウォ
ールを形成し、続いてソース・ドレイン拡散層を形成す
るためのイオン注入およびアニーリング等を行ってい
た。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の技術で説明したようにして形成した高耐圧トランジ
スタと低耐圧トランジスタを同一基板に設けた半導体装
置は、特に高耐圧トランジスタの電界緩和のためのオフ
セット拡散層を形成する自由度が低い。すなわち、イオ
ン注入エネルギーの上限はイオン注入する不純物がゲー
トの突き抜けないような条件に制限される。またアニー
リング条件もゲート電極に用いているドープトポリシリ
コンからシリコン基板へ不純物が突き抜けを起こさない
条件、および短いチャネル長の低耐圧トランジスタのチ
ャネル部分に不純物が拡散して埋め込みチャネルとなる
側のトランジスタでショートチャネル効果を起こさない
ような条件に制限される。このため、高耐圧トランジス
タの耐圧および電流駆動能力を十分に確保することが困
難であった。
来の技術で説明したようにして形成した高耐圧トランジ
スタと低耐圧トランジスタを同一基板に設けた半導体装
置は、特に高耐圧トランジスタの電界緩和のためのオフ
セット拡散層を形成する自由度が低い。すなわち、イオ
ン注入エネルギーの上限はイオン注入する不純物がゲー
トの突き抜けないような条件に制限される。またアニー
リング条件もゲート電極に用いているドープトポリシリ
コンからシリコン基板へ不純物が突き抜けを起こさない
条件、および短いチャネル長の低耐圧トランジスタのチ
ャネル部分に不純物が拡散して埋め込みチャネルとなる
側のトランジスタでショートチャネル効果を起こさない
ような条件に制限される。このため、高耐圧トランジス
タの耐圧および電流駆動能力を十分に確保することが困
難であった。
【０００４】また高耐圧トランジスタおよび低耐圧トラ
ンジスタを別プロセスで形成するので工程数が多くな
る。そのため、製造コストが高くなるため、高耐圧トラ
ンジスタと低耐圧トランジスタを同一基板に形成する利
点の一つである低コスト性が失われる。
ンジスタを別プロセスで形成するので工程数が多くな
る。そのため、製造コストが高くなるため、高耐圧トラ
ンジスタと低耐圧トランジスタを同一基板に形成する利
点の一つである低コスト性が失われる。
【０００５】一方、ソース・ドレイン拡散層を形成する
際のイオン注入を共通化する製造方法もあるが、この方
法ではゲート酸化膜厚が高耐圧トランジスタで厚く、低
トランジスタで薄いため、結果として、ソース・ドレイ
ン拡散層の深さが高耐圧トランジスタで浅く、低耐圧ト
ランジスタで深くなる。これはスケーリング則に反する
ので、高耐圧トランジスタでは耐圧が低下し、低耐圧ト
ランジスタではショートチャネル効果が激しくなり、必
然的にゲート長が長くなる。
際のイオン注入を共通化する製造方法もあるが、この方
法ではゲート酸化膜厚が高耐圧トランジスタで厚く、低
トランジスタで薄いため、結果として、ソース・ドレイ
ン拡散層の深さが高耐圧トランジスタで浅く、低耐圧ト
ランジスタで深くなる。これはスケーリング則に反する
ので、高耐圧トランジスタでは耐圧が低下し、低耐圧ト
ランジスタではショートチャネル効果が激しくなり、必
然的にゲート長が長くなる。
【０００６】以上のように、高耐圧トランジスタと低耐
圧トランジスタとを一体に設けたＣＭＯＳ型の半導体装
置では、高耐圧トランジスタと低耐圧トランジスタとの
電界緩和のための拡散層およびソース・ドレイン拡散層
の最適化（すなわちトランジスタの耐圧および電流駆動
能力の向上）とプロセスの簡略化とを同時に達成する構
造および方法が求められている。
圧トランジスタとを一体に設けたＣＭＯＳ型の半導体装
置では、高耐圧トランジスタと低耐圧トランジスタとの
電界緩和のための拡散層およびソース・ドレイン拡散層
の最適化（すなわちトランジスタの耐圧および電流駆動
能力の向上）とプロセスの簡略化とを同時に達成する構
造および方法が求められている。
【０００７】本発明は、耐圧および電流駆動能力に優れ
た半導体装置およびプロセスの簡略化に優れたその製造
方法を提供することを目的とする。
た半導体装置およびプロセスの簡略化に優れたその製造
方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされた半導体装置およびその製造方法で
ある。第１の半導体装置は、異なる電源電圧によって駆
動する高耐圧トランジスタと低耐圧トランジスタとを同
一基板上に形成したもので、上記高耐圧トランジスタに
は電界緩和のためのオフセット拡散層が該高耐圧トラン
ジスタのゲート電極の少なくともドレイン側における半
導体基板に形成され、このオフセット拡散層の拡散層深
さＸj は２μｍ≦Ｘj ≦４μｍの範囲内に設定されてい
るものである。
成するためになされた半導体装置およびその製造方法で
ある。第１の半導体装置は、異なる電源電圧によって駆
動する高耐圧トランジスタと低耐圧トランジスタとを同
一基板上に形成したもので、上記高耐圧トランジスタに
は電界緩和のためのオフセット拡散層が該高耐圧トラン
ジスタのゲート電極の少なくともドレイン側における半
導体基板に形成され、このオフセット拡散層の拡散層深
さＸj は２μｍ≦Ｘj ≦４μｍの範囲内に設定されてい
るものである。
【０００９】上記半導体装置の製造方法において、オフ
セット拡散層は、高耐圧トランジスタのゲート電極を形
成する前またはゲート電極を形成した後に、イオン注入
法とアニーリングとによって形成する。
セット拡散層は、高耐圧トランジスタのゲート電極を形
成する前またはゲート電極を形成した後に、イオン注入
法とアニーリングとによって形成する。
【００１０】第２の半導体装置は、異なる電源電圧によ
って駆動する高耐圧トランジスタと低耐圧トランジスタ
とを同一基板上に形成したもので、上記高耐圧トランジ
スタおよび低耐圧トランジスタの同一極性の各ソース・
ドレイン拡散層はその拡散層深さが同等の拡散層からな
るものである。
って駆動する高耐圧トランジスタと低耐圧トランジスタ
とを同一基板上に形成したもので、上記高耐圧トランジ
スタおよび低耐圧トランジスタの同一極性の各ソース・
ドレイン拡散層はその拡散層深さが同等の拡散層からな
るものである。
【００１１】上記半導体装置の製造方法において、第１
工程で、高耐圧トランジスタおよび低耐圧トランジスタ
の各ソース・ドレイン拡散層を形成する領域の半導体基
板に形成されている膜を除去してそれぞれの領域の半導
体基板を露出させる。次いで第２工程で、高耐圧トラン
ジスタおよび低耐圧トランジスタの各ソース・ドレイン
拡散層を形成する領域の半導体基板上に膜厚が同等の酸
化膜を形成する。続いて第３工程で、イオン注入法によ
って、酸化膜を通して半導体基板中にイオン注入する。
その後第４工程で、半導体基板をアニーリングする。こ
のようにして、高耐圧トランジスタと低耐圧トランジス
タの同一極性のソース・ドレイン拡散層を同時に形成す
る。
工程で、高耐圧トランジスタおよび低耐圧トランジスタ
の各ソース・ドレイン拡散層を形成する領域の半導体基
板に形成されている膜を除去してそれぞれの領域の半導
体基板を露出させる。次いで第２工程で、高耐圧トラン
ジスタおよび低耐圧トランジスタの各ソース・ドレイン
拡散層を形成する領域の半導体基板上に膜厚が同等の酸
化膜を形成する。続いて第３工程で、イオン注入法によ
って、酸化膜を通して半導体基板中にイオン注入する。
その後第４工程で、半導体基板をアニーリングする。こ
のようにして、高耐圧トランジスタと低耐圧トランジス
タの同一極性のソース・ドレイン拡散層を同時に形成す
る。
【００１２】
【作用】上記第１の半導体装置では、高耐圧トランジス
タの電界緩和のためのオフセット拡散層の拡散層深さＸ
j が２μｍ≦Ｘj ≦４μｍの範囲内に設定されてこのオ
フセット拡散層が形成されることから、耐圧とともに電
流駆動能力が確保される。ここで上記拡散層深さＸj が
２μｍよりも浅いものでは、トレードオフの関係にある
耐圧の確保と電流駆動能力の確保とを両立さることが困
難になる。また拡散層深さＸj が４μｍを超えるもので
は、横方向の拡散が大きくなるため、ショートチャネル
効果が問題になる。そこでゲート長を長くすると電流駆
動能力が低下する。したがって、オフセット拡散層は、
その拡散層深さＸj が２μｍ≦Ｘj≦４μｍの範囲内と
なるように拡散層深さＸj を設定することが望ましい。
タの電界緩和のためのオフセット拡散層の拡散層深さＸ
j が２μｍ≦Ｘj ≦４μｍの範囲内に設定されてこのオ
フセット拡散層が形成されることから、耐圧とともに電
流駆動能力が確保される。ここで上記拡散層深さＸj が
２μｍよりも浅いものでは、トレードオフの関係にある
耐圧の確保と電流駆動能力の確保とを両立さることが困
難になる。また拡散層深さＸj が４μｍを超えるもので
は、横方向の拡散が大きくなるため、ショートチャネル
効果が問題になる。そこでゲート長を長くすると電流駆
動能力が低下する。したがって、オフセット拡散層は、
その拡散層深さＸj が２μｍ≦Ｘj≦４μｍの範囲内と
なるように拡散層深さＸj を設定することが望ましい。
【００１３】上記第１の半導体装置の製造方法では、オ
フセット拡散層がイオン注入法とアニーリングとによっ
て形成されることから、その拡散層深さＸj は容易に制
御される。
フセット拡散層がイオン注入法とアニーリングとによっ
て形成されることから、その拡散層深さＸj は容易に制
御される。
【００１４】上記第２の半導体装置では、拡散層深さが
同等なもので高耐圧トランジスタおよび低耐圧トランジ
スタの同一極性の各ソース・ドレイン拡散層が形成され
ていることから、高耐圧トランジスタのソース・ドレイ
ン拡散層の深さが浅くなり過ぎることがなくなるので、
耐圧の低下や電流駆動能力の低下という問題が解決され
る。また低耐圧トランジスタのソース・ドレイン拡散層
の深さが深くなり過ぎることがなくなるので、ショート
チャネル効果が起きる問題が解決される。
同等なもので高耐圧トランジスタおよび低耐圧トランジ
スタの同一極性の各ソース・ドレイン拡散層が形成され
ていることから、高耐圧トランジスタのソース・ドレイ
ン拡散層の深さが浅くなり過ぎることがなくなるので、
耐圧の低下や電流駆動能力の低下という問題が解決され
る。また低耐圧トランジスタのソース・ドレイン拡散層
の深さが深くなり過ぎることがなくなるので、ショート
チャネル効果が起きる問題が解決される。
【００１５】上記第２の半導体装置の製造方法では、高
耐圧トランジスタおよび低耐圧トランジスタの各ソース
・ドレイン拡散層を形成する領域の半導体基板上に膜厚
が同等の酸化膜が形成されることから、イオン注入した
際の不純物の注入深さが各ソース・ドレイン拡散層で同
等になる。すなわち、各ソース・ドレイン拡散層の拡散
層深さが同等になる。またイオン注入によって、酸化膜
を通して半導体基板中にイオン注入する工程を行うこと
から、高耐圧トランジスタと低耐圧トランジスタの同一
極性のソース・ドレイン拡散層が同時に、しかも拡散層
深さが同等に形成される。
耐圧トランジスタおよび低耐圧トランジスタの各ソース
・ドレイン拡散層を形成する領域の半導体基板上に膜厚
が同等の酸化膜が形成されることから、イオン注入した
際の不純物の注入深さが各ソース・ドレイン拡散層で同
等になる。すなわち、各ソース・ドレイン拡散層の拡散
層深さが同等になる。またイオン注入によって、酸化膜
を通して半導体基板中にイオン注入する工程を行うこと
から、高耐圧トランジスタと低耐圧トランジスタの同一
極性のソース・ドレイン拡散層が同時に、しかも拡散層
深さが同等に形成される。
【００１６】
【実施例】第１発明の実施例を図１の概略構成断面図に
よって説明する。図ではＣＭＯＳ型の高耐圧トランジス
タとＣＭＯＳ型の低耐圧トランジスタとを同一基板に搭
載した半導体装置の一例を示す。
よって説明する。図ではＣＭＯＳ型の高耐圧トランジス
タとＣＭＯＳ型の低耐圧トランジスタとを同一基板に搭
載した半導体装置の一例を示す。
【００１７】図１に示すように、Ｐ型の半導体基板１に
は、高耐圧トランジスタを形成するためのＮウエル拡散
層２と低耐圧トランジスタを形成するためのＮウエル拡
散層３とが形成されている。このＮウエル拡散層２，３
は、例えば１×１０16／ｃｍ 3 程度の濃度に形成されて
いる。またＮウエル拡散層３の上層にはＰウエル拡散層
４が、例えば５×１０16／ｃｍ3 程度の濃度に形成され
ている。上記Ｎウエル拡散層２にはＰチャネルの高耐圧
トランジスタ５が形成され、上記半導体基板１にはＮチ
ャネルの高耐圧トランジスタ６が形成されている。また
上記Ｎウエル拡散層３にはＰチャネルの低耐圧トランジ
スタ７が形成され、上記Ｐウエル拡散層４にはＮチャネ
ルの低耐圧トランジスタ８が形成されている。上記高耐
圧トランジスタ５，６と上記低耐圧トランジスタ７，８
は異なる電源電圧で駆動される。そして各トランジスタ
はＬＯＣＯＳ酸化膜１１によって分離されている。
は、高耐圧トランジスタを形成するためのＮウエル拡散
層２と低耐圧トランジスタを形成するためのＮウエル拡
散層３とが形成されている。このＮウエル拡散層２，３
は、例えば１×１０16／ｃｍ 3 程度の濃度に形成されて
いる。またＮウエル拡散層３の上層にはＰウエル拡散層
４が、例えば５×１０16／ｃｍ3 程度の濃度に形成され
ている。上記Ｎウエル拡散層２にはＰチャネルの高耐圧
トランジスタ５が形成され、上記半導体基板１にはＮチ
ャネルの高耐圧トランジスタ６が形成されている。また
上記Ｎウエル拡散層３にはＰチャネルの低耐圧トランジ
スタ７が形成され、上記Ｐウエル拡散層４にはＮチャネ
ルの低耐圧トランジスタ８が形成されている。上記高耐
圧トランジスタ５，６と上記低耐圧トランジスタ７，８
は異なる電源電圧で駆動される。そして各トランジスタ
はＬＯＣＯＳ酸化膜１１によって分離されている。
【００１８】上記半導体基板１（Ｎウエル拡散層２）上
には、上記高耐圧トランジスタ５のゲート電極５１が形
成され、このゲート電極５１の両側における半導体基板
１（Ｎウエル拡散層２）の上層には電界緩和のための拡
散層となるオフセット拡散層５２，５３が形成されてい
る。このオフセット拡散層５２，５３は、半導体基板１
の表面から２μｍ以上４μｍ以下の深さまでの範囲内
で、例えば１×１０18／ｃｍ3 程度の濃度に形成されて
いる。すなわち、半導体基板１の表面から拡散層の底部
までの深さを示す拡散層深さＸj は２μｍ≦Ｘj ≦４μ
ｍの範囲内で形成されている。さらにオフセット拡散層
５２，５３の上層には、ソース・ドレイン拡散層５４，
５５が形成されている。なお、上記ソース・ドレイン拡
散層５４をドレイン拡散層とした場合には、上記オフセ
ット拡散層５２だけを形成してもよい。当然のことなが
ら、上記ソース・ドレイン拡散層５５をドレイン拡散層
とした場合には、上記オフセット拡散層５３だけを形成
してもよい。
には、上記高耐圧トランジスタ５のゲート電極５１が形
成され、このゲート電極５１の両側における半導体基板
１（Ｎウエル拡散層２）の上層には電界緩和のための拡
散層となるオフセット拡散層５２，５３が形成されてい
る。このオフセット拡散層５２，５３は、半導体基板１
の表面から２μｍ以上４μｍ以下の深さまでの範囲内
で、例えば１×１０18／ｃｍ3 程度の濃度に形成されて
いる。すなわち、半導体基板１の表面から拡散層の底部
までの深さを示す拡散層深さＸj は２μｍ≦Ｘj ≦４μ
ｍの範囲内で形成されている。さらにオフセット拡散層
５２，５３の上層には、ソース・ドレイン拡散層５４，
５５が形成されている。なお、上記ソース・ドレイン拡
散層５４をドレイン拡散層とした場合には、上記オフセ
ット拡散層５２だけを形成してもよい。当然のことなが
ら、上記ソース・ドレイン拡散層５５をドレイン拡散層
とした場合には、上記オフセット拡散層５３だけを形成
してもよい。
【００１９】また上記半導体基板１には、上記高耐圧ト
ランジスタ６のゲート電極６１が形成され、このゲート
電極６１の両側における半導体基板１の上層には電界緩
和のための拡散層となるオフセット拡散層６２，６３が
形成されている。このオフセット拡散層６２，６３は、
拡散層深さＸj が２μｍ≦Ｘj ≦４μｍの範囲内で、例
えば１×１０18／ｃｍ3 程度の濃度に形成されている。
さらにこのオフセット拡散層６２，６３の上層には、ソ
ース・ドレイン拡散層６４，６５が形成されている。な
お、上記ソース・ドレイン拡散層６４をドレイン拡散層
とした場合には、上記オフセット拡散層６２だけを形成
してもよい。当然のことながら、上記ソース・ドレイン
拡散層６５をドレイン拡散層とした場合には、上記オフ
セット拡散層６３だけを形成してもよい。
ランジスタ６のゲート電極６１が形成され、このゲート
電極６１の両側における半導体基板１の上層には電界緩
和のための拡散層となるオフセット拡散層６２，６３が
形成されている。このオフセット拡散層６２，６３は、
拡散層深さＸj が２μｍ≦Ｘj ≦４μｍの範囲内で、例
えば１×１０18／ｃｍ3 程度の濃度に形成されている。
さらにこのオフセット拡散層６２，６３の上層には、ソ
ース・ドレイン拡散層６４，６５が形成されている。な
お、上記ソース・ドレイン拡散層６４をドレイン拡散層
とした場合には、上記オフセット拡散層６２だけを形成
してもよい。当然のことながら、上記ソース・ドレイン
拡散層６５をドレイン拡散層とした場合には、上記オフ
セット拡散層６３だけを形成してもよい。
【００２０】上記第１発明の実施例の半導体装置では、
高耐圧トランジスタ５，６の電界緩和のための拡散層と
なるオフセット拡散層５２，５３，６２，６３は、拡散
層深さＸj を２μｍ≦Ｘj ≦４μｍの範囲の所定の拡散
層深さに形成されることから、耐圧が確保されるととも
に電流駆動能力が確保される。
高耐圧トランジスタ５，６の電界緩和のための拡散層と
なるオフセット拡散層５２，５３，６２，６３は、拡散
層深さＸj を２μｍ≦Ｘj ≦４μｍの範囲の所定の拡散
層深さに形成されることから、耐圧が確保されるととも
に電流駆動能力が確保される。
【００２１】ここで上記オフセット拡散層５２，５３，
６２，６３が拡散層深さＸj ＜２μｍのように浅い状態
に形成されたものでは、耐圧の確保と電流駆動能力の確
保とを両立さることが難しい。また上記オフセット拡散
層５２，５３，６２，６３が拡散層深さＸj ＞４μｍの
ように深い状態に形成されたものでは、横方向の拡散が
大きくなるためにショートチャネル効果が問題になる。
そこで高耐圧トランジスタ５，６のゲート長を長くする
と電流駆動能力が低下する。したがって、上記オフセッ
ト拡散層５２，５３，６２，６３は拡散層深さを２μｍ
≦Ｘj ≦４μｍの範囲の所定の拡散層深さに設定される
ことが望ましい。
６２，６３が拡散層深さＸj ＜２μｍのように浅い状態
に形成されたものでは、耐圧の確保と電流駆動能力の確
保とを両立さることが難しい。また上記オフセット拡散
層５２，５３，６２，６３が拡散層深さＸj ＞４μｍの
ように深い状態に形成されたものでは、横方向の拡散が
大きくなるためにショートチャネル効果が問題になる。
そこで高耐圧トランジスタ５，６のゲート長を長くする
と電流駆動能力が低下する。したがって、上記オフセッ
ト拡散層５２，５３，６２，６３は拡散層深さを２μｍ
≦Ｘj ≦４μｍの範囲の所定の拡散層深さに設定される
ことが望ましい。
【００２２】このようにオフセット拡散層５２，５３，
６２，６３が形成されるため、その後の高耐圧トランジ
スタのソース・ドレイン拡散層を形成する際に高エネル
ギーイオン注入の必要がなくなる。そのため、イオン注
入の際にゲートから半導体基板１にイオン注入する不純
物が突き抜けることがなくなる。
６２，６３が形成されるため、その後の高耐圧トランジ
スタのソース・ドレイン拡散層を形成する際に高エネル
ギーイオン注入の必要がなくなる。そのため、イオン注
入の際にゲートから半導体基板１にイオン注入する不純
物が突き抜けることがなくなる。
【００２３】次に上記図１で説明した半導体装置の製造
方法を図２の製造工程図によって説明する。図では、上
記図１で説明したのと同様の構成部品には同一符号を付
した。
方法を図２の製造工程図によって説明する。図では、上
記図１で説明したのと同様の構成部品には同一符号を付
した。
【００２４】図２の（１）に示すように、レジストでイ
オン注入マスクを形成した後、イオン注入を行う通常の
イオン注入法によって、半導体基板１にＮウエル拡散層
２，３を形成する。そして上記イオン注入マスクを除去
する。さらに通常のイオン注入法によって、上記Ｎウエ
ル拡散層３の上層の一部分にＰウエル拡散層４を形成す
る。その後、このイオン注入で用いたイオン注入マスク
を除去する。
オン注入マスクを形成した後、イオン注入を行う通常の
イオン注入法によって、半導体基板１にＮウエル拡散層
２，３を形成する。そして上記イオン注入マスクを除去
する。さらに通常のイオン注入法によって、上記Ｎウエ
ル拡散層３の上層の一部分にＰウエル拡散層４を形成す
る。その後、このイオン注入で用いたイオン注入マスク
を除去する。
【００２５】次いで図２の（２）に示すように、例えば
レジストでイオン注入マスク２１を形成する。そしてリ
ソグラフィー技術によって、Ｐチャネルの高耐圧トラン
ジスタのオフセット拡散層がＮウエル拡散層２に形成さ
れる領域上のイオン注入マスク２１に開口部２２，２３
を形成する。その後イオン注入法によって、例えばホウ
素（Ｂ+ ）をＮウエル拡散層２にイオン注入する。この
イオン注入は、２０ｋｅＶ以上２００ｋｅＶ以下の範囲
における所定にエネルギーで行う。その後上記イオン注
入マスク２１を除去する。
レジストでイオン注入マスク２１を形成する。そしてリ
ソグラフィー技術によって、Ｐチャネルの高耐圧トラン
ジスタのオフセット拡散層がＮウエル拡散層２に形成さ
れる領域上のイオン注入マスク２１に開口部２２，２３
を形成する。その後イオン注入法によって、例えばホウ
素（Ｂ+ ）をＮウエル拡散層２にイオン注入する。この
イオン注入は、２０ｋｅＶ以上２００ｋｅＶ以下の範囲
における所定にエネルギーで行う。その後上記イオン注
入マスク２１を除去する。
【００２６】さらに図２の（３）に示すように、例えば
レジストでイオン注入マスク２４を形成する。そしてリ
ソグラフィー技術によって、Ｎチャネルの高耐圧トラン
ジスタのオフセット拡散層が半導体基板１に形成される
領域上のイオン注入マスク２４に開口部２５，２６を形
成する。その後イオン注入法によって、例えばリン（Ｐ
+ ）を半導体基板１にイオン注入する。このイオン注入
は、５０ｋｅＶ以上４００ｋｅＶ以下の範囲における所
定にエネルギーで行う。その後上記イオン注入マスク２
４を除去する。
レジストでイオン注入マスク２４を形成する。そしてリ
ソグラフィー技術によって、Ｎチャネルの高耐圧トラン
ジスタのオフセット拡散層が半導体基板１に形成される
領域上のイオン注入マスク２４に開口部２５，２６を形
成する。その後イオン注入法によって、例えばリン（Ｐ
+ ）を半導体基板１にイオン注入する。このイオン注入
は、５０ｋｅＶ以上４００ｋｅＶ以下の範囲における所
定にエネルギーで行う。その後上記イオン注入マスク２
４を除去する。
【００２７】そして図２の（４）に示すように、１００
０℃〜１１００℃の温度範囲の所定温度（例えば１００
０℃）で２時間〜１０時間の時間範囲の所定時間（例え
ば２時間）でアニーリングを行って、各高耐圧トランジ
スタのオフセット拡散層５２，５３，６２，６３を形成
する。なお、上記アニーリング時間は耐圧によって変わ
り、例えば６０Ｖ程度の耐圧が必要な場合は、例えば１
１００℃，１０時間のアニーリングを行う。上記条件で
イオン注入とアニーリングとを行えば、各オフセット拡
散層５２，５３，６２，６３は２μｍ≦Ｘj ≦４μｍの
範囲の拡散層深さに形成される。
０℃〜１１００℃の温度範囲の所定温度（例えば１００
０℃）で２時間〜１０時間の時間範囲の所定時間（例え
ば２時間）でアニーリングを行って、各高耐圧トランジ
スタのオフセット拡散層５２，５３，６２，６３を形成
する。なお、上記アニーリング時間は耐圧によって変わ
り、例えば６０Ｖ程度の耐圧が必要な場合は、例えば１
１００℃，１０時間のアニーリングを行う。上記条件で
イオン注入とアニーリングとを行えば、各オフセット拡
散層５２，５３，６２，６３は２μｍ≦Ｘj ≦４μｍの
範囲の拡散層深さに形成される。
【００２８】その後、図示はしないが、素子分離のため
のイオン注入およびＬＯＣＯＳ酸化膜の形成、チャネル
制御イオン注入、ゲートの形成、低耐圧トランジスタの
ＬＤＤの形成、サイドウォールの形成を経てソース・ド
レイン拡散層を形成することによって、各高耐圧トラン
ジスタと各低耐圧トランジスタとを形成する。
のイオン注入およびＬＯＣＯＳ酸化膜の形成、チャネル
制御イオン注入、ゲートの形成、低耐圧トランジスタの
ＬＤＤの形成、サイドウォールの形成を経てソース・ド
レイン拡散層を形成することによって、各高耐圧トラン
ジスタと各低耐圧トランジスタとを形成する。
【００２９】次にオフセット拡散層の別の製造方法を図
３の製造工程図によって説明する。図では、上記図１で
説明したのと同様の構成部品には同一符号を付した。
３の製造工程図によって説明する。図では、上記図１で
説明したのと同様の構成部品には同一符号を付した。
【００３０】まず上記図２の（１）で説明したのと同様
にして、図３の（１）に示すように、半導体基板１にＮ
ウエル拡散層２，３を形成する。さらにＮウエル拡散層
３の上層の一部分にＰウエル拡散層４を形成する。続い
て、ＬＯＣＯＳ酸化膜１１を形成する。次いでチャネル
制御イオン注入を行ってから高耐圧トランジスタのゲー
ト酸化膜５６，６６および低耐圧トランジスタのゲート
酸化膜７６，８６を形成し、さらに各高耐圧，低耐圧ト
ランジスタのゲート電極５７，６７，７７，８７を形成
する。
にして、図３の（１）に示すように、半導体基板１にＮ
ウエル拡散層２，３を形成する。さらにＮウエル拡散層
３の上層の一部分にＰウエル拡散層４を形成する。続い
て、ＬＯＣＯＳ酸化膜１１を形成する。次いでチャネル
制御イオン注入を行ってから高耐圧トランジスタのゲー
ト酸化膜５６，６６および低耐圧トランジスタのゲート
酸化膜７６，８６を形成し、さらに各高耐圧，低耐圧ト
ランジスタのゲート電極５７，６７，７７，８７を形成
する。
【００３１】次いで図３の（２）に示すように、例えば
レジストでイオン注入マスク３１を形成する。このイオ
ン注入マスク３１は少なくとも４μｍの膜厚に形成す
る。そしてリソグラフィー技術によって、Ｐチャネルの
高耐圧トランジスタのオフセット拡散層が半導体基板１
（Ｎウエル拡散層２）に形成される領域上のイオン注入
マスク３１に開口部３２，３３を形成する。その後イオ
ン注入法によって、例えばホウ素（Ｂ+ ）をイオン注入
する。このイオン注入は、５００ＫｅＶ以上２ＭｅＶ以
下の範囲における所定にエネルギーで行い、さらに１０
０ｋｅＶ以上４００ｋｅＶ以下の範囲における所定にエ
ネルギーで行う。このイオン注入はどちらを先に行って
もよい。その後上記イオン注入マスク３１を除去する。
レジストでイオン注入マスク３１を形成する。このイオ
ン注入マスク３１は少なくとも４μｍの膜厚に形成す
る。そしてリソグラフィー技術によって、Ｐチャネルの
高耐圧トランジスタのオフセット拡散層が半導体基板１
（Ｎウエル拡散層２）に形成される領域上のイオン注入
マスク３１に開口部３２，３３を形成する。その後イオ
ン注入法によって、例えばホウ素（Ｂ+ ）をイオン注入
する。このイオン注入は、５００ＫｅＶ以上２ＭｅＶ以
下の範囲における所定にエネルギーで行い、さらに１０
０ｋｅＶ以上４００ｋｅＶ以下の範囲における所定にエ
ネルギーで行う。このイオン注入はどちらを先に行って
もよい。その後上記イオン注入マスク３１を除去する。
【００３２】さらに図３の（３）に示すように、例えば
レジストでイオン注入マスク３４を形成する。そしてリ
ソグラフィー技術によって、Ｎチャネルの高耐圧トラン
ジスタのオフセット拡散層が半導体基板１に形成される
領域上のイオン注入マスク３４に開口部３５，３６を形
成する。その後イオン注入法によって、例えばリン（Ｐ
+ ）をイオン注入する。このイオン注入は、１ＭｅＶ以
上４ＭｅＶ以下の範囲における所定にエネルギーで行
い、さらに２００ｋｅＶ以上８００ｋｅＶ以下の範囲に
おける所定にエネルギーで行う。このイオン注入はどち
らを先に行ってもよい。その後上記イオン注入マスク３
４を除去する。
レジストでイオン注入マスク３４を形成する。そしてリ
ソグラフィー技術によって、Ｎチャネルの高耐圧トラン
ジスタのオフセット拡散層が半導体基板１に形成される
領域上のイオン注入マスク３４に開口部３５，３６を形
成する。その後イオン注入法によって、例えばリン（Ｐ
+ ）をイオン注入する。このイオン注入は、１ＭｅＶ以
上４ＭｅＶ以下の範囲における所定にエネルギーで行
い、さらに２００ｋｅＶ以上８００ｋｅＶ以下の範囲に
おける所定にエネルギーで行う。このイオン注入はどち
らを先に行ってもよい。その後上記イオン注入マスク３
４を除去する。
【００３３】そして図３の（４）に示すように、８５０
℃〜９５０℃の温度範囲の所定温度（例えば９５０℃）
で比較的短い時間（例えば３０分程度）のアニーリング
を行って、上記半導体基板１中に導入した不純物を拡散
して、各高耐圧トランジスタのオフセット拡散層５２，
５３，６２，６３を形成する。上記条件でイオン注入と
アニーリングとを行えば、各オフセット拡散層５２，５
３，６２，６３は２μｍ≦Ｘj ≦４μｍの範囲の拡散層
深さに形成される。
℃〜９５０℃の温度範囲の所定温度（例えば９５０℃）
で比較的短い時間（例えば３０分程度）のアニーリング
を行って、上記半導体基板１中に導入した不純物を拡散
して、各高耐圧トランジスタのオフセット拡散層５２，
５３，６２，６３を形成する。上記条件でイオン注入と
アニーリングとを行えば、各オフセット拡散層５２，５
３，６２，６３は２μｍ≦Ｘj ≦４μｍの範囲の拡散層
深さに形成される。
【００３４】次に低耐圧トランジスタのＬＤＤを形成、
サイドウォールの形成を経て、ソース・ドレイン拡散層
の形成を行う。その前にソース・ドレイン拡散層の形成
予定領域上に酸化膜を形成する。この酸化膜は、同一極
性のソース・ドレイン拡散層の形成予定領域上では同等
の膜厚に形成される。その後、イオン注入によってソー
ス・ドレイン拡散層を形成する。
サイドウォールの形成を経て、ソース・ドレイン拡散層
の形成を行う。その前にソース・ドレイン拡散層の形成
予定領域上に酸化膜を形成する。この酸化膜は、同一極
性のソース・ドレイン拡散層の形成予定領域上では同等
の膜厚に形成される。その後、イオン注入によってソー
ス・ドレイン拡散層を形成する。
【００３５】その後、図示はしないが、低耐圧トランジ
スタのＬＤＤの形成、サイドウォールの形成を経てソー
ス・ドレイン拡散層を形成する。そして各低耐圧トラン
ジスタと各高耐圧トランジスタとを形成する。
スタのＬＤＤの形成、サイドウォールの形成を経てソー
ス・ドレイン拡散層を形成する。そして各低耐圧トラン
ジスタと各高耐圧トランジスタとを形成する。
【００３６】上記製造方法では、各オフセット拡散層５
２，５３，６２，６３がイオン注入法とアニーリングと
によって形成されることから、その拡散層深さＸj は容
易に制御される。したがって、拡散層深さの設定の自由
度が高くなるので、耐圧の確保と電流駆動能力の確保が
容易になる。
２，５３，６２，６３がイオン注入法とアニーリングと
によって形成されることから、その拡散層深さＸj は容
易に制御される。したがって、拡散層深さの設定の自由
度が高くなるので、耐圧の確保と電流駆動能力の確保が
容易になる。
【００３７】なお、イオン注入マスク３１，３４が厚い
のでパターニング精度はよくはないが、高耐圧トランジ
スタのゲート長は長いためにゲート電極５７，６７上に
イオン注入マスク３１，３４が必ず載るようにしておけ
ば問題はない。また上記アニーリングは低耐圧トランジ
スタのチャネル部分の不純物濃度勾配に影響を与えない
範囲で行う必要がある。またセルフアラインとはならな
い部分のゲート酸化膜の劣化が懸念されるが、オフセッ
ト拡散層５２，５３，６２，６３のドーズ量が１×１０
13／ｃｍ2 程度なので問題は起きない。もし経時劣化が
あるような場合には、例えばゲートとドレインとの間に
ＬＯＣＯＳ酸化膜を形成してオフセットとした構造を採
用すればよい。
のでパターニング精度はよくはないが、高耐圧トランジ
スタのゲート長は長いためにゲート電極５７，６７上に
イオン注入マスク３１，３４が必ず載るようにしておけ
ば問題はない。また上記アニーリングは低耐圧トランジ
スタのチャネル部分の不純物濃度勾配に影響を与えない
範囲で行う必要がある。またセルフアラインとはならな
い部分のゲート酸化膜の劣化が懸念されるが、オフセッ
ト拡散層５２，５３，６２，６３のドーズ量が１×１０
13／ｃｍ2 程度なので問題は起きない。もし経時劣化が
あるような場合には、例えばゲートとドレインとの間に
ＬＯＣＯＳ酸化膜を形成してオフセットとした構造を採
用すればよい。
【００３８】次に第２発明の実施例を図４の概略構成断
面図によって説明する。図では、上記図１〜図３で説明
したのと同様の構成部品には同一の符号を付した。
面図によって説明する。図では、上記図１〜図３で説明
したのと同様の構成部品には同一の符号を付した。
【００３９】図４に示すように、半導体基板１には、異
なる電源電圧によって駆動する高耐圧トランジスタ５，
６と低耐圧トランジスタ７，８とからなる半導体装置が
形成されている。この構成は、上記図１で説明した構成
とほぼ同様であり、高耐圧トランジスタ５にはオフセッ
ト拡散層５２，５３が形成され、高耐圧トランジスタ６
にはオフセット拡散層６２，６３が形成されている。そ
して、同一極性であるＰチャネルの高耐圧トランジスタ
５およびＰチャネルの低耐圧トランジスタ７の各ソース
・ドレイン拡散層５４，５５，７４，７５はその拡散層
深さが同等の拡散層で形成されている。また同一極性で
あるＮチャネルの高耐圧トランジスタ５およびＮチャネ
ルの低耐圧トランジスタ７の各ソース・ドレイン拡散層
６４，６５，８４，８５はその拡散層深さが同等の拡散
層で形成されている。
なる電源電圧によって駆動する高耐圧トランジスタ５，
６と低耐圧トランジスタ７，８とからなる半導体装置が
形成されている。この構成は、上記図１で説明した構成
とほぼ同様であり、高耐圧トランジスタ５にはオフセッ
ト拡散層５２，５３が形成され、高耐圧トランジスタ６
にはオフセット拡散層６２，６３が形成されている。そ
して、同一極性であるＰチャネルの高耐圧トランジスタ
５およびＰチャネルの低耐圧トランジスタ７の各ソース
・ドレイン拡散層５４，５５，７４，７５はその拡散層
深さが同等の拡散層で形成されている。また同一極性で
あるＮチャネルの高耐圧トランジスタ５およびＮチャネ
ルの低耐圧トランジスタ７の各ソース・ドレイン拡散層
６４，６５，８４，８５はその拡散層深さが同等の拡散
層で形成されている。
【００４０】上記第２発明の半導体装置は、高耐圧トラ
ンジスタ５および低耐圧トランジスタ７の同一極性の各
ソース・ドレイン拡散層５４，５５，７４，７５はその
拡散層深さが同等に形成されていることから、高耐圧ト
ランジスタ５のソース・ドレイン拡散層５４，５５の拡
散層深さが浅くなり過ぎることがない。そのため、耐圧
の低下や電流駆動能力の低下という問題が解決される。
また低耐圧トランジスタ７のソース・ドレイン拡散層７
４，７５の拡散層深さが深くなり過ぎることがない。そ
のため、ショートチャネル効果が起きる問題が解決され
る。また高耐圧トランジスタ６および低耐圧トランジス
タ８の各ソース・ドレイン拡散層６４，６５，８４，８
５についても、上記同様のことが言える。
ンジスタ５および低耐圧トランジスタ７の同一極性の各
ソース・ドレイン拡散層５４，５５，７４，７５はその
拡散層深さが同等に形成されていることから、高耐圧ト
ランジスタ５のソース・ドレイン拡散層５４，５５の拡
散層深さが浅くなり過ぎることがない。そのため、耐圧
の低下や電流駆動能力の低下という問題が解決される。
また低耐圧トランジスタ７のソース・ドレイン拡散層７
４，７５の拡散層深さが深くなり過ぎることがない。そ
のため、ショートチャネル効果が起きる問題が解決され
る。また高耐圧トランジスタ６および低耐圧トランジス
タ８の各ソース・ドレイン拡散層６４，６５，８４，８
５についても、上記同様のことが言える。
【００４１】次に上記図４で説明した半導体装置の製造
方法を図５，図６の製造工程図（その１），（その２）
によって説明する。この図では、上記図１〜図４で説明
したのと同様の構成部品には同一の符号を付した。
方法を図５，図６の製造工程図（その１），（その２）
によって説明する。この図では、上記図１〜図４で説明
したのと同様の構成部品には同一の符号を付した。
【００４２】図５の（１）に示すように、半導体基板１
にＮウエル拡散層２，３を形成する。さらにＮウエル拡
散層３の上層の一部分にＰウエル拡散層４を形成する。
続いて、ＬＯＣＯＳ酸化膜１１を形成する。次いでチャ
ネル制御イオン注入を行ってから高耐圧トランジスタの
ゲート酸化膜５６，６６および低耐圧トランジスタのゲ
ート酸化膜７６，８６を形成し、さらに各高耐圧，低耐
圧トランジスタのゲート電極５７，６７，７７，８７を
形成する。次いで高耐圧トランジスタ側にオフセット拡
散層５２，５３およびオフセット拡散層６２，６３を形
成する。さらにＬＤＤ拡散層を形成するためのイオン注
入を行った後、ＬＤＤ拡散層を残すためのサイドウォー
ル４１を形成する。
にＮウエル拡散層２，３を形成する。さらにＮウエル拡
散層３の上層の一部分にＰウエル拡散層４を形成する。
続いて、ＬＯＣＯＳ酸化膜１１を形成する。次いでチャ
ネル制御イオン注入を行ってから高耐圧トランジスタの
ゲート酸化膜５６，６６および低耐圧トランジスタのゲ
ート酸化膜７６，８６を形成し、さらに各高耐圧，低耐
圧トランジスタのゲート電極５７，６７，７７，８７を
形成する。次いで高耐圧トランジスタ側にオフセット拡
散層５２，５３およびオフセット拡散層６２，６３を形
成する。さらにＬＤＤ拡散層を形成するためのイオン注
入を行った後、ＬＤＤ拡散層を残すためのサイドウォー
ル４１を形成する。
【００４３】このような半導体基板１において、第１工
程を行う。この工程では、高耐圧トランジスタおよび低
耐圧トランジスタの各ソース・ドレイン拡散層を形成す
る領域の半導体基板１上に形成されている膜を除去す
る。ここでは、上記ゲート電極５７，６７，７７，８７
を形成するエッチング工程および上記サイドウォール４
１を形成するエッチバック工程で、各ソース・ドレイン
拡散層を形成する領域の半導体基板１上に形成されてい
る膜は除去される。したがって、各ソース・ドレイン拡
散層を形成する領域で半導体基板１は露出している。
程を行う。この工程では、高耐圧トランジスタおよび低
耐圧トランジスタの各ソース・ドレイン拡散層を形成す
る領域の半導体基板１上に形成されている膜を除去す
る。ここでは、上記ゲート電極５７，６７，７７，８７
を形成するエッチング工程および上記サイドウォール４
１を形成するエッチバック工程で、各ソース・ドレイン
拡散層を形成する領域の半導体基板１上に形成されてい
る膜は除去される。したがって、各ソース・ドレイン拡
散層を形成する領域で半導体基板１は露出している。
【００４４】次いで図５の（２）に示す第２工程を行
う。この工程では、上記各ソース・ドレイン拡散層を形
成する領域の半導体基板１上に膜厚が同等の酸化膜４２
を形成する。この酸化膜４２は、例えばＣＶＤ法または
熱酸化法によって形成する。
う。この工程では、上記各ソース・ドレイン拡散層を形
成する領域の半導体基板１上に膜厚が同等の酸化膜４２
を形成する。この酸化膜４２は、例えばＣＶＤ法または
熱酸化法によって形成する。
【００４５】続いて図５の（３）に示す第３工程を行
う。この工程は、まず、レジスト塗布技術により半導体
基板１上に全面にイオン注入マスク４３を、例えばレジ
ストで形成する。その後リソグラフィー技術によって、
同一極性のチャネル（ここではＰチャネル）の高耐圧，
低耐圧トランジスタを形成する領域上のイオン注入マス
ク４３に開口部４４，４５，４６を形成する。そしてイ
オン注入法によって、上記酸化膜４２を通して半導体基
板１中にソース・ドレイン拡散層を形成する不純物〔例
えばホウ素（Ｂ+ ）または二フッ化ホウ素（Ｂ
Ｆ2 + ）〕をイオン注入する。その後上記イオン注入マ
スク４３を除去する。
う。この工程は、まず、レジスト塗布技術により半導体
基板１上に全面にイオン注入マスク４３を、例えばレジ
ストで形成する。その後リソグラフィー技術によって、
同一極性のチャネル（ここではＰチャネル）の高耐圧，
低耐圧トランジスタを形成する領域上のイオン注入マス
ク４３に開口部４４，４５，４６を形成する。そしてイ
オン注入法によって、上記酸化膜４２を通して半導体基
板１中にソース・ドレイン拡散層を形成する不純物〔例
えばホウ素（Ｂ+ ）または二フッ化ホウ素（Ｂ
Ｆ2 + ）〕をイオン注入する。その後上記イオン注入マ
スク４３を除去する。
【００４６】続いて図６の（４）に示す第３工程を行
う。この工程は、まず、レジスト塗布技術により半導体
基板１上に全面にイオン注入マスク４７を、例えばレジ
ストで形成する。その後リソグラフィー技術によって、
Ｎチャネルの高耐圧，低耐圧トランジスタを形成する領
域上のイオン注入マスク４７に開口部４８，４９，５０
を形成する。そしてイオン注入法によって、上記酸化膜
４２を通して半導体基板１中にソース・ドレイン拡散層
を形成する不純物〔例えばヒ素（Ａｓ+ ）〕をイオン注
入する。その後上記イオン注入マスク４７を除去する。
う。この工程は、まず、レジスト塗布技術により半導体
基板１上に全面にイオン注入マスク４７を、例えばレジ
ストで形成する。その後リソグラフィー技術によって、
Ｎチャネルの高耐圧，低耐圧トランジスタを形成する領
域上のイオン注入マスク４７に開口部４８，４９，５０
を形成する。そしてイオン注入法によって、上記酸化膜
４２を通して半導体基板１中にソース・ドレイン拡散層
を形成する不純物〔例えばヒ素（Ａｓ+ ）〕をイオン注
入する。その後上記イオン注入マスク４７を除去する。
【００４７】その後図６の（５）に示す第５工程を行
う。この工程では、半導体基板１をアニーリングするこ
とによって、高耐圧トランジスタ５，６のソース・ドレ
イン拡散層５４，５５，６４，６５と低耐圧トランジス
タ７，８のソース・ドレイン拡散層７４，７５，８４，
８５とを形成する。
う。この工程では、半導体基板１をアニーリングするこ
とによって、高耐圧トランジスタ５，６のソース・ドレ
イン拡散層５４，５５，６４，６５と低耐圧トランジス
タ７，８のソース・ドレイン拡散層７４，７５，８４，
８５とを形成する。
【００４８】上記図４で説明した半導体装置の製造方法
では、高耐圧トランジスタ５，６および低耐圧トランジ
スタ７，８の各ソース・ドレイン拡散層５４，５５，６
４，６５，７４，７５，８４，８５を形成する領域の半
導体基板１上に膜厚が同等の酸化膜４２が形成されるこ
とから、イオン注入した際の不純物の注入深さが各ソー
ス・ドレイン拡散層５４，５５，７４，７５および各ソ
ース・ドレイン拡散層６４，６５，８４，８５で同等に
なる。すなわち、拡散層深さが同等になる。またイオン
注入によって、酸化膜４２を通して半導体基板１中にイ
オン注入する工程を行うことから、高耐圧トランジスタ
５と低耐圧トランジスタ７の同一極性のソース・ドレイ
ン拡散層５４，５５，７４，７５が同時に、しかも拡散
層深さが同等に形成される。同様に、高耐圧トランジス
タ６と低耐圧トランジスタ８の同一極性のソース・ドレ
イン拡散層６４，６５，８４，８５が同時に、しかも拡
散層深さが同等に形成される。
では、高耐圧トランジスタ５，６および低耐圧トランジ
スタ７，８の各ソース・ドレイン拡散層５４，５５，６
４，６５，７４，７５，８４，８５を形成する領域の半
導体基板１上に膜厚が同等の酸化膜４２が形成されるこ
とから、イオン注入した際の不純物の注入深さが各ソー
ス・ドレイン拡散層５４，５５，７４，７５および各ソ
ース・ドレイン拡散層６４，６５，８４，８５で同等に
なる。すなわち、拡散層深さが同等になる。またイオン
注入によって、酸化膜４２を通して半導体基板１中にイ
オン注入する工程を行うことから、高耐圧トランジスタ
５と低耐圧トランジスタ７の同一極性のソース・ドレイ
ン拡散層５４，５５，７４，７５が同時に、しかも拡散
層深さが同等に形成される。同様に、高耐圧トランジス
タ６と低耐圧トランジスタ８の同一極性のソース・ドレ
イン拡散層６４，６５，８４，８５が同時に、しかも拡
散層深さが同等に形成される。
【００４９】以上の説明は、オフセットドレイン構造の
高耐圧トランジスタ５，６とＬＤＤ構造の低耐圧トラン
ジスタ７，８との組み合わせの半導体装置で説明した
が、本発明はこの組み合わせに限定されることはなく、
例えばＬＤＤ構造の低耐圧トランジスタとＬＯＤ構造の
高耐圧トランジスタとの組み合わせのように、高耐圧ト
ランジスタと低耐圧トランジスタとを同一基板に設けた
半導体装置に適用することが可能である。
高耐圧トランジスタ５，６とＬＤＤ構造の低耐圧トラン
ジスタ７，８との組み合わせの半導体装置で説明した
が、本発明はこの組み合わせに限定されることはなく、
例えばＬＤＤ構造の低耐圧トランジスタとＬＯＤ構造の
高耐圧トランジスタとの組み合わせのように、高耐圧ト
ランジスタと低耐圧トランジスタとを同一基板に設けた
半導体装置に適用することが可能である。
【００５０】
【発明の効果】以上、説明したように請求項１の発明に
よれば、拡散層深さＸj が２μｍ≦Ｘj ≦４μｍの範囲
内でオフセット拡散層が形成されているので、高耐圧ト
ランジスタの耐圧と電流駆動能力の両立が図れる。した
がって、高耐圧トランジスタの性能の向上が図れる。
よれば、拡散層深さＸj が２μｍ≦Ｘj ≦４μｍの範囲
内でオフセット拡散層が形成されているので、高耐圧ト
ランジスタの耐圧と電流駆動能力の両立が図れる。した
がって、高耐圧トランジスタの性能の向上が図れる。
【００５１】請求項２の発明によれば、オフセット拡散
層がイオン注入法とアニーリングとによって形成するの
で、その拡散層深さＸj を制御して所定の深さに容易に
形成することができる。
層がイオン注入法とアニーリングとによって形成するの
で、その拡散層深さＸj を制御して所定の深さに容易に
形成することができる。
【００５２】請求項３の発明によれば、高耐圧トランジ
スタおよび低耐圧トランジスタの同一極性の各ソース・
ドレイン拡散層が同等に拡散層深さに形成されているの
で、高耐圧トランジスタのソース・ドレイン拡散層の拡
散層深さが浅くなり過ぎることがない。そのため、耐圧
や電流駆動能力の低下が起きない。また低耐圧トランジ
スタのソース・ドレイン拡散層の拡散層深さが深くなり
過ぎることがない。そのため、ショートチャネル効果が
起きなくなる。したがって、高耐圧トランジスタおよび
低耐圧トランジスタの性能の向上が図れる
スタおよび低耐圧トランジスタの同一極性の各ソース・
ドレイン拡散層が同等に拡散層深さに形成されているの
で、高耐圧トランジスタのソース・ドレイン拡散層の拡
散層深さが浅くなり過ぎることがない。そのため、耐圧
や電流駆動能力の低下が起きない。また低耐圧トランジ
スタのソース・ドレイン拡散層の拡散層深さが深くなり
過ぎることがない。そのため、ショートチャネル効果が
起きなくなる。したがって、高耐圧トランジスタおよび
低耐圧トランジスタの性能の向上が図れる
【００５３】請求項４の発明によれば、高耐圧トランジ
スタおよび低耐圧トランジスタの各ソース・ドレイン拡
散層を形成する領域の半導体基板上に膜厚が同等の酸化
膜が形成されるので、イオン注入した際の不純物の注入
深さが各ソース・ドレイン拡散層の拡散層深さを同等に
できる。また高耐圧トランジスタと低耐圧トランジスタ
の同一極性のソース・ドレイン拡散層を同時にイオン注
入法するので、工程数の削減ができる。したがって、製
造コストの低減が図れる。
スタおよび低耐圧トランジスタの各ソース・ドレイン拡
散層を形成する領域の半導体基板上に膜厚が同等の酸化
膜が形成されるので、イオン注入した際の不純物の注入
深さが各ソース・ドレイン拡散層の拡散層深さを同等に
できる。また高耐圧トランジスタと低耐圧トランジスタ
の同一極性のソース・ドレイン拡散層を同時にイオン注
入法するので、工程数の削減ができる。したがって、製
造コストの低減が図れる。
【図面の簡単な説明】
【図１】第１発明の実施例の概略構成断面図である。
【図２】第１発明の実施例の製造工程図である。
【図３】オフセット拡散層の別の製造工程図である。
【図４】第２発明の実施例の概略構成断面図である。
【図５】第２発明の実施例の製造工程図（その１）であ
る。
る。
【図６】第２発明の実施例の製造工程図（その２）であ
る。
る。
１ 半導体基板 ５，６ 高耐圧トランジスタ ７，８ 低耐圧トランジスタ ４２ 酸化膜 ５１，６１ ゲート電極 ５２，５３，６２，６３ オフセット拡散層 ５４，５５，７４，７５ ソース・ドレイン拡散層 ６４，６５，８４，８５ ソース・ドレイン拡散層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8238 27/092 29/78 21/336 Ｈ０１Ｌ 27/08 ３２１ Ｅ 29/78 ３０１ Ｐ
Claims (4)
- 【請求項１】 異なる電源電圧によって駆動する高耐圧
トランジスタと低耐圧トランジスタとを同一基板上に形
成した半導体装置において、 前記高耐圧トランジスタには電界緩和のためのオフセッ
ト拡散層が該高耐圧トランジスタのゲート電極の少なく
ともドレイン側における半導体基板に形成されていて、
該オフセット拡散層の拡散層深さＸj は２μｍ≦Ｘj ≦
４μｍの範囲内であることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置の製造方法で
あって、 前記オフセット拡散層は、ゲート電極を形成する前また
はゲート電極を形成した後に、イオン注入とアニーリン
グとによって形成することを特徴とする半導体装置の製
造方法。 - 【請求項３】 異なる電源電圧によって駆動する高耐圧
トランジスタと低耐圧トランジスタとを同一基板上に形
成した半導体装置において、 前記高耐圧トランジスタおよび低耐圧トランジスタの同
一極性の各ソース・ドレイン拡散層はその拡散層深さが
同等の拡散層からなることを特徴とする半導体装置。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、 高耐圧トランジスタおよび低耐圧トランジスタの各ソー
ス・ドレイン拡散層を形成する領域の半導体基板に形成
されている膜を除去してそれぞれの領域の半導体基板を
露出させる第１工程と、 高耐圧トランジスタおよび低耐圧トランジスタの各ソー
ス・ドレイン拡散層を形成する領域の半導体基板上に膜
厚が同等の酸化膜を形成する第２工程と、 イオン注入法によって、前記酸化膜を通して半導体基板
中に選択的にイオン注入する第３工程と、 半導体基板をアニーリングする第４工程とによって、 高耐圧トランジスタと低耐圧トランジスタの同一極性の
ソース・ドレイン拡散層を同時に形成することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00688295A JP3381110B2 (ja) | 1995-01-20 | 1995-01-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00688295A JP3381110B2 (ja) | 1995-01-20 | 1995-01-20 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH08204021A true JPH08204021A (ja) | 1996-08-09 |
| JP3381110B2 JP3381110B2 (ja) | 2003-02-24 |
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ID=11650613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00688295A Expired - Fee Related JP3381110B2 (ja) | 1995-01-20 | 1995-01-20 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3381110B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6267479B1 (en) | 1998-08-25 | 2001-07-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device, and method for manufacturing the same |
| JP2002368123A (ja) * | 2001-06-07 | 2002-12-20 | Nec Corp | Ｍｏｓ型半導体装置の製造方法 |
| US6667206B2 (en) | 2000-09-01 | 2003-12-23 | Renesas Technology Corp. | Method of manufacturing semiconductor device |
| US6780701B2 (en) | 2001-10-18 | 2004-08-24 | Seiko Epson Corporation | Method for manufacturing high-breakdown voltage transistor and low-breakdown voltage transistor on the same substrate |
| JP2005109387A (ja) * | 2003-10-02 | 2005-04-21 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| US6916714B2 (en) | 2001-08-10 | 2005-07-12 | Seiko Epson Corporation | Method of manufacturing a semiconductor device, in which a high-breakdown-voltage mos transistor and a low-breakdown-voltage mos transistor are formed on an identical semiconductor substrate and semiconductor device manufactured thereby |
| JP2006032654A (ja) * | 2004-07-16 | 2006-02-02 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2009302574A (ja) * | 2001-03-01 | 2009-12-24 | Hynix Semiconductor Inc | 非常に短いゲート形状を有するトランジスタとメモリセルの製造方法 |
| JP2010187013A (ja) * | 2010-04-22 | 2010-08-26 | Renesas Electronics Corp | 半導体装置の製造方法 |
-
1995
- 1995-01-20 JP JP00688295A patent/JP3381110B2/ja not_active Expired - Fee Related
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| JP2010004070A (ja) * | 2001-03-01 | 2010-01-07 | Hynix Semiconductor Inc | 非常に短いゲート形状を有するトランジスタとメモリセルの製造方法 |
| US8946003B2 (en) | 2001-03-01 | 2015-02-03 | SK Hynix Inc. | Method of forming transistors with ultra-short gate feature |
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| JP2009302574A (ja) * | 2001-03-01 | 2009-12-24 | Hynix Semiconductor Inc | 非常に短いゲート形状を有するトランジスタとメモリセルの製造方法 |
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| CN100407406C (zh) * | 2001-08-10 | 2008-07-30 | 精工爱普生株式会社 | 半导体装置的制造方法 |
| US6780701B2 (en) | 2001-10-18 | 2004-08-24 | Seiko Epson Corporation | Method for manufacturing high-breakdown voltage transistor and low-breakdown voltage transistor on the same substrate |
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| JP2010187013A (ja) * | 2010-04-22 | 2010-08-26 | Renesas Electronics Corp | 半導体装置の製造方法 |
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|---|---|
| JP3381110B2 (ja) | 2003-02-24 |
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