KR970005147B1 - 반도체 장치의 얕은 접합 형성 방법 - Google Patents
반도체 장치의 얕은 접합 형성 방법 Download PDFInfo
- Publication number
- KR970005147B1 KR970005147B1 KR1019930015909A KR930015909A KR970005147B1 KR 970005147 B1 KR970005147 B1 KR 970005147B1 KR 1019930015909 A KR1019930015909 A KR 1019930015909A KR 930015909 A KR930015909 A KR 930015909A KR 970005147 B1 KR970005147 B1 KR 970005147B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- oxide film
- junction
- gate
- silicon substrate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 26
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 26
- 239000010703 silicon Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 21
- 238000010438 heat treatment Methods 0.000 claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 claims abstract description 17
- 239000012535 impurity Substances 0.000 claims abstract description 12
- 125000006850 spacer group Chemical group 0.000 claims abstract description 10
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims abstract description 6
- 229910015900 BF3 Inorganic materials 0.000 claims description 9
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 claims description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 6
- 229910052796 boron Inorganic materials 0.000 claims description 6
- 229910052785 arsenic Inorganic materials 0.000 claims description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 230000003213 activating effect Effects 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- 238000007796 conventional method Methods 0.000 description 13
- 238000005468 ion implantation Methods 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- -1 fluorine ions Chemical class 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- QVMHUALAQYRRBM-UHFFFAOYSA-N [P].[P] Chemical compound [P].[P] QVMHUALAQYRRBM-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
내용없음.
Description
제1도 내지 제3도는 종래 방법에 의한 반도체 장치 제조 방법을 설명하기 위한 단면도들.
제4도 내지 제7도는 본 발명에 의한 반도체 장치 제조 방법을 설명하기 위한 단면도들.
제8도 (a)-(b)는 종래방법과 본 발명에 의해 각각 제조된 PMOS 트랜지스터의 전기적 특성을 나타내는 그래프들.
제9도 (a)-(b)는 종래방법과 본 발명에 의해 각각 제조된 접합 누설전류 특성을 나타내는 그래프들.
본 발명은 반조체 장치의 제조 방법에 관한 것으로, 특히 반도체 장치의 얕은 접합(Shallow Junction)형성 방법에 관한 것이다.
반도체 소자가 고집적화되면서 트랜지스터의 채널(channel) 길이의 감소로 인한 쇼트-채널 효과(short channel effect)의 방지 및 펀치스루우(punchthrough)에 대한 마진 확보가 필요하게 되었다. 이를 해결하기 위하여 소오스/드레인 영역의 접합 깊이를 얕게 형성하여야 하는데, 이러한 소오스/드레인 영역의 얕은 접합 형성은 NMOS 트랜지스터보다 PMOS 트랜지스터의 경우가 더욱 중요하다. 이는 NMOS 트랜지스터의 경우 확산 계수가 작은 인(Phosphorus) 또는 비소(Arsenic)로서 소오스/드레인 영역을 형성하는 반면, PMOS 트랜지스터의 경우 확산 계수가 큰 보론(Boron)을 사용하여 소오스/드레인 영역을 형성하기 때문에 동일한 열처리에서 NMOS 트랜지스터보다 더 깊은 소오스/드레인 영역이 형성되기 때문이다. 이에 따라, PMOS 트랜지스터의 경우에 보론보다 원자반경 및 질량수가 더 큰 불화붕소(BF2)를 이온주입하여 얕은 소오스/드레인 영역을 형성하고 있다.
제1도 내지 제3도는 종래 방법에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 특히 PMOS 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
제1도는 게이트 산화막 패턴(1), 게이트 전극(2), 캡핑층 패턴(3) 및 스페이서(4)를 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 인(Phosphorus)이 도핑된 N 웰(well)이 형성된 P형의 실리콘 기판(10) 표면에 PMOS 트랜지스터의 문턱전압(Threshold voltage)을 조절하기 위하여 비소(Arsenic)와 불화 붕소(BF2)를 차례로 이온주입한 다음, 열산화공정으로 게이트 산화막을 형성한다.
다음에, 상기 게이트 산화막 상에 폴리실리콘으로 이루어진 게이트 도전막을 형성한다. 이어서, 상기 게이트 도전막 상에 제1고온 산화막을 증착하여 캡핑층을 형성한다. 여기서, 고온 산화막이라 항에 함은 750내지 900℃의 온도 범위에서 형성된 산화막을 말하며, 이하에서도 동일한 의미를 갖는다.
계속해서, 상기 게이트 산화막이 노출되도록 상기 캡핑층 및 게이트 도전막을 사진 식각 공정으로 패터닝함으로써 게이트 전극(2) 및 캡핑층 패턴(3)이 순차적으로 적층된 게이트 패턴을 형성한다.
다음에, 상기 게이트 패턴이 형성된 결과물 상에 제2고온 산화막을 증착한 후, 상기 실리콘 기판(10)이 노출되도록 상기 제2고온 산화막 및 상기 게이트 산화막을 순차적으로 이방성 식각함으로써 게이트 산화막 패턴(1) 및 스페이서(4)를 형성한다. 여기서, 상기 스페이서(4)는 상기 게이트 패턴의 측벽에 형성된다.
제2도는 산화막(5)을 형성하는 단계를 설명하기 위한 단면도이다.
구체적으로, 상기 스페이서(4) 및 게이트 산화막 패턴(1)을 형성하기 위한 이방성 식각으로 인해 상기 실리콘 기판(10) 표면에 생길 수 있는 손상(damage)을 제거하기 위하여 열 산화 공정을 실시함으로써 노출된 상기 실리콘 기판(10)의 표면에 산화막(5)을 형성한다.
제3도는 소오스/드레인 영역(7)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 산화막(5)이 형성된 결과물 상에 불화붕소(BF2; 6)를 이온 주입하여 접합(junction)을 형성한 후, 850℃, N2분위기에서 150분 동안 열처리를 실시함으로써 PMOS 트랜지스터의 P+소오스/드레인 영역(7)을 형성한다. 여기서, 상기 열처리를 실시하는 이유는 이온 주입에 의한 상기 실리콘 기판(10)의 표면 손상을 제거하고, 이온 주입된 불순물을 활성화시키기 위해서이다.
보론은 그 확산 계수가 매우 크기 때문에 상기 열처리 과정에서 접합 깊이가 더욱 증가하게 된다. 즉, 상기 소오스/드레인 영역(7)의 형성 단계에서 불소(Fluorine) 이온에 의해 상기 실리콘 기판(10)이 손상되기 쉽고, 보론의 확산에 의해서 여전히 얕은 접합을 형성시키기가 어렵다는 문제가 발생한다.
다음에, 도시하지는 않았지만 상기 소오스/드레인 영역(7)과 접촉되는 금속 배선을 형성함으로서 PMOS 트랜지스터를 완성한다.
상기 열처리 단계에서 접합의 깊이가 증가하는 것을 방지하기 위한 방법으로는 열처리 양을 감소시키는 방법과, 게르마늄(Ge)이나 실리콘(Si) 등의 이온을 주입하여 실리콘 기판을 미리 비정질화시키는 방법과, 저에너지 이온 주입 방법등이 사용되고 있다.
여기서, 열처리 온도를 낮추거나 열처리 시간을 짧게 함으로써 열처리 양을 감소시키는 방법은 불순물이 충분히 활성화되지 못하여 접합(junction) 영역의 면저항이 증가할 뿐만 아니라 이온주입 시의 격자 손상(lattice damage)이 충분히 제거되지 않아 접합 영역의 누설 전류가 증가한다는 문제점을 갖는다. 누설 전류가 증가하는 이유는 접합(junction) 영역에 잔류하는 결함(defect0)이 캐리어의 생성-재결합의 센터로서 작용하기 때문이다.
그리고, 실리콘 기판을 미리 비정질화 시키는 방법은 이온 주입시의 채널링 효과를 방지한다는 장점이 있으나, 후속 열처리 양이 많을수록 물리적인 접합 깊이의 감소 효과가 적어지는 단점이 있다.
또한, 10kev 미만의 저에너지 이온 주입 방법은 얕은 접합의 형성은 가능하지만, 접합 면저항이 증가하고 실리콘 기판의 표면에서 스퍼터링(sputtering)이 발생한다는 단점이 있다.
상술한 바와 같이 불화 붕소를 이용하여 상기 소오스/드레인 영역(7)을 형성할지라도, 불소(Fluorine) 이온에 의해 상기 실리콘기판(10)이 손상되기 쉽고, 보론의 확산에 의해 접합을 얕게 형성시키기가 어렵다.
따라서, 본 발명의 목적은 고신뢰성의 얕은 접합을 형성할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치 제조 방법은 게이트 산화막이 형성된 반도체 기판 상에 게이트 패턴을 형성하는 단계; 상기 게이트 패턴이 형성된 결과물 상에 고온 산화막을 증착한 후, 상기 실리콘 기판이 노출되도록 상기 고온 산화막과 상기 게이트 산화막을 식각하여 상기 게이트 패턴의 측벽을 덮는 스페이서와 게이트 산화막 패턴을 형성하는 단계; 상기 실리콘 기판의 노출된 부분에 산화막을 형성하는 단계; 상기 산화막이 형성된 결과물 상에 절연막을 형성하는 단계; 및 상기 절연막이 형성된 결과물 상에 불순물을 주입하여 접합을 형성한 후, 상기 주입된 불순물을 활성화시키기 위한 열처리를 실시하여 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치 제조 방법은 상기 절연막이 고온산화막 또는 실리콘질화막인 것을 특징으로 한다.
본 발명에 따른 반도체 장치 제조 방법은 상기 절연막이 50 내지 200Å의 두께를 갖는 것을 특징으로 한다.
본 발명에 따른 반도체 장치 제조 방법은 상기 불순물이 붕소(B), 불화 붕소(BF2), 비소(As), 및 인(P)으로 이루어진 군 중에서 선택된 하나인 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 제조 방법에 의하면, 상기 절연막에 의해서 불순물이 상기 실리콘 기판의 표면에서부터 얕은 깊이로 주입되기 때문에 후속하는 열처리 단계에 의해 그 접합의 깊이가 증가하더라도 얕은 접합이 형성되게 된다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
제4도 내지 제7도는 본 발명에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, PMOS 트랜지스터의 제조 방법을 도시하고 있다.
제4도는 게이트 산화막 패턴(11), 게이트 전극(12), 캡핑층 패턴(13), 및 스페이서(14)를 형성하는 단계를 설명하기 위한 단면도이다. 먼저, P형의 실리콘 기판(110)에 인(Phosphorus)을 100keV, 1.7E13/cm2의 조건으로 이온주입한 한 l150℃, N2분위기에서 8시간 열처리하여 N웰(Nwell)을 형성한다.
이어서, PMOS 트랜지스터의 문턱전압(Threshold voltage)을 조절하기 위하여 상기 N웰이 형성된 상기 실리콘 기판(110) 상에 비소(Arsenic)와 불화붕소(BF2)를 각각 180keV, 2.0E13/cm2및 50keV, 5.5E12/cm2의 조건으로 이온주입한다. 다음에, 열 산화 공정을 실시하여 상기 실리콘 기판(110) 상에 게이트 산화막을 약 80Å의 두께로 형성한다.
계속해서, 상기 게이트 산화막 상에 약 2,000Å 두께의 폴리실리콘층을 저압화학증착(LPCVD) 방식으로 증착하여 게이트 도전막을 형성한다. 다음에, 상기 게이트 도전막이 형성된 결과물을 POCl3에 침적하여 상기 폴리 실리콘층을 N+형으로 만든다. 이어서, 상기 폴리실리콘층상에 약 1,OOOÅ 두께의 제1고온산화막(HTO)을 저압화학증착방식으로 증착하여 캡핑층을 형성한다.
계속해서, 상기 게이트 산화막이 노출되도록 상기 캡핑층 및 상기 게이트 도전막을 사진식각공정으로 패터닝함으로써 게이트 전극(12) 및 캡핑층 패턴(13)이 순차적으로 적층된 게이트 패턴을 형성한다. 이어서, 상기 게이트 패턴이 형성된 결과물 상에 제2고온산화막을 약 1,500Å의 두께로 증착한 후, 상기 실리콘 기판(110)이 노출되도록 상기 제2고온산화막 및 상기 게이트 산화막을 이방성식각함으로써 스페이터(14) 및 게이트 산화막 패턴(11)을 형성한다. 여기서, 상기 스페이서(14)는 상기 게이트 패턴의 측벽에 형성된다.
제5도는 산화막(15)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 스페이서(14) 및 게이트 산화막 패턴(11)을 형성하기 위한 이방성식각으로 인해 실리콘기판 내에 생길 수 있는 손상(damage)을 제거하기 위하여 열산화 공정을 실시함으로써 노출된 상기 실리콘기판(110) 상에 약 70Å 두께의 산화막(15)을 형성한다.
제6도는 절연막(16)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 산화막(15)이 형성된 결과물 상에 저압화학증착방식으로 고온산화막이나 실리콘질화막과 같은 절연물질을 50Å∼200Å의 두께로 증착하여 절연막(16)을 형성한다. 상기 절연막(16)을 형성하는 이유는 후속되는 소오스/드레인 영역(도 7의 참조 번호 17)을 형성하기 위한 이온 주입 단계에서 주입되는 이온이 상기 실리콘 기판(110)의 표면에서부터 얕은 깊이로 주입되도록 하기 위해서이다.
제7도는 소오스/드레인 영역(17)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 절연막(16)이 형성된 결과물 상에 불화붕소(BF2; 17')를 3E15/cm2, 30keV의 조건으로 이온주입하여 접합을 형성한 후, 850℃, N2분위기에서 150분 동안 열처리를 실시함으로써 P+ 소오스/드레인 영역(17)을 형성한다.
여기서, 상기 열처리를 실시하는 이유는 이온 주입에 의한 상기 실리콘 기판(110)의 표면 손상을 제거하고, 이온 주입된 불순물을 활성화시키기 위해서이다. 상기 열처리 단계에서 상기 접합의 깊이가 다소 증가하게 되지만, 상기 절연막(16)에 의해 종래보다 훨씬 얕은 깊이로 이온들이 주입되기 때문에 상기 열처리에 의해 접합의 깊이가 비록 증가할지라도 종래보다 얕은 접합이 형성된다.
다음에, 도시하지는 않았지만, 상기 소오스/드레인 영역(17)과 접촉되는 금속배선을 형성함으로써 PMOS 트랜지스터를 완성한다.
이하, 상술한 본 발명의 방법에 의해 제조된 PMOS 트랜지스터와, 상기 제1도 내지 제3도에서 설명한 종래방법에 의해 제조된 PMOS 트랜지스터의 동작특성, P+/N 접합 누설전류 및 P+/N 접합 면저항(sheet resistance) 등의 전기적 특성을 비교하고자 한다.
제8도(a)-(b)는 종래방법과 본 발명에 의해 각각 제조된 MOS 트랜지스터의 전기적 특성을 나타내는 그래프들로서, (a)도는 게이트길이에 따른 문턱전압(Threshold voltage)의 특성을 나타내고. (b)도는 파괴 내전압(Breakdown voltage)의 특성을 나타낸다. 여기서, 상기 그래프에서 A는 본 발명에 의해 제조된 PMOS 트랜지스터의 특성을, B는 종래방법에 의해 제조된 PMOS 트랜지스터의 특성을 나타낸다.
제8도를 참조하면, 본 발명에 의해 제조된 PMOS 트랜지스터가 종래방법에 의해 제조된 것에 비해 문턱 전압의 쇼트 채널 효과(short channl effect)가 억제되고, 소오스/드레인간의 펀치스루우(punchthrough) 특성이 개선됨을 알 수 있다. 이는 본 발명에 의해 제조된 PMOS 트랜지스터의 경우, 얕은 소오스/드레인 접합으로 인해 개이트길이에 대해 유효 채널길이(effective channel length)가 증가하는 효과를 가져오기 때문이다.
제9도 (a)-(b)는 종래방법과 본 발명에 의해 각각 제조된 접합누설전류 특성을 나타내는 그래프들로서, (a)도는 P+/N 접합의 면적 누설전류(area leakage current) 특성을 나타내고, (b)도는 P+/N 접합의 주변 누설전류(peri leakage current) 특성을 나타낸다. 여기서, 상기 그래프에서 A는 본 발명에 의해 제조된 PMOS 트랜지스터의 특성을, B는 종래방법에 의해 제조된 PMOS 트랜지스터의 특성을 나타낸다.
제9도에 도시한 바와 같이, 면적 누설전류의 경우 본 발명은 10nA/cm2인데 비하여 종래방법은 30nA/cm2으로, 본 발명의 P+/N 접합의 누설전류가 약 1/3 정도 작게 나타났다. 또한, 주변 누설전류의 경우, 본 발명은 2pA/cm이고 종래방법은 8pA/cm으로, 본 발명의 P+/N 접합의 누설전류가 약 1/4 정도 작게 나타났다.
그리고, 도시하지는 않았지만 접합 면저항의 경우에서도, 종래방법에 의한 P+/N 접합 면저항이 170Ω/□이고, 본 발명의 P+/N 접합 면저항이 184Ω/□으로, 본 발명의 접합 면저항이 접합깊이의 감소로 인해 약간 증가하였으나 균일성(uniformity) 측면에서는 더 우수한 특성을 나타내었다.
상술한 바와 같이 본 발명에 따른 반도체 장치의 제조 방법에 의하면, 상기 절연막(16)에 의해서 불화 붕소가 상기 실리콘 기판(110)의 표면에서부터 얕은 깊이로 주입되기 때문에 후속하는 열처리 단계에 의해 그 접합의 깊이가 증가하더라도 얕은 접합이 형성되게 된다. 따라서, 접합 면저항의 측면에서 종래방법과 거의 비슷한 특성을 보이면서 트랜지스터의 동작특성을 향상시키고 접합 누설전류를 감소시킬 수 있는 고 신뢰성의 얕은 접합을 형성할 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
Claims (4)
- 게이트 산화막이 형성된 반도체 기판 상에 게이트 패턴을 형성하는 단계; 상기 게이트 패턴이 형성된 결과물 상에 고온 산화막을 증착한 후, 상기 실리콘 기판이 노출되도록 상기 고온 산화막과 상기 게이트 산화막을 식각하여 상기 게이트 패턴의 측벽을 덮는 스페이서와 게이트 산화막 패턴을 형성하는 단계; 상기 실리콘 기판의 노출된 부분에 산화막을 형성하는 단계; 상기 산화막이 형성된 결과물 상에 절연막을 형성하는 단계; 및 상기 절연막이 형성된 결과물 상에 불순물을 주입하여 접합을 형성한 후, 상기 주입된 불순물을 활성화시키기 위한 열처리를 실시하여 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1항에 있어서, 상기 절연막이 고온산화막 또는 실리콘질화막인 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1항에 있어서, 상기 절연막이 50 내지 200Å의 두께를 갖는 것을 특징으로 하는 반도체 장치 제조방법.
- 제1항에 있어서, 상기 불순물이 붕소(B), 불화붕소(BF2), 비소(As), 및 인(P)으로 이루어진 군 중에서 선택된 하나인 것을 특징으로 하는 반도체 장치 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930015909A KR970005147B1 (ko) | 1993-08-17 | 1993-08-17 | 반도체 장치의 얕은 접합 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930015909A KR970005147B1 (ko) | 1993-08-17 | 1993-08-17 | 반도체 장치의 얕은 접합 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950007152A KR950007152A (ko) | 1995-03-21 |
| KR970005147B1 true KR970005147B1 (ko) | 1997-04-12 |
Family
ID=19361395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930015909A KR970005147B1 (ko) | 1993-08-17 | 1993-08-17 | 반도체 장치의 얕은 접합 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970005147B1 (ko) |
-
1993
- 1993-08-17 KR KR1019930015909A patent/KR970005147B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950007152A (ko) | 1995-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6104063A (en) | Multiple spacer formation/removal technique for forming a graded junction | |
| US5082794A (en) | Method of fabricating mos transistors using selective polysilicon deposition | |
| KR100199527B1 (ko) | 약하게 도핑된 드레인(ldd)형의 cmos장치제조방법 | |
| US6472283B1 (en) | MOS transistor processing utilizing UV-nitride removable spacer and HF etch | |
| KR950001157B1 (ko) | 반도체장치의 제조방법 | |
| US5045486A (en) | Transistor fabrication method | |
| KR100190144B1 (ko) | 바이폴라 트랜지스터 및 엠오에스 트랜지스터를 포함한 반도체 장치 제조 방법 | |
| JP3394408B2 (ja) | 半導体装置及びその製造方法 | |
| US4984042A (en) | MOS transistors using selective polysilicon deposition | |
| US6566208B2 (en) | Method to form elevated source/drain using poly spacer | |
| US6429083B1 (en) | Removable spacer technology using ion implantation to augment etch rate differences of spacer materials | |
| KR20010025030A (ko) | 반도체 디바이스 제조 방법 | |
| US6362062B1 (en) | Disposable sidewall spacer process for integrated circuits | |
| US6162694A (en) | Method of forming a metal gate electrode using replaced polysilicon structure | |
| US6124187A (en) | Method of fabricating semiconductor device | |
| US6342423B1 (en) | MOS-type transistor processing utilizing UV-nitride removable spacer and HF etch | |
| JPH09172176A (ja) | Ｍｏｓデバイス製造方法 | |
| KR970005147B1 (ko) | 반도체 장치의 얕은 접합 형성 방법 | |
| JPH09172062A (ja) | 半導体装置及びその製造方法 | |
| KR100897821B1 (ko) | 반도체 소자 제조 방법 | |
| JP4186247B2 (ja) | 半導体装置の製造方法および導電性シリコン膜の形成方法 | |
| KR100187680B1 (ko) | 반도체 소자의 제조방법 | |
| KR19980046001A (ko) | 반도체 소자 및 그의 제조방법 | |
| KR940010543B1 (ko) | 모스 트랜지스터의 제조방법 | |
| US6369434B1 (en) | Nitrogen co-implantation to form shallow junction-extensions of p-type metal oxide semiconductor field effect transistors |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060728 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |