KR100199527B1 - 약하게 도핑된 드레인(ldd)형의 cmos장치제조방법 - Google Patents

약하게 도핑된 드레인(ldd)형의 cmos장치제조방법 Download PDF

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Abstract

LDD형의 CMOS장치 제조를 위한 공정 순서는 장치의 P 및 n-영역상에 한정된 게이트면을 따라 스페이서를 형성하는 것을 포함한다. 2-마스크 순서에서 실리콘 2 산화물의 얇은 층은 n-영역 스페이서를 보호하기 위하여 사용되며, P- 영역 스페이서는 에칭 제거된다. 이러한 순서의 하나의 마스크 변형에 있어서, 실리콘 산소 질화물의 실리콘 산소 질화물의 얇은층은 영역의 하나의 형태에 따라 산화물 성장을 보호하기 위하여 이용되며, 산화물 주입 마스크는 영역의 다른 형태의 표면과 영역의 다른 형태 위에 놓이는 게이트의 노출 표면상에서 성장된다.

Description

약하게 도핑된 드레인(LDD)형의 CMOS장치제조방법
제1도 내지 제10도는 본 발명의 원리에 따른 CMOS 장치의 제작 공정의 단계를 나타낸 개략 단면도.
제11도 내지 제13도는 제1도 내지 제10도에 도시한 제조공정과는 상이한 제조 공정을 단계별로 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
10 : p- 웰 12 : n-웰
16, 18, 20 : 필드 산화물 영역 26, 28 : 폴리실리콘 게이트
본 발명은 상보성 금속-산화물 반도체(cmos) 집적 회로 장치의 제조에 관한 것으로, 특히, 약하게 도프된 드레인(LDD)형의 CMOS장치에 관한 것이다.
CMOS 장치의 피쳐 크기(feature size)를 미크론 및 서브미크론 범위까지 감소시킬 때, 장치 성능을 제한하는 경향이 있는 소위 단락 채널 효과(short-channel effect)가 발생한다. 이러한 장치의 n-채널 트랜지스터에서, 발생되는 주요한 한계는 핫-전자-유도 불안정성(hot-electron-induced instability)이다. 이러한 효과를 감소시키기 위하여, LDD n-채널 트랜지스터가 제안되었다.
단락-채널 CMOS 장치의 P-채널 트랜지스터에서, 성능에 관한 주요 제한은 펀치-드로우(punch-through) 같은 영향에 기인한다. 이 영향을 최소화하기 위해 비교적 얕은 접합이 P 채널 트랜지스터에서 필요하다.
지금까지, 각종 물질로 제조된 디스포저블 스페이서(disposable spacer)는 CMOS 장치의 LDD n-채널 트랜지스터를 제조하기 위한 기본으로서 제안되었다. 예를들면 폴리실리콘, 실리콘 2 산화물 및 실리콘 산화물로 제조된 스페이서가 사용되었다.
더우기, LDD형의 CMOS 장치를 제조하기 위한 공지의 처리 방법은 결합되지 않은 어닐링 싸이클을 포함하는 분리단계에서 n-채널 및 p-채널 트랜지스터의 접합부를 형성하였다. 상기 방법으로 비교적 얇은 접합부는 n-채널 구조에서 주입 손상을 독립적으로 어닐링하면서 p-채널 트랜지스터에서 형성될 수 있다.
상기 형태의 공지된 처리 방법은 다음과 같은 문헌에 기술되었다. T. Y. Huang 등에 의해 1986. 4. 10, 전자 잡지 22권 8호 40-432 페이지에 기술된 Use of Sacrificial Spacers For Fabricating LDD Transistors In A CMOS Process; J. R. Pfiester에 의해 1988. 4. 4. IEEE 전자 디바이스 잡지 9권 4호 189-192 페이지에 기술된 LDD MOSFETs Using Disposable Sidewall Spaer Technology, 미합중국 특허 제 4,745,086호; 유럽특허 제 218,408 : 영국 특허 제 2,197,532호.
인용된 Huang등에 의한 문헌에서, 디스포저블 스페이서는 LDD CMOS장치가 제조되는 구조체의 게이트 옆쪽에 형성될 수 있다. 둘 또는 세개의 일층 마스크를 사용하는 처리 순서에서, 소스 및 드레인 영역은 구조체에서 한정된다.
LDD형의 CMOS 장치를 제조하기 위한 개량된 방법에 관해서 당업자들에 의한 노력이 계속되어 왔다. 특히, 이러한 노력은 이러한 장치의 제조 비용을 줄이면서 처리 방법을 간단하게 하는 것을 목표로 한다.
본 발명의 원리에 따르면, 측벽 스페이서는 LDD형의 CMOS장치를 형성하기 위해 처리되는 p-및 n-채널 영역을 수용하는 웨이퍼의 n-채널 및 p-채널 게이트 옆에 형성된다. 제1보호층 및 그 위에 놓인 제2저항 층을 포함하는 마스크는 한 전도형의 영역 위에 놓인 게이트-스페이서 구조와 소스/드레인 영역이 형성되는 한 전도형의 영역 부분을 덮도록 형성되며, 다른 전도형의 영역과, 소스/드레인 영역이 형성되는 다른 전도형의 영역부분에 놓인 게이트-스페이서 구조를 덮지 않도록 형성된다. 연속하여, 다른 전도형의 영역의 노출된 표면부분은 한 전도형의 도펀트로 주입된다. 제1보호층이 여전히 제자리에 있을 때, 제1보호층에 의해 덮히지 않은 게이트-스페이서 구조는 변형된다.
본 발명에 따르면, 스페이서는 게이트의 각 측면에 직접 인접하는 실리콘 2산화물 층을 구비한다. 또한 각 스페이서는 실리콘 이산화물층과 접촉하여 형성된 실리콘 질화물층을 포함한다.
본 발명의 한 실시예에서, 상기 언급된 마스크의 제1보호층은 실리콘 2산화물을 구비한다. 이 경우, 게이트-스페이서 구조는 제1보호 층에 의해 덮히지 않은 게이트-스페이서 구조의 실리콘 질화물 부분을 제거함으로써 수정된다.
다른 실시예에서, 제1보호층은 실리콘 산화 질화물을 구비한다. 이경우, 게이트-스페이서 구조는 덮히지 않은 p-및 n-형 영역은 물론 제1보호층에 의해 덮히지 않은 게이트-스페이서 구조의 폴리실리콘 표면에서 실리콘 2산화물의 비교적 얇은 층을 성장시킴으로써 변형된다.
제1도는 실리콘 반도체 웨이퍼내로 제조된 집적 회로의 일부분을 도시하고 있다. 특히 도시된 부분은 제조 중간공정에서의 CMOS장치의 특정부를 구성한다. 실제로 다른관련장치와 같이 CMOS이외의 대다수의 장치는 공지된 기술로서 동일 웨이퍼상에 제조된다.
제1도에 있어서, 실리콘 본체(14)에는 p-웰(또는 p-터브 10과 n-웰(또는 n-터브 12)이 형성되어 있다. 웰들간의 필드-산화물 영역(16, 18, 20)은 실리콘 2산화물로 만들어진 통상적인 리세스된 아이솔레이션 영역으로 구성된다. 이후 설명되는 특정 단계에 따르면, n-채널 트랜지스터가 p-웰(10)내에 형성되고, 또한 필드-산화물 영역(18)에 의해 측면적으로 분리되어서 n-웰(12)내에 p-채널 트랜지스터가 형성된다.
제1도에 도시된 통상적인 구조는 실리콘 2 산화물로 만들어진 게이트-산화물 영역(22, 24)을 포함하고 있다. 예컨대 영역(22, 24)들 각각의 두께는 1020nm)이다.
제1도의 게이트-산화물 영역(22, 24)을 덮고 있는 것은 도핑 농도가 큰 폴리실리콘 게이트(26, 28)이다. 각 게이트의 두께는 350500nm이며, 단위 면적당 시트 저항이 약 20이 되도록 인이나 비소 같은 n-형 불순물로 도핑되어 있다. 각 게이트(26, 28)의 길이 d1은 약 1이다.
제1도에 도시한 실리콘벽(10, 12)의 폴리실리콘 게이트(26, 28)의 노출면은 약 900에서 산화된다. 게이트(26, 28)의 도핑 농도가 크기 때문에 노출면상에는 약 60nm 두께의 실리콘 2 산화물층이 형성되며, 동시에 도핑 농도가 비교적 작은 웰(10, 12)의 노출면상에는 약 30nm두께의 실리콘 2 산화물층이 형성된다. 따라서, 표준 저압화학 증착(LPCVD) 단계에서 구조체의 상부면에 실리콘 질화물층이 증착된다. 이것의 두께는 게이트(26, 28)의 측면에 놓인 두꺼운 경사형 웰부분을 제외하면 어느곳이든 200nm이다. 제2도에서는 산화물층과 질화물층을 도면번호(30)와 (32)로 표시하였다.
다음, 이방성 반응 이온 에칭(RIE) 단계에서는 상기 경사형 웰부분을 제외하고는 제2도의 모든 질화물층(32)이 제거된다. 또한, 기저의 이산화층(30)의 노출 부분도 제거된다. 예컨대, 이 단계에서는 CO2, CHF3및 He으로 도출된 공지된 플라즈마를 이용하여 실행된다. 이러한 에칭은 게이트(26, 28)와 노출된 웰(10, 12)으로 된 표면에 전혀 영향을 주지 않는다. 이것의 이점으로는 표준 O2플라즈마의 영향을 받아서 반응성 이온 에칭시에 형성된 표면으로부터 제거된다는 점이다. 제3도는 이러한 제조 공정을 도시하고 있다.
제3도에 있어서, 실리콘 질화물층의 잔류 부분은 게이트(26)와 게이트(28)의 각 측면에 놓인 부분(36, 37) 근처의 부분(34, 35)으로 구성된다. 이들 각 질화물 부분의 바닥의 폭 d2는 200250nm이다. 이들 질화물 부분과 게이트 사이에는 제2도에 도시한 산화물층(30)의 잔류 부분이 놓인다. 제3도에서 이들 잔류 산화부분은 도면번호(3841)로 표시하였다. 질화물과 산화물 부분이 인접쌍이 게이트 스페이서를 구성한다.
본 발명의 원리에 따르면, 약 40nm인 실리콘 2산화물층(44)은 제4도에 도시된 바와같이 상부면 표면 전체에 증착된다. 선택적으로 이후 설명되는 이유로, 층(44)은 약 20nm두께의 비정질 실리콘의 피복층을 갖는 실리콘 2산화물의 약 20nm를 포함하는 증착된 2층일 수 있다. 이러한 두 경우에 있어서, 증착층(44)은 이후 상세히 설명되는 바와같이 다른 게이트(26, 28)를 남겨두고 질화물 스페이서를 제거시킴으로서 공정을 행할 수 있다.
일반적으로 포토레지스터 마스크(제1도의 구조체를 형성한 후 상기 공정으로 사용되는 제1마스크)는 p-채널 트랜지스터가 형성된 구조체의 영역을 피복하는데 사용할 수 있다. 따라서 포토레지스터로 피복되지 않은 증착된 산화물층의 이들부분은 예컨대 HF용액을 이용한 표준 용액 에칭 공정으로 제거한다. 상당량의 n+도우즈는 이때에 p-웰(10)의 피복되지 않는 스페이스 영역에 주입된다. 예컨대, 표면에 수직으로단위당 1015개의 비소원자를 80,000120,000전자 볼트(eV)의 에너지로 주입한다. p-웰(10)에 형성된 n+영역은 제5도에서 도면번호(46, 48)로서 도시하였다. 또한, 제5도의 도면번호(50)는 상기 포토레지스트 마스크이다. 마스크(50)를 덮고 있는 것은 이산화물층(44)의 잔류부분(52)이다.
표준 O2플라즈마에 있어서, 제5도의 포토레지스트 마스크(50)가 제거된다. 다음에 게이트 스페이서의 질화물부분(34, 35)도 제거된다. 이러한 과정은 약 150의 인산용액에 약 1시간 30분 동안 담궈두므로써 행해진다. 이 제거 공정중에 부분(36, 37)은 산화층(52)에 의해서 보호되기 때문에 고온의 인산에 의한 영향을 받지 않는다. 또한 부분(34, 35)을 제거하는데 사용한 용액 에칭은 구조체의 실리콘 표면과 노출폴리실리콘 표면에 거의 영향을 주지 않는다.
필요에 따라서 인산에 대한 산화층(52, 제5도)의 저항성은 약 900도의 산소 분위기에서 약 30분 동안 층을 어닐링함으로서 향상될 수 있다. 선택적으로 인산에 대한 저항성 증대는 산화층(52)을 언급한바 있는 산화-폴리실리콘양층으로 대체시킴으로서 실현할 수 있다. 저항성이 증대되지 않는 경우에, 산화층(52)의 두께는 인산에 의해서 작아지지만, 그러나 실용상에 있어서는 기저 스페이서를 보호하는데는 충분하다. 제6도는 이러한 공정 단계에서의 구조를 도시하고 있다.
본 발명에 따르면, n+주입으로 인한 주입 손상을 제거하기 위하여 어닐링 단계를 실행하는 것이 장점이 된다. 최종 디바이스에서 요구되는 p+이나 n-의 주입이 행해지지 않기 때문에, 어닐링 단계에서의 열적 저항성은 나중의 p+와 n-의 주입량에 의해서가 아니라 임계치의 주입 농도에 의해 지배된다. 따라서, 이러한 단계에서 행해지는 어닐링 공정은 깊이가 얕고 수평적으로 제어된 P+접합을 행하고 최종 디바이스에서 수평 n-확산을 제한함으로서 행할 수 있다. 이러한 어닐링은 900920질소 분위기에서 4590분 동안 행한다.
다음으로, 블랭킷(blanket) n-주입 단계는 n-채널 트랜지스터의 LDD부분을 형성하기 위해 행해진다. 예컨대, 이 단계에서는단위 면적당 1013개의 인 이온을 50,00070,000eV의 에너지로 주입한다. 초기에 포토레지스트 마스크(50, 제5도)가 제거되기 때문에, n-웰(12)의 표면부에도 이들 이온이 주입된다(이들 영역은 나중의 p+주입 단계 동안에 중복 보상된다).
그후 구조체는 표준 HF 용액에 담궈져서 산화층(52)이 제거된다. 따라서, 부분(36, 37)은 약 1시간 30분 동안 약 150의 인산 용액에 담굼으로서 제거된다. 제8도는 이때의 구조체를 도시하고 있다.
그후 통상적인 포토레지스터 마스크(54)가 p-웰 부분위에 형성되고 p+영역(56, 58)상에는 제9도에 도시한 바와같이 연속적으로 주입된다. 주입물로는 BF2 이온 또는 붕소 이온으로서, 단위면적당 12x1015개의 이온이 40,00060,000eV의 에너지로 주입된다. p+이온 주입회수는 이전의 n형 주입회수보다 큰 2회 이상이기 때문에, n-웰(12)의 표면 영역은 p+주입으로 중복 보상된다.
다음으로 포토레지스트 마스크(54)는 표준적인 방식으로 O2플라즈마 내에서 스트라이프된다. 열적 어닐링 주기에서는 n-와 p+의 주입으로 인한 주입 손상을 어닐링하여, n-및 p+채널 트랜지스터의 게이트와 소오스/드레인 영역간의 적정한 중첩을 보증한다. 실시예를 통해, 이러한 어닐링 과정은 질소분위기에서 약 30분 동안 섭씨 900도 정도의 온도에서 실행될 수 있다. 종래의 유리 조밀화(glass densification)단계가 차후 본 제조 공정에 포함될 경우, 상술된 열적 사이클은 불필요하게 될 수 있다. 그럴경우, 어닐링은 차후 조밀화 단계동안 발생할 것이다.
코발트 또는 티타늄과 같은 반응제 금속은, 예컨대, 제9도 도시된 구조물의 전체 상부 표면 위에 약 50nm의 두께로 스퍼터링된다. 다음에 표준기법에 의해 상기 금속은 이것이 노출된 실리콘 또는 다결정 실리콘 표면 위에 놓일 때마다 실리사이드로 변환된다. 다른 물질 위에 놓이는 나머지 변환되지 않은 금속은 에칭에 의해 제거된다. 결과적으로, 자기정렬된 저-저항의 실리사이드 접촉부는 CMOS 장치의 각 트랜지스터의 드레인, 소스 및 게이트에 대해서 형성된다. 따라서, 제10도에 도시된 바와같이, n-채널 트랜지스터는 각각 소스, 드레인 및 게이트 실리사이드 접촉부(60, 61 및 62)를 포함하며, P-채널 트랜지스터는 각각 소스, 드레인, 및 게이트 실리콘 산화물 접촉부(62, 65 및 66)를 포함한다.
몇몇 경우에 있어서, 본 구조의 상부 표면상에 코발트 또는 티타늄을 증착시키기 전에 제9도의 게이트(26 및 28)옆에 실리콘 2 산화물로 구성된 경사형 웰 스페이서를 형성하는 것이 유리하다. 종래의 방식으로도 만들어질 수 있는 이러한 스페이서는 기술적으로 널리 공지된 바와같이, 차후 본 제조공정에 있어서 금속 커버리지를 향상시켜주는 역할을 한다.
따라서 여기에서 기술된 CMOS장치의 제조를 완성하기 위해서는 다른 표면 단계가 실행된다. 이들 단계는, 예컨대, 제10도에 도시된 실리콘 산화물 접촉부에 대한 금속 접속부를 형성하는 단계를 포함한다. 이러한 접속부는 예컨대, 텅스텐으로 이루어지며 국부 상호 접속부 또는 그위에 놓인 유전체층(도시안됨)을 통해 본 구조의 다른 레벨로부터 접촉될 영역으로 사용된다.
본 발명에 따르면, 위에서 상술된 제조 순서의 두개의 유리한 변형이 실행 가능하다. 제1변형에 있어서, 제4도에 도시된 층(44)은 실리콘 2산화물 보다는 산소질화물과 같은 물질층을 포함한다. 실리콘 2산화물 및 실리사이드로 구성된 기존의 공지된 물질을 포함하는 산소질화물층은, 예컨대, 종래의 LPCVD 단계에서 약 20nm의 두께로 증착된다. 선택적으로, 물질은 1.70 및 1.72사이의 굴절률을 보이도록 형성되며, 상기 물질내에서의 산화물/질화물의 비율을 나타내며, 그에따라 차후 처리 단계에서 산소질화물층의 에칭 레이트를 결정한다(상술한 차후 단계에서, 산소질화물 또는 표시층으로 선택된 다른 표준 물질은 실리콘 이산화물에 대해 비교적 높은 에칭선택도를 나타내야만 한다).
제1변형에 있어서, 종래의 광감성 포토레지스트 마스크는 제조될 장치 구조안의 p-웰 위에 놓이는 산소질화물층의 일부를 덮는데 사용된다. 상기 산소질화물 층의 덮히지 않은 부분은, 예컨대, 핫(hot) 인산을 사용하는 표준 습식 화학 에칭 단계에서 제거된다. p+도우펀트는 그때 n-웰의 노출된 표면 영역에 인가된다. 이것은, 예컨대, 약 40,000 내지 60,000eV의 에너지로 평방 센티미터당 약 1내지 2x1015BF2 또는 붕소 이온을 주입시키는 단계에서 이루어진다.
상술된 포토레지스트 마스크는, 예컨대, 그때 O2플라즈마를 사용하여 제거된다. 이때, 구조체는 제11도와 같이 나타나며, 여기서 주지된 산소질화물층의 나머니 부분은 참조번호(68)로 표시된다(제11도에서, 제거된 광감성내식막 마스크는 점선으로 도시되며 참조번호(69)로 표시된다).
다음으로 열적으로 성장된 실리콘 2 산화물의 비교적 두꺼운 층은, 예컨대, 실리콘 n-웰(12)의 표면 위와 다결정 실리콘 게이트(28)의 표면 위에 약 50 내지 60nm의 두께로 형성된다. 이 성장 단계는 산소 분위기중에서 약 30분 동안 섭씨 900도 정도의 온도에서 실행된다. 사실상, 약 10nm보다 작은 두께를 가진 산소의 얇은 층이 불가피하게 통상적으로 산소질화물 층(68)상에 형성된다.
약 30초 동안 표준 10:1HF용액안에서 상기 구조체의 침수(immersion)는 산소질화물 층으로부터 상기 얇은 산소층을 제거하는데 효과적이다. 기저 산소질화물 층은, 예컨대, 구조체를 핫인산에 약 10분 동안 침수시키므로써 제거된다.
블랭킷 n+-타입 주입물이 그때 p-웰의 표면 영역에 인가된다. 실시예를 통해, 이 주입단계는 약 100,000내지 120,000eV의 에너지에서 평방 센티미터당 약 5 내지 7x1015비소 이온을 농도를 포함한다. 상기 제1변형의 제조 사이클에서 구조체는 제12도에 도시된 바와같이 나타난다. 상술된 비교적 두껍게 성장된 산소층은 참조번호(70 내지 72)로 제12도에 표시된다. 층(70 내지 72)은 충분히 두꺼우므로 구조체에 지향된 상기 비소 이온량중 소량(1% 이하)만이 허용되는데, 비소 이온이 p+영역(74, 75)와 게이트(28)로 침투하는 구조이다.
제12도 구조에서 산소층(70 내지 72)은 제거된다. 이것은, 예컨대, HF를 사용하는 표준 습식 화학 에칭 단계에서 행해진다.
제12도 구조에서 실리콘 질화물로 이루어진 부분(76 내지 79)은 제거된다. 이것은, 예컨대, 앞서 설명된 첫번째 기술된 공정에서와 같이, 핫 인산에서의 침수에 의해 행해진다.
앞서 기술된 주입 단계에 의해 초래된 모든 손상은 어닐된다. 실시예를 통해, 이것은 질소 분위기에서 약 30 내지 60분 동안 섭씨 900 내지 920도 정도 온도에서 어닐링하므로써 이루어진다.
다음으로, 블랭킷 n-주입 단계가 실행된다. 이것은 약 50,000 내지 70,000eV의 에너지에서 평방 센티미터당 약 1013인 이온의 주입 농도를 포함한다. 이와같이 비교적 약한 도우즈는 사실상 앞서 형성된 p+영역(74 및 75)의 저항력에 어떠한 악영향도 미치지 않는다. 이때, 본 구조는 제13도에 도시된 바와같이 나타난다. 단지 싱글 마스킹 단계(제1도 구조를 형성한 뒤)만이 이와같은 구조를 달성하는데 요구된다. 차후 표준 단계에 있어서, 본 구조는 완전한 CMOS 장치를 형성하기 위해 종래의 방식으로 처리된다.
첫번째로 기술된 제작 과정의 제2변형에 있어서, 제1변형의 기술 내용과 관련하여 상술된 포토레지스터 마스크가 구조체의 n-웰 위에 놓이는 산소질화물 층상에 형성된다. 따라서, 제2변형에서 n+-주입단계는 p+주입보다 앞서 실행된다. 그밖의 다른 제2변형의 제조순서는 위에서 상세히 기술된 제1변형 과정과 비슷하다. 또다시, 강조하건대, 제13도에 도시된 구조를 형성하기 위해서는 싱글 마스킹 단계가 요구된다는 것을 명심해야 한다.
끝으로, 상술된 과정 및 장치는 본 발명의 원리에 의해서만 설명될 수 있음을 인지해야 한다. 본 발명의 원리에 따라, 여러가지 변경 및 대안이 본 발명의 정신 및 범위를 벗어나지 않는 조건하에서 본 기술에 숙련된 사람에 의해 이루어질 수 있다.

Claims (6)

  1. 반도체 웨이퍼에서 LDD형의 CMOS 장치를 제조하기 위한 방법에 있어서, 상기 웨이퍼에서 P 및 n-형 영역 위에 각각의 게이트를 형성하는 단계와, 상기 영역 위에 게이트-스페이서 구조를 형성하도록 상기 게이트의 각 측면을 따라 스페이서를 형성하는 단계와, 한 전도형의 영역 위에 놓이는 게이트-스페이서 구조와 소스/드레인 영역이 형성되는 상기 한 전도형 영역의 부분을 피복하며, 또다른 전도형의 영역 위에 놓이는 게이트-스페이서 구조와 소스/드레인 영역이 형성되는 상기 또다른 전도형 영역의 부분을 피복하지 않고 남기는 제1보호층과 제1보호층 위에 놓이는 레지스트층으로 이루어진 마스크를 형성하는 단계와, 상기 한 전도형의 도펀트로 또다른 전도형의 영역의 노출표면부분을 주입하는 단계와, 상기 제1보호층을 가지며 상기 제1보호층에 의해서 피복하지 않는 게이트-스페이서 구조를 수정하는 단계로 이루어진 반도체 웨이퍼에서 LDD형의 CMOS장치의 제조 방법.
  2. 제1항에 있어서, 각각의 상기 스페이서는 게이트 옆에 실리콘 질화물층과 실리콘 2산화물층과 인접하는 실리콘 질화물층으로 이루어진 반도체 웨이퍼에서 LDD형의 CMOS장치의 제조 방법.
  3. 제2항에 있어서, 상기 마스크의 제1보호층은 실리콘 2산화물 또는 산소 질화물로 이루어지는 반도체 웨이퍼 LDD형의 CMOS장치의 제조 방법.
  4. 제3항에 있어서, 상기 수정 단계는 게이트 옆의 스페이서에서 실리콘 질화물층을 제거하는 단계를 포함하는 반도체 LDD형의 CMOS장치의 제조 방법.
  5. 제4항에 있어서, 상기 마스크의 제2층을 제거하는 단계를 더 포함하는 반도체 LDD형의 CMOS장치의 제조 방법.
  6. 제5항에 있어서, 상기 제1보호층을 제거한 다음, 게이트의 스페이서에서 실리콘 질화
    물층을 제거하는 단계를 더 포함하는 반도체 LDD형의 CMOS장치의 제조 방법.
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