JP2001274263A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
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Abstract
(57)【要約】
【課題】 ＬＤＤ領域、ポケット層及び高濃度ソース／
ドレイン（Ｓ／Ｄ）領域を、最小限の製造工程数で製造
することができる半導体装置の製造方法を提供すること
を目的とする。 【解決手段】 ＣＭＯＳ用半導体基板上のＮ及びＰチャ
ネルトランジスタ（Ｔｒ）形成領域にゲート電極を形成
し、ゲート電極側壁にサイドウォールスペーサ（ＳＳ）
を形成し、ＰチャネルＴｒ形成領域をレジストで被覆
し、ＮチャネルＴｒ形成領域にＳ／Ｄ領域を形成し、こ
の領域におけるゲート電極のＳＳの一部を除去し、ＬＤ
Ｄ領域を形成し、レジストを除去し、ＮチャネルＴｒ形
成領域をレジストで被覆し、ＰチャネルＴｒ形成領域に
Ｓ／Ｄ領域を形成し、この領域におけるゲート電極のＳ
Ｓの一部を除去し、ＬＤＤ領域を形成する半導体装置の
製造方法。
ドレイン（Ｓ／Ｄ）領域を、最小限の製造工程数で製造
することができる半導体装置の製造方法を提供すること
を目的とする。 【解決手段】 ＣＭＯＳ用半導体基板上のＮ及びＰチャ
ネルトランジスタ（Ｔｒ）形成領域にゲート電極を形成
し、ゲート電極側壁にサイドウォールスペーサ（ＳＳ）
を形成し、ＰチャネルＴｒ形成領域をレジストで被覆
し、ＮチャネルＴｒ形成領域にＳ／Ｄ領域を形成し、こ
の領域におけるゲート電極のＳＳの一部を除去し、ＬＤ
Ｄ領域を形成し、レジストを除去し、ＮチャネルＴｒ形
成領域をレジストで被覆し、ＰチャネルＴｒ形成領域に
Ｓ／Ｄ領域を形成し、この領域におけるゲート電極のＳ
Ｓの一部を除去し、ＬＤＤ領域を形成する半導体装置の
製造方法。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法及び半導体装置に関し、より詳細には、ホットキャ
リア耐性に優れ、さらに短チャネル効果が抑制された半
導体装置の製造方法及び半導体装置に関する。
方法及び半導体装置に関し、より詳細には、ホットキャ
リア耐性に優れ、さらに短チャネル効果が抑制された半
導体装置の製造方法及び半導体装置に関する。
【０００２】
【従来の技術】従来のＭＯＳ型トランジスタは、一般
に、ホットキャリア耐性を向上するためにＬＤＤ（Ligh
tly Doped Drain）領域を有し、また、短チャネル効果
及びパンチスルーを抑制するために、ＬＤＤ領域とチャ
ネル領域との間にソース／ドレイン領域とは異なる導電
型の不純物層（以下、ポケット層と記す）を有する構造
を利用している。
に、ホットキャリア耐性を向上するためにＬＤＤ（Ligh
tly Doped Drain）領域を有し、また、短チャネル効果
及びパンチスルーを抑制するために、ＬＤＤ領域とチャ
ネル領域との間にソース／ドレイン領域とは異なる導電
型の不純物層（以下、ポケット層と記す）を有する構造
を利用している。
【０００３】以下に、ＬＤＤ領域とポケット層とを有す
るＣＭＯＳトランジスタの製造方法を説明する。
るＣＭＯＳトランジスタの製造方法を説明する。
【０００４】まず、図４（ａ）に示すように、素子分離
領域２２を有する半導体基板２１上にＶｔｈ調整のため
のイオン注入を行った後、ＲＣＡ洗浄等の前処理を行
う。この後、熱酸化によりゲート絶縁膜２３を形成し、
この上にポリシリコン膜を堆積し、このポリシリコン膜
を所望の形状にパターニングしてゲート電極２４と配線
の一部（図示せず）を形成する。
領域２２を有する半導体基板２１上にＶｔｈ調整のため
のイオン注入を行った後、ＲＣＡ洗浄等の前処理を行
う。この後、熱酸化によりゲート絶縁膜２３を形成し、
この上にポリシリコン膜を堆積し、このポリシリコン膜
を所望の形状にパターニングしてゲート電極２４と配線
の一部（図示せず）を形成する。
【０００５】次に、図４（ｂ）に示すように、Ｐチャネ
ルトランジスタ形成領域をレジスト２５によって被覆
し、Ｎチャネルトランジスタ形成領域に、基板表面に対
する法線方向から（以下、単に０°と記す）Ｎ型不純物
のイオン注入を行い、ＬＤＤ領域２６を形成する。さら
に、法線方向から３０〜４０°の注入角度（以下、単に
３０〜４０°と記す）でＰ型不純物をイオン注入し、ポ
ケット層２７を形成する。
ルトランジスタ形成領域をレジスト２５によって被覆
し、Ｎチャネルトランジスタ形成領域に、基板表面に対
する法線方向から（以下、単に０°と記す）Ｎ型不純物
のイオン注入を行い、ＬＤＤ領域２６を形成する。さら
に、法線方向から３０〜４０°の注入角度（以下、単に
３０〜４０°と記す）でＰ型不純物をイオン注入し、ポ
ケット層２７を形成する。
【０００６】続いて、図４（ｃ）に示すように、レジス
ト２５を除去した後、Ｎチャネルトランジスタ形成領域
をレジスト２８によって被覆した後、Ｐチャネルトラン
ジスタ形成領域に、上記と同様にＬＤＤ領域２９及びポ
ケット層３０を形成する。
ト２５を除去した後、Ｎチャネルトランジスタ形成領域
をレジスト２８によって被覆した後、Ｐチャネルトラン
ジスタ形成領域に、上記と同様にＬＤＤ領域２９及びポ
ケット層３０を形成する。
【０００７】この後、図４（ｄ）に示すように、得られ
た半導体基板２１上にＨＴＯ（HighTemperature Oxid
e）膜を堆積し、全面エッチバックすることにより、ゲ
ート電極２４の側壁にサイドウォールスペーサ３１を形
成する。
た半導体基板２１上にＨＴＯ（HighTemperature Oxid
e）膜を堆積し、全面エッチバックすることにより、ゲ
ート電極２４の側壁にサイドウォールスペーサ３１を形
成する。
【０００８】次に、図４（ｅ）に示すように、Ｐチャネ
ルトランジスタ形成領域をレジスト３２によって被覆し
た後、Ｎチャネルトランジスタ形成領域に、７°の注入
角度でＮ型不純物のイオン注入を行い、高濃度のソース
／ドレイン領域３３を形成する。
ルトランジスタ形成領域をレジスト３２によって被覆し
た後、Ｎチャネルトランジスタ形成領域に、７°の注入
角度でＮ型不純物のイオン注入を行い、高濃度のソース
／ドレイン領域３３を形成する。
【０００９】続いて、図４（ｆ）に示すように、Ｎチャ
ネルトランジスタ形成領域をレジスト３４によって被覆
した後、上記と同様に高濃度のソース／ドレイン領域３
４を形成する。
ネルトランジスタ形成領域をレジスト３４によって被覆
した後、上記と同様に高濃度のソース／ドレイン領域３
４を形成する。
【００１０】その後、公知の方法により熱処理を行って
Ｎ型及びＰ型不純物を活性化し、さらに、層間絶縁膜、
コンタクトホール、配線パターンを形成して半導体装置
を完成させる。
Ｎ型及びＰ型不純物を活性化し、さらに、層間絶縁膜、
コンタクトホール、配線パターンを形成して半導体装置
を完成させる。
【００１１】また、ＬＤＤ領域とポケット層とを有する
ＣＭＯＳトランジスタの別の製造方法を以下に説明す
る。
ＣＭＯＳトランジスタの別の製造方法を以下に説明す
る。
【００１２】図５（ａ）に示すように、半導体基板４０
上にゲート電極４１を形成した後、Ｐチャネルトランジ
スタ形成領域を被覆し、さらにＮチャネルトランジスタ
形成領域においては、ゲート電極４１周辺のみに開口を
有するレジスト４２を形成する。このレジスト４２とゲ
ート電極４１とをマスクとして用いて、Ｐ型不純物の斜
めイオン注入を行い、ゲート電極４１端部直下から周辺
にかけてポケット層４３を形成する。
上にゲート電極４１を形成した後、Ｐチャネルトランジ
スタ形成領域を被覆し、さらにＮチャネルトランジスタ
形成領域においては、ゲート電極４１周辺のみに開口を
有するレジスト４２を形成する。このレジスト４２とゲ
ート電極４１とをマスクとして用いて、Ｐ型不純物の斜
めイオン注入を行い、ゲート電極４１端部直下から周辺
にかけてポケット層４３を形成する。
【００１３】レジスト４２を除去し、Ｐチャネルトラン
ジスタ形成領域を被覆するレジスト（図示せず）を形成
した後、図５（ｂ）に示すように、０°でＮ型不純物を
イオン注入して高濃度ソース／ドレイン領域４４を形成
する。この際、Ｎ型不純物が、ポケット層４３の一部に
も注入されるが、Ｎ型不純物が注入された領域は、Ｎ型
及びＰ型の不純物が補償しあって、低濃度のＮ型領域、
すなわちＬＤＤ領域４５となる。
ジスタ形成領域を被覆するレジスト（図示せず）を形成
した後、図５（ｂ）に示すように、０°でＮ型不純物を
イオン注入して高濃度ソース／ドレイン領域４４を形成
する。この際、Ｎ型不純物が、ポケット層４３の一部に
も注入されるが、Ｎ型不純物が注入された領域は、Ｎ型
及びＰ型の不純物が補償しあって、低濃度のＮ型領域、
すなわちＬＤＤ領域４５となる。
【００１４】なお、Ｐチャネルトランジスタ形成領域に
も、上記と同様にレジストを用いて、ポケット層、高濃
度ソース／ドレイン領域及びＬＤＤ領域を形成する。
も、上記と同様にレジストを用いて、ポケット層、高濃
度ソース／ドレイン領域及びＬＤＤ領域を形成する。
【００１５】
【発明が解決しようとする課題】上述した半導体装置の
製造方法によれば、いずれの製造方法においても、ゲー
ト電極を形成した後、ＬＤＤ領域、ポケット層及び高濃
度ソース／ドレイン領域を形成するために、Ｎチャネル
トランジスタ形成領域とＰチャネルトランジスタ形成領
域とを、それぞれ２回ずつレジストで被覆する必要があ
り、よって、合計４回のフォトマスク工程が必要とな
り、製造工程の煩雑化を招くこととなる。
製造方法によれば、いずれの製造方法においても、ゲー
ト電極を形成した後、ＬＤＤ領域、ポケット層及び高濃
度ソース／ドレイン領域を形成するために、Ｎチャネル
トランジスタ形成領域とＰチャネルトランジスタ形成領
域とを、それぞれ２回ずつレジストで被覆する必要があ
り、よって、合計４回のフォトマスク工程が必要とな
り、製造工程の煩雑化を招くこととなる。
【００１６】また、特に後者の場合には、Ｎ型不純物と
Ｐ型不純物とを補償させることによりＬＤＤ領域を形成
するため、予め設定されたドーズでイオン注入すること
によりＬＤＤ領域を形成する方法に比較して、ＬＤＤ領
域の不純物濃度の制御が困難であるという問題もある。
Ｐ型不純物とを補償させることによりＬＤＤ領域を形成
するため、予め設定されたドーズでイオン注入すること
によりＬＤＤ領域を形成する方法に比較して、ＬＤＤ領
域の不純物濃度の制御が困難であるという問題もある。
【００１７】本発明は上記課題に鑑みなされたものであ
り、ＬＤＤ領域、ポケット層及び高濃度ソース／ドレイ
ン領域を、最小限の製造工程数で製造することができる
半導体装置の製造方法、この方法により形成される半導
体装置を提供することを目的とする。
り、ＬＤＤ領域、ポケット層及び高濃度ソース／ドレイ
ン領域を、最小限の製造工程数で製造することができる
半導体装置の製造方法、この方法により形成される半導
体装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】本発明によれば、（ａ）
ＣＭＯＳ回路形成用半導体基板上のＮチャネル及びＰチ
ャネルトランジスタ形成領域にゲート電極を形成し、
（ｂ）ゲート電極側壁にサイドウォールスペーサを形成
し、（ｃ）前記Ｐチャネルトランジスタ形成領域をレジ
ストで被覆し、該レジスト、ゲート電極及びサイドウォ
ールスペーサをマスクとして用いて前記Ｎチャネルトラ
ンジスタ形成領域にイオン注入によりソース／ドレイン
領域を形成し、（ｄ）前記Ｎチャネルトランジスタ形成
領域におけるゲート電極のサイドウォールスペーサの一
部を除去し、（ｅ）前記レジスト、ゲート電極及び得ら
れたサイドウォールスペーサをマスクとして用いてＮチ
ャネルトランジスタ形成領域にイオン注入によりＬＤＤ
領域を形成し、（ｆ）前記レジストを除去し、（ｇ）前
記Ｎチャネルトランジスタ形成領域をレジストで被覆
し、該レジスト、ゲート電極及びサイドウォールスペー
サをマスクとして用いて前記Ｐチャネルトランジスタ形
成領域にイオン注入によりソース／ドレイン領域を形成
し、（ｈ）前記Ｐチャネルトランジスタ形成領域におけ
るゲート電極のサイドウォールスペーサの一部を除去
し、（ｉ）前記レジスト、ゲート電極及び得られたサイ
ドウォールスペーサをマスクとして用いてＰチャネルト
ランジスタ形成領域にイオン注入によりＬＤＤ領域を形
成する半導体装置の製造方法が提供される。
ＣＭＯＳ回路形成用半導体基板上のＮチャネル及びＰチ
ャネルトランジスタ形成領域にゲート電極を形成し、
（ｂ）ゲート電極側壁にサイドウォールスペーサを形成
し、（ｃ）前記Ｐチャネルトランジスタ形成領域をレジ
ストで被覆し、該レジスト、ゲート電極及びサイドウォ
ールスペーサをマスクとして用いて前記Ｎチャネルトラ
ンジスタ形成領域にイオン注入によりソース／ドレイン
領域を形成し、（ｄ）前記Ｎチャネルトランジスタ形成
領域におけるゲート電極のサイドウォールスペーサの一
部を除去し、（ｅ）前記レジスト、ゲート電極及び得ら
れたサイドウォールスペーサをマスクとして用いてＮチ
ャネルトランジスタ形成領域にイオン注入によりＬＤＤ
領域を形成し、（ｆ）前記レジストを除去し、（ｇ）前
記Ｎチャネルトランジスタ形成領域をレジストで被覆
し、該レジスト、ゲート電極及びサイドウォールスペー
サをマスクとして用いて前記Ｐチャネルトランジスタ形
成領域にイオン注入によりソース／ドレイン領域を形成
し、（ｈ）前記Ｐチャネルトランジスタ形成領域におけ
るゲート電極のサイドウォールスペーサの一部を除去
し、（ｉ）前記レジスト、ゲート電極及び得られたサイ
ドウォールスペーサをマスクとして用いてＰチャネルト
ランジスタ形成領域にイオン注入によりＬＤＤ領域を形
成する半導体装置の製造方法が提供される。
【００１９】また、本発明によれば、上記の方法により
形成された半導体装置が提供される。
形成された半導体装置が提供される。
【００２０】
【発明の実施の形態】本発明の半導体装置の製造方法に
よれば、まず、工程（ａ）において、ＣＭＯＳ回路形成
用半導体基板上のＮチャネル及びＰチャネルトランジス
タ形成領域にゲート電極を形成する。
よれば、まず、工程（ａ）において、ＣＭＯＳ回路形成
用半導体基板上のＮチャネル及びＰチャネルトランジス
タ形成領域にゲート電極を形成する。
【００２１】本発明において用いることができるＣＭＯ
Ｓ回路形成用半導体基板とは、通常、半導体装置を製造
することができる半導体基板であれば、特に限定される
ものではなく、シリコン、ゲルマニウム等の元素半導
体、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体等による
基板が挙げられる。なかでもシリコン基板が好ましい。
半導体基板は、適当な抵抗を与えるためにＰ型又はＮ型
の不純物がドーピングされていてもよく、形成しようと
する半導体装置の特性等を考慮して、閾値調整のための
不純物がドーピングされていてもよく、また、Ｎ型又は
Ｐ型の不純物拡散層（ウェル）が１個又は複数個形成さ
れていてもよい。さらに、半導体基板には、ＬＯＣＯＳ
膜、トレンチ素子分離膜等により素子分離領域；トラン
ジスタ、キャパシタ、抵抗等の他の素子及びこれらによ
る回路；層間絶縁膜、ゲート絶縁膜等の絶縁膜；配線層
等が形成されていてもよい。
Ｓ回路形成用半導体基板とは、通常、半導体装置を製造
することができる半導体基板であれば、特に限定される
ものではなく、シリコン、ゲルマニウム等の元素半導
体、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体等による
基板が挙げられる。なかでもシリコン基板が好ましい。
半導体基板は、適当な抵抗を与えるためにＰ型又はＮ型
の不純物がドーピングされていてもよく、形成しようと
する半導体装置の特性等を考慮して、閾値調整のための
不純物がドーピングされていてもよく、また、Ｎ型又は
Ｐ型の不純物拡散層（ウェル）が１個又は複数個形成さ
れていてもよい。さらに、半導体基板には、ＬＯＣＯＳ
膜、トレンチ素子分離膜等により素子分離領域；トラン
ジスタ、キャパシタ、抵抗等の他の素子及びこれらによ
る回路；層間絶縁膜、ゲート絶縁膜等の絶縁膜；配線層
等が形成されていてもよい。
【００２２】ゲート電極は、通常用いられる電極材料に
より形成されるものであれば、その材料は特に限定され
るものではなく、例えば、ポリシリコン；金属（アルミ
ニウム、金、銅、銀、タングステン、タンタル、チタ
ン、コバルト等）；シリサイド（タングステンシリサイ
ド等）又はそれらの積層膜（例えば、ポリシリコンとタ
ングステンシリサイド等）等が挙げられる。ゲート電極
の膜厚は、例えば、１００〜５００ｎｍ程度が挙げられ
る。ゲート電極は、半導体基板上全面に上記電極材料
を、スパッタリング法、真空蒸着法、ＣＶＤ法、ＥＢ法
等により形成した後、フォトリゾグラフィ及びエッチン
グ工程によって所望の形状にパターニングすることによ
り形成することができる。
より形成されるものであれば、その材料は特に限定され
るものではなく、例えば、ポリシリコン；金属（アルミ
ニウム、金、銅、銀、タングステン、タンタル、チタ
ン、コバルト等）；シリサイド（タングステンシリサイ
ド等）又はそれらの積層膜（例えば、ポリシリコンとタ
ングステンシリサイド等）等が挙げられる。ゲート電極
の膜厚は、例えば、１００〜５００ｎｍ程度が挙げられ
る。ゲート電極は、半導体基板上全面に上記電極材料
を、スパッタリング法、真空蒸着法、ＣＶＤ法、ＥＢ法
等により形成した後、フォトリゾグラフィ及びエッチン
グ工程によって所望の形状にパターニングすることによ
り形成することができる。
【００２３】工程（ｂ）において、ゲート電極側壁にサ
イドウォールスペーサを形成する。サイドウォールスペ
ーサは、ゲート電極を含む半導体基板上全面に絶縁膜を
形成した後、エッチバックすることにより形成すること
ができる。
イドウォールスペーサを形成する。サイドウォールスペ
ーサは、ゲート電極を含む半導体基板上全面に絶縁膜を
形成した後、エッチバックすることにより形成すること
ができる。
【００２４】サイドウォールスペーサを形成するための
絶縁膜は、シリコン酸化膜（例えば、高温酸化膜：ＨＴ
Ｏ膜、熱酸化膜、低温酸化膜：ＬＴＯ膜）、シリコン窒
化膜等の単層膜で形成してもよいが、これらの積層膜で
形成することが好ましい。なかでも、材料又は材質の異
なる２種の積層膜で形成することが好ましい。例えば、
シリコン酸化膜（高温酸化膜又は熱酸化膜）又はシリコ
ン窒化膜からなる下層膜と、シリコン酸化膜（高温酸化
膜又は低温酸化膜）からなる上層膜との積層膜が挙げら
れ、特に、下層膜が高温酸化膜で形成することがより好
ましい。これらの組み合わせとしては、所望のエッチン
グ方法、例えば、ＲＩＥ、等方性プラズマエッチング等
のドライエッチング、酸、アルカリ又はこれらの混合溶
液を用いたウェットエッチングによって、上層膜のエッ
チングレートが下層膜よりも大きくなるような組み合わ
せ、例えば、上層膜／下層膜の選択比が５程度以上、さ
らに５〜１５程度の範囲になるような組み合わせが好ま
しい。具体的には、ＬＴＯ膜／ＨＴＯ膜、ＨＴＯ膜／熱
酸化膜、ＨＴＯ膜／シリコン窒化膜等が挙げられる。ま
た、絶縁膜の膜厚は、例えば、５０〜２００ｎｍ程度が
挙げられる。
絶縁膜は、シリコン酸化膜（例えば、高温酸化膜：ＨＴ
Ｏ膜、熱酸化膜、低温酸化膜：ＬＴＯ膜）、シリコン窒
化膜等の単層膜で形成してもよいが、これらの積層膜で
形成することが好ましい。なかでも、材料又は材質の異
なる２種の積層膜で形成することが好ましい。例えば、
シリコン酸化膜（高温酸化膜又は熱酸化膜）又はシリコ
ン窒化膜からなる下層膜と、シリコン酸化膜（高温酸化
膜又は低温酸化膜）からなる上層膜との積層膜が挙げら
れ、特に、下層膜が高温酸化膜で形成することがより好
ましい。これらの組み合わせとしては、所望のエッチン
グ方法、例えば、ＲＩＥ、等方性プラズマエッチング等
のドライエッチング、酸、アルカリ又はこれらの混合溶
液を用いたウェットエッチングによって、上層膜のエッ
チングレートが下層膜よりも大きくなるような組み合わ
せ、例えば、上層膜／下層膜の選択比が５程度以上、さ
らに５〜１５程度の範囲になるような組み合わせが好ま
しい。具体的には、ＬＴＯ膜／ＨＴＯ膜、ＨＴＯ膜／熱
酸化膜、ＨＴＯ膜／シリコン窒化膜等が挙げられる。ま
た、絶縁膜の膜厚は、例えば、５０〜２００ｎｍ程度が
挙げられる。
【００２５】なお、ＨＴＯ膜は、例えば、減圧ＣＶＤ法
により成長温度８００〜８５０℃程度の温度範囲、原料
ガスとしてＳｉＨ4、Ｎ2Ｏ等を用いて形成することがで
きる。また、ＬＴＯ膜は、成長温度３５０〜４５０℃程
度の温度範囲、原料ガスとしてＴＥＯＳ（テトラエチル
オルソシリケート）を用い、圧力を数１０Ｔｏｒｒ程度
として形成することができる。さらに、熱酸化膜は、７
００〜８５０℃程度の温度範囲、原料ガスとしてＮ
Ｈ3、ＳｉＨ4Ｃｌ2等を用い、圧力を減圧の状態として
形成することができる。
により成長温度８００〜８５０℃程度の温度範囲、原料
ガスとしてＳｉＨ4、Ｎ2Ｏ等を用いて形成することがで
きる。また、ＬＴＯ膜は、成長温度３５０〜４５０℃程
度の温度範囲、原料ガスとしてＴＥＯＳ（テトラエチル
オルソシリケート）を用い、圧力を数１０Ｔｏｒｒ程度
として形成することができる。さらに、熱酸化膜は、７
００〜８５０℃程度の温度範囲、原料ガスとしてＮ
Ｈ3、ＳｉＨ4Ｃｌ2等を用い、圧力を減圧の状態として
形成することができる。
【００２６】工程（ｃ）において、Ｐチャネルトランジ
スタ形成領域をレジストで被覆し、該レジスト、ゲート
電極及びサイドウォールスペーサをマスクとして用いて
Ｎチャネルトランジスタ形成領域にイオン注入によりソ
ース／ドレイン領域を形成する。Ｐチャネルトランジス
タ形成領域をレジストで被覆する方法は、公知の方法、
フォトリゾグラフィ及びエッチング工程により行うこと
ができる。
スタ形成領域をレジストで被覆し、該レジスト、ゲート
電極及びサイドウォールスペーサをマスクとして用いて
Ｎチャネルトランジスタ形成領域にイオン注入によりソ
ース／ドレイン領域を形成する。Ｐチャネルトランジス
タ形成領域をレジストで被覆する方法は、公知の方法、
フォトリゾグラフィ及びエッチング工程により行うこと
ができる。
【００２７】イオン注入は、例えば、砒素、リン等のＮ
型不純物を、２．０〜４．０×１０ 15ｃｍ-2程度のドー
ズ、４０〜５０ｋｅＶ程度の注入エネルギーで行うこと
ができる。イオン注入は、基板表面に対する法線方向か
ら行うことが好ましい。これにより、Ｎチャネルトラン
ジスタ形成領域にのみ、不純物濃度２．０〜４．０×１
０20ｃｍ-3程度の高濃度のソース／ドレイン領域を形成
することができる。
型不純物を、２．０〜４．０×１０ 15ｃｍ-2程度のドー
ズ、４０〜５０ｋｅＶ程度の注入エネルギーで行うこと
ができる。イオン注入は、基板表面に対する法線方向か
ら行うことが好ましい。これにより、Ｎチャネルトラン
ジスタ形成領域にのみ、不純物濃度２．０〜４．０×１
０20ｃｍ-3程度の高濃度のソース／ドレイン領域を形成
することができる。
【００２８】工程（ｄ）において、Ｎチャネルトランジ
スタ形成領域におけるゲート電極のサイドウォールスペ
ーサの一部を除去する。なお、サイドウォールスペーサ
の一部除去は、前の工程（ｃ）において形成したＰチャ
ネルトランジスタ形成領域を被覆したレジストが存在す
る状態で行う。
スタ形成領域におけるゲート電極のサイドウォールスペ
ーサの一部を除去する。なお、サイドウォールスペーサ
の一部除去は、前の工程（ｃ）において形成したＰチャ
ネルトランジスタ形成領域を被覆したレジストが存在す
る状態で行う。
【００２９】ここでの一部除去とは、サイドウォールス
ペーサを完全に除去せずに、ゲート電極側壁上のサイド
ウォールスペーサの膜厚を薄膜化することを意味する。
薄膜化は、チャネル領域と高濃度ソース／ドレイン領域
との間に形成されるＬＤＤ領域がその機能を十分に果た
すような幅に対応する程度の膜厚を除去するように行う
ことが好ましい。具体的には、等方性プラズマエッチン
グ等のドライエッチング又はウェットエッチング等によ
り行うことができる。なかでも、サイドウォールスペー
サを構成する膜の種類にもよるが、ウェットエッチング
法が好ましい。
ペーサを完全に除去せずに、ゲート電極側壁上のサイド
ウォールスペーサの膜厚を薄膜化することを意味する。
薄膜化は、チャネル領域と高濃度ソース／ドレイン領域
との間に形成されるＬＤＤ領域がその機能を十分に果た
すような幅に対応する程度の膜厚を除去するように行う
ことが好ましい。具体的には、等方性プラズマエッチン
グ等のドライエッチング又はウェットエッチング等によ
り行うことができる。なかでも、サイドウォールスペー
サを構成する膜の種類にもよるが、ウェットエッチング
法が好ましい。
【００３０】また、上記したように、サイドウォールス
ペーサが異なる材料又は材質の２層構造の積層膜により
形成されている場合には、上層膜をほぼ完全に除去し、
下層膜のうち、ゲート電極の側壁上に配置されている部
分のみを残すように除去することが好ましい。例えば、
上記したような絶縁膜の組み合わせの場合には、バッフ
ァードＨＦ（フッ化水素とフッ化アンモニウムとの混合
液）によるウェットエッチングが好ましい。このような
方法によれば、サイドウォールスペーサの一部除去の際
のゲート絶縁膜のエッチングダメージを防止することが
できる。
ペーサが異なる材料又は材質の２層構造の積層膜により
形成されている場合には、上層膜をほぼ完全に除去し、
下層膜のうち、ゲート電極の側壁上に配置されている部
分のみを残すように除去することが好ましい。例えば、
上記したような絶縁膜の組み合わせの場合には、バッフ
ァードＨＦ（フッ化水素とフッ化アンモニウムとの混合
液）によるウェットエッチングが好ましい。このような
方法によれば、サイドウォールスペーサの一部除去の際
のゲート絶縁膜のエッチングダメージを防止することが
できる。
【００３１】工程（ｅ）において、Ｐチャネルトランジ
スタ形成領域を被覆したレジスト、ゲート電極及び工程
（ｄ）において一部除去して残存したサイドウォールス
ペーサをマスクとして用いて、Ｎチャネルトランジスタ
形成領域にイオン注入によりＬＤＤ領域を形成する。
スタ形成領域を被覆したレジスト、ゲート電極及び工程
（ｄ）において一部除去して残存したサイドウォールス
ペーサをマスクとして用いて、Ｎチャネルトランジスタ
形成領域にイオン注入によりＬＤＤ領域を形成する。
【００３２】イオン注入は、例えば、砒素、リン等のＮ
型不純物を、２．０〜６．０×１０ 13ｃｍ-2程度のドー
ズ、３０〜３５ｋｅＶ程度の注入エネルギーで行うこと
ができ、注入方向は、ほぼ、基板表面に対する法線方向
から行うことが好ましい。
型不純物を、２．０〜６．０×１０ 13ｃｍ-2程度のドー
ズ、３０〜３５ｋｅＶ程度の注入エネルギーで行うこと
ができ、注入方向は、ほぼ、基板表面に対する法線方向
から行うことが好ましい。
【００３３】これにより、Ｎチャネルトランジスタ形成
領域にのみ、高濃度ソース／ドレイン領域とチャネル領
域との間に、不純物濃度２．０〜６．０×１０18ｃｍ-3
程度のＬＤＤ領域を形成することができる。
領域にのみ、高濃度ソース／ドレイン領域とチャネル領
域との間に、不純物濃度２．０〜６．０×１０18ｃｍ-3
程度のＬＤＤ領域を形成することができる。
【００３４】工程（ｆ）において、Ｐチャネルトランジ
スタ形成領域を被覆するレジストを除去する。レジスト
は、公知の方法、例えば、所望の溶液を用いたウェット
エッチングにより除去することができる。
スタ形成領域を被覆するレジストを除去する。レジスト
は、公知の方法、例えば、所望の溶液を用いたウェット
エッチングにより除去することができる。
【００３５】工程（ｇ）〜工程（ｉ）は、Ｐチャネルト
ランジスタのソース／ドレイン領域のためのイオン注入
が、例えば、ボロン又は49ＢＦ2+を用い、ドーズ１．０
〜３．０×１０15ｃｍ-2程度、注入エネルギー３０〜４
０ｋｅＶ程度、ＬＤＤ領域のためのイオン注入が、例え
ば、ボロン又は49ＢＦ2+を用い、ドーズ１．０〜４．０
×１０13ｃｍ-2程度、３０〜３５ｋｅＶ程度とする以外
は、実質的に工程（ｃ）〜（ｅ）と同様に行うことがで
きる。
ランジスタのソース／ドレイン領域のためのイオン注入
が、例えば、ボロン又は49ＢＦ2+を用い、ドーズ１．０
〜３．０×１０15ｃｍ-2程度、注入エネルギー３０〜４
０ｋｅＶ程度、ＬＤＤ領域のためのイオン注入が、例え
ば、ボロン又は49ＢＦ2+を用い、ドーズ１．０〜４．０
×１０13ｃｍ-2程度、３０〜３５ｋｅＶ程度とする以外
は、実質的に工程（ｃ）〜（ｅ）と同様に行うことがで
きる。
【００３６】なお、工程（ｇ）〜工程（ｉ）と工程
（ｃ）〜（ｅ）とは、いずれを先に行ってもよい。ま
た、工程（ｉ）の後に、工程（ｆ）と同様に、レジスト
を除去することが好ましい。
（ｃ）〜（ｅ）とは、いずれを先に行ってもよい。ま
た、工程（ｉ）の後に、工程（ｆ）と同様に、レジスト
を除去することが好ましい。
【００３７】本発明においては、上記工程（ｅ）におい
て、さらに、Ｐ型の不純物をイオン注入してＬＤＤ領域
とチャネル領域との間にポケット層を形成してもよい。
て、さらに、Ｐ型の不純物をイオン注入してＬＤＤ領域
とチャネル領域との間にポケット層を形成してもよい。
【００３８】例えば、ＬＤＤ領域のためのイオン注入を
する前又は後に、ボロン又は49ＢＦ 2+を用い、ドーズ
６．０〜８．０×１０12ｃｍ-2程度、注入エネルギー５
０〜６０ｋｅＶ程度、基板表面に対する法線方向から３
０〜４０°の注入角度でポケット層のためのイオン注入
を行う。これにより、ＬＤＤ領域とチャネル領域との間
に、不純物濃度６．０〜８．０×１０17ｃｍ-3程度のポ
ケット層を形成することができる。
する前又は後に、ボロン又は49ＢＦ 2+を用い、ドーズ
６．０〜８．０×１０12ｃｍ-2程度、注入エネルギー５
０〜６０ｋｅＶ程度、基板表面に対する法線方向から３
０〜４０°の注入角度でポケット層のためのイオン注入
を行う。これにより、ＬＤＤ領域とチャネル領域との間
に、不純物濃度６．０〜８．０×１０17ｃｍ-3程度のポ
ケット層を形成することができる。
【００３９】また、工程（ｉ）においても、砒素又はリ
ンを用い、ドーズ１．０〜２．０×１０12ｃｍ-2程度、
注入エネルギー１５０〜１６０ｋｅＶ程度でイオン注入
する以外は、実質的に工程（ｅ）と同様にポケット層を
形成することができる。
ンを用い、ドーズ１．０〜２．０×１０12ｃｍ-2程度、
注入エネルギー１５０〜１６０ｋｅＶ程度でイオン注入
する以外は、実質的に工程（ｅ）と同様にポケット層を
形成することができる。
【００４０】なお、本発明においては、上記各工程の
前、中、後に、熱処理によってＮ型及びＰ型不純物領域
の活性化を行ってもよいし、層間絶縁膜の形成、リフロ
ー工程やＣＭＰ（Chemical Mechanical Polishing）法
による絶縁膜の平坦化、コンタクトホールの形成、配線
の形成等、通常の半導体装置を完成させる工程を任意に
行うことができる。
前、中、後に、熱処理によってＮ型及びＰ型不純物領域
の活性化を行ってもよいし、層間絶縁膜の形成、リフロ
ー工程やＣＭＰ（Chemical Mechanical Polishing）法
による絶縁膜の平坦化、コンタクトホールの形成、配線
の形成等、通常の半導体装置を完成させる工程を任意に
行うことができる。
【００４１】以下に、本発明の半導体装置の製造方法を
図面に基づいて説明する。実施例１ まず、図１（ａ）に示すように、素子分離領域２を有す
る半導体基板１上の活性領域に、Ｖｔｈ（閾電圧）調整
のためのイオン注入（例えば、イオン種は11Ｂ +、注入
エネルギーは２０ｋｅＶ、ドーズは１０×１０12ｃ
ｍ-2、注入角度７°）を行った後、１〜２０ｎｍ程度の
ゲート絶縁膜３を形成する。この上に、ポリシリコン膜
を１００〜２００ｎｍ程度堆積し、フォトマスク工程を
行ってゲート電極４を形成する。
図面に基づいて説明する。実施例１ まず、図１（ａ）に示すように、素子分離領域２を有す
る半導体基板１上の活性領域に、Ｖｔｈ（閾電圧）調整
のためのイオン注入（例えば、イオン種は11Ｂ +、注入
エネルギーは２０ｋｅＶ、ドーズは１０×１０12ｃ
ｍ-2、注入角度７°）を行った後、１〜２０ｎｍ程度の
ゲート絶縁膜３を形成する。この上に、ポリシリコン膜
を１００〜２００ｎｍ程度堆積し、フォトマスク工程を
行ってゲート電極４を形成する。
【００４２】次に、図１（ｂ）に示すように、後述のサ
イドウォールスペーサ除去工程においてエッチングスト
ッパとなるサイドウォール下層膜５を１０〜２０ｎｍ程
度堆積し、さらにその上にサイドウォール上層膜６を５
０〜１５０ｎｍ程度堆積させる。
イドウォールスペーサ除去工程においてエッチングスト
ッパとなるサイドウォール下層膜５を１０〜２０ｎｍ程
度堆積し、さらにその上にサイドウォール上層膜６を５
０〜１５０ｎｍ程度堆積させる。
【００４３】ここで、サイドウォール上層膜／サイドウ
ォール下層膜としては、ＬＴＯ膜（低温酸化膜）／ＨＴ
Ｏ膜（高温酸化膜）が挙げられる。ＬＴＯ膜（低温酸化
膜）は成長温度３５０〜４５０℃、原料ガスとしてＴＥ
ＯＳ（テトラエチルオルソシリケート）を用い、圧力は
数１０Ｔｏｒｒで形成する。また、ＨＴＯ膜（高温酸化
膜）は、減圧ＣＶＤ法により、成長温度８００〜８５０
℃、原料ガスとしてＳｉＨ4、Ｎ2Ｏを用いて形成する。
ォール下層膜としては、ＬＴＯ膜（低温酸化膜）／ＨＴ
Ｏ膜（高温酸化膜）が挙げられる。ＬＴＯ膜（低温酸化
膜）は成長温度３５０〜４５０℃、原料ガスとしてＴＥ
ＯＳ（テトラエチルオルソシリケート）を用い、圧力は
数１０Ｔｏｒｒで形成する。また、ＨＴＯ膜（高温酸化
膜）は、減圧ＣＶＤ法により、成長温度８００〜８５０
℃、原料ガスとしてＳｉＨ4、Ｎ2Ｏを用いて形成する。
【００４４】続いて、図１（ｃ）に示すように、サイド
ウォール上層膜／サイドウォール下層膜をエッチバック
し、ゲート電極４の側壁にサイドウォールスペーサ７を
形成する。
ウォール上層膜／サイドウォール下層膜をエッチバック
し、ゲート電極４の側壁にサイドウォールスペーサ７を
形成する。
【００４５】次いで、図１（ｄ）に示すように、Ｐチャ
ネルトランジスタ形成領域をレジスト８によって選択的
に被覆し、Ｎチャネルトランジスタ形成領域にＮ型不純
物のイオン注入（例えばイオン種は75Ａｓ+、注入エネ
ルギー４０〜５０ｋｅＶ、ドーズは２．０〜４．０×１
０15ｃｍ-2、注入角度は７°）を行い、高濃度のソース
／ドレイン９を形成する。
ネルトランジスタ形成領域をレジスト８によって選択的
に被覆し、Ｎチャネルトランジスタ形成領域にＮ型不純
物のイオン注入（例えばイオン種は75Ａｓ+、注入エネ
ルギー４０〜５０ｋｅＶ、ドーズは２．０〜４．０×１
０15ｃｍ-2、注入角度は７°）を行い、高濃度のソース
／ドレイン９を形成する。
【００４６】その後、図１（ｅ）に示すように、レジス
ト８が存在する状態で、例えば、バッファードＨＦ（弗
酸と弗化アンモニウムの混合液）によるウェットエッチ
ングによって、ゲート電極４の側壁上のサイドウォール
スペーサ７におけるサイドウォール下層膜５の一部のみ
を残して、サイドウォールスペーサ７を除去する。ここ
で、サイドウォールスペーサ７の除去においてウェット
エッチングを使用するのは、ゲート絶縁膜のエッチング
ダメージを防止することを目的として、サイドウォール
下層膜５をエッチングストッパとして機能させるためで
ある。
ト８が存在する状態で、例えば、バッファードＨＦ（弗
酸と弗化アンモニウムの混合液）によるウェットエッチ
ングによって、ゲート電極４の側壁上のサイドウォール
スペーサ７におけるサイドウォール下層膜５の一部のみ
を残して、サイドウォールスペーサ７を除去する。ここ
で、サイドウォールスペーサ７の除去においてウェット
エッチングを使用するのは、ゲート絶縁膜のエッチング
ダメージを防止することを目的として、サイドウォール
下層膜５をエッチングストッパとして機能させるためで
ある。
【００４７】続いて、図２（ｆ）に示すように、レジス
ト８、ゲート電極４及びサイドウォールスペーサ７をマ
スクとして用いて、Ｎ型不純物のイオン注入（例えば、
イオン種は31Ｐ+、注入エネルギー３０〜３５ｋｅＶ、
ドーズは２．０〜６．０×１０13ｃｍ-2、注入角度は垂
直方向）を行い、ＬＤＤ領域１０を形成する。
ト８、ゲート電極４及びサイドウォールスペーサ７をマ
スクとして用いて、Ｎ型不純物のイオン注入（例えば、
イオン種は31Ｐ+、注入エネルギー３０〜３５ｋｅＶ、
ドーズは２．０〜６．０×１０13ｃｍ-2、注入角度は垂
直方向）を行い、ＬＤＤ領域１０を形成する。
【００４８】さらに、Ｐ型不純物のイオン注入（例え
ば、イオン種は11Ｂ+、注入エネルギー５０〜６０ｋｅ
Ｖ、ドーズは６．０〜８．０×１０12ｃｍ-2、注入角度
は３０〜４０°）を行い、ポケット層１１を形成する。
ば、イオン種は11Ｂ+、注入エネルギー５０〜６０ｋｅ
Ｖ、ドーズは６．０〜８．０×１０12ｃｍ-2、注入角度
は３０〜４０°）を行い、ポケット層１１を形成する。
【００４９】その後、図２（ｇ）に示すように、レジス
ト８の除去した後、Ｎチャネルトランジスタ形成領域を
レジスト１２によって選択的に被覆し、Ｐチャネルトラ
ンジスタ形成領域にＰ型不純物のイオン注入（例えば、
イオン種は49ＢＦ2+、注入エネルギー３０〜４０ｋｅ
Ｖ、ドーズは１．０〜３．０×１０15ｃｍ-2、注入角度
は７°）を行い、高濃度のソース／ドレイン領域１３を
形成する。
ト８の除去した後、Ｎチャネルトランジスタ形成領域を
レジスト１２によって選択的に被覆し、Ｐチャネルトラ
ンジスタ形成領域にＰ型不純物のイオン注入（例えば、
イオン種は49ＢＦ2+、注入エネルギー３０〜４０ｋｅ
Ｖ、ドーズは１．０〜３．０×１０15ｃｍ-2、注入角度
は７°）を行い、高濃度のソース／ドレイン領域１３を
形成する。
【００５０】続いて、図２（ｈ）に示すように、上記と
同様の方法によりゲート電極４の側壁上のサイドウォー
ルスペーサ７におけるサイドウォール下層膜５の一部の
みを残して、サイドウォールスペーサ７を除去し、Ｐ型
不純物のイオン注入（例えば、イオン種は49ＢＦ2+、注
入エネルギー３０〜３５ｋｅＶ、ドーズは１．０〜４．
０×１０13ｃｍ-2、注入角度は垂直方向）を行い、ＬＤ
Ｄ領域１４を形成する。
同様の方法によりゲート電極４の側壁上のサイドウォー
ルスペーサ７におけるサイドウォール下層膜５の一部の
みを残して、サイドウォールスペーサ７を除去し、Ｐ型
不純物のイオン注入（例えば、イオン種は49ＢＦ2+、注
入エネルギー３０〜３５ｋｅＶ、ドーズは１．０〜４．
０×１０13ｃｍ-2、注入角度は垂直方向）を行い、ＬＤ
Ｄ領域１４を形成する。
【００５１】さらに、Ｐ型不純物をイオン注入（例え
ば、イオン種は31Ｐ+、注入エネルギー１５０〜１５５
ｋｅＶ、ドーズは１．０〜２．０×１０13ｃｍ-2、注入
角度は３０〜４０°）を行い、ポケット層１５を形成す
る。
ば、イオン種は31Ｐ+、注入エネルギー１５０〜１５５
ｋｅＶ、ドーズは１．０〜２．０×１０13ｃｍ-2、注入
角度は３０〜４０°）を行い、ポケット層１５を形成す
る。
【００５２】次に、図２（ｉ）に示すように、レジスト
１２を除去し、熱処理によってＮ型及びＰ型不純物注入
領域の活性化を行う。
１２を除去し、熱処理によってＮ型及びＰ型不純物注入
領域の活性化を行う。
【００５３】さらに、公知の方法により、層間絶縁膜と
して、ボロンとリンとを含んだＳｉＯ2膜を、膜厚６０
０〜９００ｎｍ程度、ＣＶＤ法によって堆積し、ＣＭＰ
法により平坦化し、コンタクトホール及び配線パターン
を形成し、半導体装置を完成する。
して、ボロンとリンとを含んだＳｉＯ2膜を、膜厚６０
０〜９００ｎｍ程度、ＣＶＤ法によって堆積し、ＣＭＰ
法により平坦化し、コンタクトホール及び配線パターン
を形成し、半導体装置を完成する。
【００５４】上記実施例によれば、トランジスタのソー
ス／ドレイン領域、ＬＤＤ領域及びポケット層を形成す
るために、Ｐ及びＮチャネルトランジスタ形成領域を被
覆するためのフォト工程をそれぞれ１回ずつ必要とする
のみである。よって、プロセスの工程数の削減して、製
造コストを低減することができるとともに、ターン・ア
ラウンド・タイム（ＴＡＴ）を短縮できる。しかも、フ
ォト工程の削減により、フォト工程に起因する歩留まり
の低下や素子特性の劣化の防止を図ることができる。実施例２ 図１（ａ）〜図１（ｅ）に示す方法と同様に、半導体基
板１上にゲート電極４を形成し、Ｎチャネルトランジス
タ形成領域に、サイドウォール下層膜５によるサイドウ
ォールスペーサ及び高濃度のソース／ドレイン領域９を
形成する。
ス／ドレイン領域、ＬＤＤ領域及びポケット層を形成す
るために、Ｐ及びＮチャネルトランジスタ形成領域を被
覆するためのフォト工程をそれぞれ１回ずつ必要とする
のみである。よって、プロセスの工程数の削減して、製
造コストを低減することができるとともに、ターン・ア
ラウンド・タイム（ＴＡＴ）を短縮できる。しかも、フ
ォト工程の削減により、フォト工程に起因する歩留まり
の低下や素子特性の劣化の防止を図ることができる。実施例２ 図１（ａ）〜図１（ｅ）に示す方法と同様に、半導体基
板１上にゲート電極４を形成し、Ｎチャネルトランジス
タ形成領域に、サイドウォール下層膜５によるサイドウ
ォールスペーサ及び高濃度のソース／ドレイン領域９を
形成する。
【００５５】その後、図３（ａ）に示すように、Ｎ型不
純物のイオン注入（例えば、イオン種は31Ｐ+、注入エ
ネルギー３０〜３５ｋｅＶ、ドーズは２．０〜６．０×
１０1 3ｃｍ-2、注入角度は０°）を行い、ＬＤＤ領域１
０を形成する。
純物のイオン注入（例えば、イオン種は31Ｐ+、注入エ
ネルギー３０〜３５ｋｅＶ、ドーズは２．０〜６．０×
１０1 3ｃｍ-2、注入角度は０°）を行い、ＬＤＤ領域１
０を形成する。
【００５６】続いて、図３（ｂ）に示すように、レジス
ト８を除去した後、Ｎチャネルトランジスタ形成領域を
レジスト１２で被覆し、Ｐチャネルトランジスタ形成領
域に、同様に高濃度のソース／ドレイン領域１３及びＬ
ＤＤ領域１４を形成する。
ト８を除去した後、Ｎチャネルトランジスタ形成領域を
レジスト１２で被覆し、Ｐチャネルトランジスタ形成領
域に、同様に高濃度のソース／ドレイン領域１３及びＬ
ＤＤ領域１４を形成する。
【００５７】次に、図３（ｃ）に示すように、レジスト
１２を除去し、熱処理によってＮ型及びＰ型不純物注入
領域の活性化を行う。
１２を除去し、熱処理によってＮ型及びＰ型不純物注入
領域の活性化を行う。
【００５８】その後、上記と同様に層間絶縁膜、コンタ
クトホール及び配線パターンを形成し、半導体装置を完
成する。
クトホール及び配線パターンを形成し、半導体装置を完
成する。
【００５９】上記実施例によれば、トランジスタのソー
ス／ドレイン領域、ＬＤＤ領域を形成するために、Ｐ及
びＮチャネルトランジスタ形成領域を被覆するためのフ
ォト工程をそれぞれ１回ずつ必要とするのみである。よ
って、プロセスの工程数の削減して、製造コストを低減
することができるとともに、ターン・アラウンド・タイ
ム（ＴＡＴ）を短縮できる。しかも、フォト工程の削減
により、フォト工程に起因する歩留まりの低下や素子特
性の劣化の防止を図ることができる。
ス／ドレイン領域、ＬＤＤ領域を形成するために、Ｐ及
びＮチャネルトランジスタ形成領域を被覆するためのフ
ォト工程をそれぞれ１回ずつ必要とするのみである。よ
って、プロセスの工程数の削減して、製造コストを低減
することができるとともに、ターン・アラウンド・タイ
ム（ＴＡＴ）を短縮できる。しかも、フォト工程の削減
により、フォト工程に起因する歩留まりの低下や素子特
性の劣化の防止を図ることができる。
【００６０】
【発明の効果】本発明によれば、Ｐ及びＮチャネルトラ
ンジスタ形成領域を被覆するためのフォト工程をそれぞ
れ１回ずつ行うのみで、Ｐ及びＮチャネルトトランジス
タのソース／ドレイン領域及びＬＤＤ領域を形成するこ
とができる。よって、プロセスの工程数の削減して、製
造コストを低減することができるとともに、ターン・ア
ラウンド・タイム（ＴＡＴ）を短縮できる。しかも、フ
ォト工程の削減により、フォト工程に起因する歩留まり
の低下や素子特性の劣化の防止を図ることが可能とな
る。
ンジスタ形成領域を被覆するためのフォト工程をそれぞ
れ１回ずつ行うのみで、Ｐ及びＮチャネルトトランジス
タのソース／ドレイン領域及びＬＤＤ領域を形成するこ
とができる。よって、プロセスの工程数の削減して、製
造コストを低減することができるとともに、ターン・ア
ラウンド・タイム（ＴＡＴ）を短縮できる。しかも、フ
ォト工程の削減により、フォト工程に起因する歩留まり
の低下や素子特性の劣化の防止を図ることが可能とな
る。
【００６１】また、工程（ｅ）において、さらに、Ｐ型
の不純物をイオン注入してＬＤＤ領域とチャネル領域と
の間にポケット層を形成し、工程（ｉ）において、さら
に、Ｎ型の不純物をイオン注入してＬＤＤ領域とチャネ
ル領域との間にポケット層を形成する場合には、Ｐ及び
Ｎチャネルトランジスタ形成領域を被覆するためのフォ
ト工程をそれぞれ１回ずつ行うのみで、ＬＤＤ領域と、
高濃度ソース／ドレイン領域と、ポケット領域とを形成
することができ、上記と同様に、製造コストの低減及び
ＴＡＴの短縮を図ることができる。
の不純物をイオン注入してＬＤＤ領域とチャネル領域と
の間にポケット層を形成し、工程（ｉ）において、さら
に、Ｎ型の不純物をイオン注入してＬＤＤ領域とチャネ
ル領域との間にポケット層を形成する場合には、Ｐ及び
Ｎチャネルトランジスタ形成領域を被覆するためのフォ
ト工程をそれぞれ１回ずつ行うのみで、ＬＤＤ領域と、
高濃度ソース／ドレイン領域と、ポケット領域とを形成
することができ、上記と同様に、製造コストの低減及び
ＴＡＴの短縮を図ることができる。
【００６２】さらに、工程（ｂ）において、サイドウォ
ールスペーサを、高温酸化膜、熱酸化膜又はシリコン窒
化膜からなる下層膜と、高温酸化膜又は低温酸化膜から
なる上層膜との積層膜で形成することからなる場合、特
に、工程（ｄ）及び（ｈ）において、上層膜／下層膜の
選択比が５〜１５となるウェットエッチング法によって
上層膜をほぼ完全に除去することによりサイドウォール
スペーサの一部を除去する場合には、ゲート絶縁膜のダ
メージを最小限に抑えることができ、歩留まりの低下や
素子特性の劣化をより防止することができる。
ールスペーサを、高温酸化膜、熱酸化膜又はシリコン窒
化膜からなる下層膜と、高温酸化膜又は低温酸化膜から
なる上層膜との積層膜で形成することからなる場合、特
に、工程（ｄ）及び（ｈ）において、上層膜／下層膜の
選択比が５〜１５となるウェットエッチング法によって
上層膜をほぼ完全に除去することによりサイドウォール
スペーサの一部を除去する場合には、ゲート絶縁膜のダ
メージを最小限に抑えることができ、歩留まりの低下や
素子特性の劣化をより防止することができる。
【００６３】また、本発明によれば、信頼性が高く、低
コストの半導体装置を提供することが可能となる。
コストの半導体装置を提供することが可能となる。
【図１】本発明の半導体装置の製造方法を説明するため
の製造工程を示す要部の概略断面工程図である。
の製造工程を示す要部の概略断面工程図である。
【図２】本発明の半導体装置の製造方法を説明するため
の製造工程を示す要部の概略断面工程図である。
の製造工程を示す要部の概略断面工程図である。
【図３】本発明の半導体装置の製造方法を説明するため
の別の製造工程を示す要部の概略断面工程図である。
の別の製造工程を示す要部の概略断面工程図である。
【図４】従来の半導体装置の製造方法を示す製造工程図
である。
である。
【図５】従来の別の半導体装置の製造方法を示す製造工
程図である。
程図である。
１ 半導体基板 ２ 素子分離領域 ３ ゲート絶縁膜 ４ ゲート電極 ５ サイドウォール下層膜 ６ サイドウォール上層膜 ７ サイドウォールスペーサ ８、１２ レジスト ９、１３ ソース／ドレイン領域 １０、１４ ＬＤＤ領域 １１、１５ ポケット層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 下村 奈良和 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5F040 DA06 DA17 DB03 DB09 DB10 DC01 DC03 DC04 EC01 EC07 EC08 EC09 EC10 EC13 EF02 EF13 EK01 EK05 EM01 EM02 FA05 FA07 FA10 FB03 FB04 FC02 FC13 FC21 FC22 5F048 AA05 AA07 AA09 AC03 BA01 BB05 BB08 BB09 BC06 BD04 BE08 BG14 DA25 DA27 DA30
Claims (6)
- 【請求項１】 （ａ）ＣＭＯＳ回路形成用半導体基板上
のＮチャネル及びＰチャネルトランジスタ形成領域にゲ
ート電極を形成し、 （ｂ）ゲート電極側壁にサイドウォールスペーサを形成
し、 （ｃ）前記Ｐチャネルトランジスタ形成領域をレジスト
で被覆し、該レジスト、ゲート電極及びサイドウォール
スペーサをマスクとして用いて前記Ｎチャネルトランジ
スタ形成領域にイオン注入によりソース／ドレイン領域
を形成し、 （ｄ）前記Ｎチャネルトランジスタ形成領域におけるゲ
ート電極のサイドウォールスペーサの一部を除去し、 （ｅ）前記レジスト、ゲート電極及び得られたサイドウ
ォールスペーサをマスクとして用いてＮチャネルトラン
ジスタ形成領域にイオン注入によりＬＤＤ領域を形成
し、 （ｆ）前記レジストを除去し、 （ｇ）前記Ｎチャネルトランジスタ形成領域をレジスト
で被覆し、該レジスト、ゲート電極及びサイドウォール
スペーサをマスクとして用いて前記Ｐチャネルトランジ
スタ形成領域にイオン注入によりソース／ドレイン領域
を形成し、 （ｈ）前記Ｐチャネルトランジスタ形成領域におけるゲ
ート電極のサイドウォールスペーサの一部を除去し、 （ｉ）前記レジスト、ゲート電極及び得られたサイドウ
ォールスペーサをマスクとして用いてＰチャネルトラン
ジスタ形成領域にイオン注入によりＬＤＤ領域を形成す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 工程（ｅ）において、さらに、Ｐ型の不
純物をイオン注入してＬＤＤ領域とチャネル領域との間
にポケット層を形成し、 工程（ｉ）において、さらに、Ｎ型の不純物をイオン注
入してＬＤＤ領域とチャネル領域との間にポケット層を
形成することからなる請求項１に記載の方法。 - 【請求項３】 工程（ｂ）において、サイドウォールス
ペーサを材料又は材質の異なる下層膜と上層膜との積層
膜で形成することからなる請求項１又は２に記載の方
法。 - 【請求項４】 下層膜が、高温酸化膜、熱酸化膜又はシ
リコン窒化膜からなり、上層膜が、高温酸化膜又は低温
酸化膜からなる請求項３に記載の方法。 - 【請求項５】 工程（ｄ）及び（ｈ）において、上層膜
／下層膜の選択比が５〜１５となるウェットエッチング
法によって上層膜をほぼ完全に除去することによりサイ
ドウォールスペーサの一部を除去することからなる請求
項３又は４に記載の方法。 - 【請求項６】 請求項１〜５のいずれかに記載の方法に
より形成された半導体装置。
Priority Applications (4)
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|---|---|---|---|
| JP2000082365A JP2001274263A (ja) | 2000-03-23 | 2000-03-23 | 半導体装置の製造方法及び半導体装置 |
| US09/766,613 US20010025994A1 (en) | 2000-03-23 | 2001-01-23 | Process for producing semiconductor device and semiconductor device |
| TW090103803A TW594887B (en) | 2000-03-23 | 2001-02-20 | Process for producing semiconductor device and semiconductor device |
| KR1020010014350A KR20010093055A (ko) | 2000-03-23 | 2001-03-20 | 반도체장치의 제조방법 및 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000082365A JP2001274263A (ja) | 2000-03-23 | 2000-03-23 | 半導体装置の製造方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001274263A true JP2001274263A (ja) | 2001-10-05 |
Family
ID=18599183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000082365A Pending JP2001274263A (ja) | 2000-03-23 | 2000-03-23 | 半導体装置の製造方法及び半導体装置 |
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|---|---|
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| JP (1) | JP2001274263A (ja) |
| KR (1) | KR20010093055A (ja) |
| TW (1) | TW594887B (ja) |
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| JP2004311999A (ja) * | 2003-04-08 | 2004-11-04 | Samsung Electronics Co Ltd | 浅いソース／ドレーン領域を有する半導体素子の製造方法 |
| US7122417B2 (en) | 2003-02-11 | 2006-10-17 | Samsung Electronics Co., Ltd. | Methods for fabricating metal-oxide-semiconductor field effect transistors using gate sidewall spacers |
| JP2013527607A (ja) * | 2010-04-29 | 2013-06-27 | クアルコム，インコーポレイテッド | 向上したデバイス特性を有するネイティブデバイスおよび製造方法 |
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| JP2004014941A (ja) * | 2002-06-10 | 2004-01-15 | Nec Corp | 半導体装置、これを用いた回路、および半導体装置の製造方法 |
| JP4188637B2 (ja) * | 2002-08-05 | 2008-11-26 | 独立行政法人産業技術総合研究所 | 半導体装置 |
| WO2005057662A2 (en) * | 2003-12-10 | 2005-06-23 | Koninklijke Philips Electronics N.V. | Method and apparatus for fabricating ultra-shallow junction metal-oxide semiconductor integrated circuit devices. |
| US7015108B2 (en) * | 2004-02-26 | 2006-03-21 | Intel Corporation | Implanting carbon to form P-type drain extensions |
| US7468305B2 (en) * | 2006-05-01 | 2008-12-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Forming pocket and LDD regions using separate masks |
| US20180226292A1 (en) * | 2017-02-06 | 2018-08-09 | Globalfoundries Inc. | Trench isolation formation from the substrate back side using layer transfer |
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|---|---|---|---|---|
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| US4843023A (en) * | 1985-09-25 | 1989-06-27 | Hewlett-Packard Company | Process for forming lightly-doped-drain (LDD) without extra masking steps |
| JPS62190862A (ja) * | 1986-02-18 | 1987-08-21 | Matsushita Electronics Corp | 相補型ｍｏｓ集積回路の製造方法 |
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| EP0456318B1 (en) * | 1990-05-11 | 2001-08-22 | Koninklijke Philips Electronics N.V. | CMOS process utilizing disposable silicon nitride spacers for making lightly doped drain transistors |
| JP2982383B2 (ja) * | 1991-06-25 | 1999-11-22 | 日本電気株式会社 | Ｃｍｏｓトランジスタの製造方法 |
| JPH05315558A (ja) * | 1992-05-07 | 1993-11-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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2000
- 2000-03-23 JP JP2000082365A patent/JP2001274263A/ja active Pending
-
2001
- 2001-01-23 US US09/766,613 patent/US20010025994A1/en not_active Abandoned
- 2001-02-20 TW TW090103803A patent/TW594887B/zh not_active IP Right Cessation
- 2001-03-20 KR KR1020010014350A patent/KR20010093055A/ko not_active Application Discontinuation
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