JP2013527607A - 向上したデバイス特性を有するネイティブデバイスおよび製造方法 - Google Patents

向上したデバイス特性を有するネイティブデバイスおよび製造方法 Download PDF

Info

Publication number
JP2013527607A
JP2013527607A JP2013508019A JP2013508019A JP2013527607A JP 2013527607 A JP2013527607 A JP 2013527607A JP 2013508019 A JP2013508019 A JP 2013508019A JP 2013508019 A JP2013508019 A JP 2013508019A JP 2013527607 A JP2013527607 A JP 2013527607A
Authority
JP
Japan
Prior art keywords
implant
gate structure
pocket
drain
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013508019A
Other languages
English (en)
Other versions
JP5676751B2 (ja
Inventor
シャシャーンク・エス・エクボテ
ロンティアン・チャン
Original Assignee
クアルコム,インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by クアルコム,インコーポレイテッド filed Critical クアルコム,インコーポレイテッド
Publication of JP2013527607A publication Critical patent/JP2013527607A/ja
Application granted granted Critical
Publication of JP5676751B2 publication Critical patent/JP5676751B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107Substrate region of field-effect devices
    • H01L29/1075Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66492Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

ネイティブデバイスを製造するための方法が提示される。本方法は、内側マーカ領域の外縁から開始して、基板の上にゲート構造を形成するステップであって、ゲート構造は長手方向に延在するステップと、MDD注入を実行するステップであって、各注入は、ゲート構造に対して異なる向きを使用して実行されるステップと、ポケット注入を実行するステップであって、各注入は、ゲート構造に対して異なる向きを使用して実行され、ポケット注入の濃度は向きに基づいて変化するステップを含む。ネイティブデバイスとして製造されるトランジスタであって、内側マーカ領域と、内側マーカ領域を囲む外側活性領域と、内側マーカ領域に結合されるゲート構造と、外側活性領域内に配置される第1および第2のソース/ドレインインプラントとを含み、ゲート構造は第1と第2のソース/ドレインインプラントの間に置かれる、トランジスタが提示される。

Description

開示する実施形態は一般的に、半導体デバイスおよびその製造を対象とする。より詳細には、実施形態は、チャネル内のドーパント濃度が低減されているポケットインプラントを用いて製造されるネイティブデバイスに関する。
ネイティブデバイスは、従来のMOSトランジスタにおいて見られるような、チャネル領域内のドーパントをしきい値調整することなく形成することができるNMOSトランジスタを含むことがある。たとえば、ネイティブNMOSトランジスタは、従来のNMOSトランジスタにおいては一般的に利用されているPWELLおよびVTNインプラントを用いることなく製造され得る。このようにドーパントをしきい値調整することをなくすことによって、チャネル内の電荷担体の移動度を向上させることができる。移動度を向上させることによって、しきい値電圧(VT)および基板バイアス効果(body effect)を低減させることができ、さらに、デバイスのトランスコンダクタンス(g)を向上させることができ、これはアナログおよび混合信号の用途に対して有益であり得る。
従来のネイティブデバイスは一般的に、短チャネル効果を制御するためのポケットインプラント(ハローインプラントとも呼ばれる)も含む。しかしながら、デバイス寸法が縮小し、ポケットインプラントがより多く使用されるに伴って、ネイティブデバイスのチャネル移動度は低減されている。したがって、ネイティブ製造を使用して低VTおよび高gを達成することはますます困難になっている。その上、このように移動度が低減されることによって、隣接するデバイス間の特性の変動も増大し得る。要約すれば、ポケットインプラントの高濃度ドーピング(heavy doping)によってネイティブ製造手法を使用することに対する本来の目的に矛盾する可能性がある。
したがって、低しきい値電圧、高トランスコンダクタンス、および製造されるデバイスの間での向上した一貫性を維持するために、デバイスチャネル内のドーパント濃度を低減することができる、ネイティブデバイスのための製造技法が必要とされている。
本開示の開示する実施形態は、向上したデバイス特性を有するネイティブデバイスを製造するための方法を対象とする。
ネイティブデバイスを製造するための一実施形態が説明される。この実施形態は、内側マーカ領域の外縁から開始して、基板の上にゲート構造を形成することを含むことができ、ゲート構造は長手方向に延在する。本方法は、中程度ドープドレイン(MDD: Medium Doped Drain)注入を実行することをさらに含むことができ、各注入は、ゲート構造に対して異なる向きを使用して実行される。本方法は、ポケット注入を実行することをも含むことができ、各注入は、ゲート構造に対して異なる向きを使用して実行され、さらに、ポケットインプラントの濃度は向きに基づいて変化する。ソース・ドレイン注入を実行するとき、上記の実施形態は、ゲート構造の長手方向に対して実質的に平行である第1のセットの向きからMDD注入を実行することと、ゲート構造の長手方向に対して実質的に垂直である第2のセットの向きからMDD注入を実行することとをさらに含むことができる。ポケット注入を実行するとき、実施形態は、ゲート構造の長手方向に対して実質的に平行である第1のセットの向きからポケット注入を実行することと、ゲート構造の長手方向に対して実質的に垂直である第2のセットの向きからポケット注入を実行することとをさらに含むことができる。
別の実施形態では、ネイティブデバイスとして製造されるトランジスタが説明される。実施形態は内側マーカ領域と、内側マーカ領域を囲む外側活性領域とを含むことができる。この実施形態は、内側マーカ領域に結合されるゲート構造と、外側活性領域内に配置される第1のソース/ドレインインプラントとをさらに含むことができる。トランジスタは、外側活性領域内に配置される第2のソース/ドレインインプラントをも含むことができ、ゲート構造は第1のソース/ドレインインプラントと第2のソース/ドレインインプラントとの間に置かれる。
添付の図面は、実施形態の説明を助けるために提示され、実施形態の限定ではなく実施形態の説明のためのみに提供される。
従来のネイティブデバイスの部分を示す側面図である。 図1Aに示されている従来のネイティブデバイスの上面図である。 ポケットインプラントが低減されている例示的なネイティブデバイスの部分を示す側面図である。 図2Aに示されている例示的なネイティブデバイスを示す上面図である。 ポケットインプラントが低減されている例示的なネイティブデバイスの様々なインプラント配置(geometry)を示す側面図である。 ポケットインプラントがチャネル領域に達することを阻害される向きに関するインプラント配置を示す上面図である。 ポケットインプラントがチャネル領域に達することが可能な向きに関するインプラント配置を示す上面図である。 ポケットインプラント濃度が低減されたネイティブデバイスを生産するための例示的なプロセスを示す簡略フローチャートである。
実施形態の態様は、以下の説明およびそのような実施形態を対象とする関連する図面において、開示される。本発明の範囲から逸脱することなく代替的な実施形態を考案することができる。さらに、関連する詳細を不明瞭にしないように、実施形態のよく知られている要素については詳細に説明しないか、または省略する。
「例示的な」という言葉は、「一例、実例または例として」を意味するために本明細書で使用される。「例示的」として本明細書で説明する任意の実施形態は、必ずしも他の実施形態よりも好ましいまたは有利であると解釈されない。同様に、「本開示の実施形態」という用語は、本開示のすべての実施形態が、論じられた特徴、利点または動作モードを含むことを必要としない。
本明細書で使用する用語は、特定の実施形態について説明するためのものにすぎず、限定を意図するものではない。本明細書で使用する単数形「a」、「an」、および「the」は、文脈が別段に明確に示すのでなければ、複数形をも含むものとする。さらに、本明細書で使用する「含む(comprises)」、「含んでいる(comprising)」、「含む(includes)」、および/または「含んでいる(including)」という用語は、述べられた特徴、整数、ステップ、動作、要素、および/または構成要素の存在を明示するが、1つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および/またはそれらのグループの存在または追加を排除しないことを理解されたい。
さらに、多くの実施形態については、たとえば、コンピューティングデバイスの要素によって実行すべき一連のアクションに関して説明する。本明細書で説明する様々なアクションは、特定の回路(たとえば、特定用途向け集積回路(ASIC))によって、1つまたは複数のプロセッサによって実行されるプログラム命令によって、あるいは両方の組合せによって実行できることを認識されよう。さらに、本明細書で説明するこれらの一連のアクションは、実行時に、関連するプロセッサに本明細書で説明する機能を実行させるコンピュータ命令の対応するセットを記憶した任意の形式のコンピュータ可読記憶媒体内で全体として実施すべきものと見なすことができる。したがって、本発明の様々な態様は、すべてが請求する主題の範囲内に入ることが企図されているいくつかの異なる形式で実施できる。さらに、本明細書で説明する実施形態ごとに、そのような実施形態の対応する形式を、たとえば、記載のアクションを実行する「ように構成された論理」として本明細書で説明することがある。
図1Aは、従来のネイティブデバイス100の部分を示す側面図である。ネイティブデバイス100は、酸化物絶縁層108の上部に形成され得るゲート構造102を有することができる。ゲート構造102は、ポリシリコン材料または金属から作成され得る。ゲート構造102の各側面に、ゲートの下にあるチャネルに関してインプラントをポリシリコン材料から分離するために、側壁104が形成され得る。ゲート構造102の両側に、中程度ドープドレイン(MDD)インプラント106が形成され得る。MDDインプラント106の下に、高濃度ポケットインプラント110が形成され得る。図示されていないが、ソース/ドレインインプラントが高濃度ポケットインプラント110の下に形成され得る。MDDインプラント106、高濃度ポケットインプラント110、およびソース/ドレインインプラント(図示せず)は、デバイスの内側活性領域116内に存在する。デバイスのゲート、ドレイン、およびソースインプラントに関連付けられる端子に適切な電圧が印加されるとき、内側活性領域116内に、電荷輸送のためにチャネル領域112が作成され得る。領域118は、WELL/VTインプラントがこのトランジスタ114の活性領域内に追加されることを防止するために引き込まれることができるネイティブデバイスマーカ領域である。その上、マーカ領域116は、ネイティブデバイスを、同じく半導体ダイ上に存在し得る論理デバイスから分離するために使用され得る。
図1Bは、図1Aに示されている従来のネイティブデバイス100の上面図である。ゲート構造102の長手方向範囲は、デバイスの内側活性領域を超えて延在する。従来のネイティブデバイスでは、活性領域116はマーカ領域内に含まれている。マーカ領域118の外縁により、デバイスの製造中にMDDマスクが配置される場所が決まる。MDDマスクは、内側活性領域116内のインプラント材料の濃度を制御するために使用され得る。短チャネル効果を制御するために内側活性領域116内に高濃度ポケットインプラント110が配置され得る。しかしながら、これらの注入の結果としてドーパントの濃度がより高くなることによって、ネイティブデバイス100の様々なパラメータが悪影響を受ける可能性がある。そのようなパラメータは、デバイスのしきい値電圧VTおよびトランスコンダクタンス(g)を含み得る。
本開示の実施形態は、ネイティブデバイスであって、前記の高濃度ポケットインプラントの影響を、電荷チャネル効果を制御するというそれらの有益な目的を維持しながら、それらの濃度を低減することによって克服することができるネイティブデバイスを対象とする。これは、たとえば、活性領域およびマーカ領域の配置を、図1Aおよび図1Bにおいて上記で示されている従来の構成から反転させることによって達成され得る。具体的には、この実施形態では、マーカ領域がネイティブデバイスの活性領域によって囲まれ得る。この変更によって、製造中のマスクの配置を、デバイスのポリシリコンゲートにより近く離間されるようにすることが可能になる。マスクをより近くに配置する結果として、製造配置が、ポケットインプラントに関連付けられる注入操作を阻害しながら、活性領域内のMDDインプラントを形成するための後続の注入操作が行われることを可能にすることができる。したがって、この新規の構成は、ネイティブデバイスの特性を向上させるために活性領域内のポケットインプラントの濃度を低減させることができる。その上、この構成は、デバイスの製造中にマスキングレベルを追加することなく実行されるという追加の利点を有することができ、既存の工場(foundry)のプロセスに適合する。そのようなプロセスは、45nmおよびそれを超えるプロセスを含み得る。ポケットインプラントの濃度を低減することによって、VTが低減でき、gが増大でき、基板上に形成される複数のデバイスにわたるパラメータの一貫性が向上できる。
図2Aは、ポケットインプラント202が低減されている例示的なネイティブデバイス200の部分を示す側面図である。少なくとも1つの半導体ダイ内に組み込まれることができるNMOSトランジスタを含むことができるネイティブデバイス200は、酸化物絶縁層108の上部に形成され得るゲート構造102を有することができる。ゲート構造102は、ポリシリコン材料から作成され得る。ゲート構造102とMDDインプラント106との間に適切な間隔を提供するために、ゲート構造102の各側面に側壁104が形成され得る。酸化物層108の下で、ゲート構造102の両側にMDDインプラント106が形成され得る。MDDインプラント106の下に、低濃度ポケットインプラント202が形成され得る。低濃度ポケットインプラント202の下にソース/ドレインインプラント208が存在することができる。
MDDインプラント106は部分的に内側マーカ領域204内に、かつ部分的に外側活性領域206内に存在することができる。低濃度ポケットインプラント202は内側マーカ領域204の外側に、かつ外側活性領域206内に存在することができる。ソース/ドレインインプラント208はネイティブデバイス200の外側活性領域116内に存在することができる。内側マーカ領域204は、高濃度注入を受けないことになる外側活性領域206をマーキングするために引き込まれることができる。マーカ領域204の配置は従来のネイティブデバイスから反転しており、マーカ領域204は活性領域206によって囲まれ得る。この構成によって、マスクがゲート102のより近くに配置されることが可能になり、したがって、それらの濃度を低減するために、ポケットインプラントの後続の注入が阻害される。デバイスのゲート、ドレイン、およびソースインプラントに関連付けられる端子に適切な電圧が印加されるとき、電荷輸送のためにチャネル領域212が(NWELL領域内に)作成され得る。
図2Aからわかるように、低濃度ポケットインプラント202は、高濃度ポケット110が従来のネイティブデバイス100のチャネル領域112内に延在した範囲まではチャネル領域202内に延在しない。これによって、デバイス200のチャネル領域212のチャネル移動度が向上する。
図2Bは、図2Aに示されているネイティブデバイス200の上面図である。ゲート構造102の長手方向範囲は、デバイスの内側マーカ領域204を超えて延在する。図からわかるように、この実施形態の構成は、内側マーカ領域204が外側活性領域206によって囲まれることを可能にする。したがって、この構成は、下記により詳細に説明するゲート電極102と製造(MDD)マスクとの間の間隔を低減するために、従来のネイティブデバイス100において示されている対応する領域116および118から逆になっているものと見なすことができる。
ネイティブデバイスは、モバイルデバイス内の回路および/または様々な機能ブロックを実現するために使用され得る。本明細書で使用する「モバイルデバイス」という用語は、ネットワークを介して情報を転送し得るどのタイプのワイヤレス通信デバイスも指し得る。モバイルデバイスは、任意のセルラモバイル端末、パーソナル通信システム(PCS)デバイス、パーソナルカーナビゲーションデバイスのようなポータブルデータユニット、GPS対応デバイス、ラップトップ、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、個人情報端末、メータ読取り機器のような固定ロケーションデータユニット、またはデータもしくはコンピュータ命令の記憶もしくは取り出しを行う任意の他のデバイス、またはそれらの任意の組合せであってよい。モバイルデバイスは、ネットワークおよび/または衛星測位システム信号の受信および処理が可能であり得る。その上、本明細書で使用する「ネットワーク」という用語は、ワイヤレスワイドエリアネットワーク(WWAN)、ワイヤレスローカルエリアネットワーク(WLAN)、ワイヤレスパーソナルエリアネットワーク(WPAN)などを含む任意のワイヤレス通信ネットワークを指し得る。WWANは、符号分割多元接続(CDMA)ネットワーク、時分割多元接続(TDMA)ネットワーク、周波数分割多元接続(FDMA)ネットワーク、直交周波数分割多元接続(OFDMA)ネットワーク、シングルキャリア周波数分割多元接続(SC−FDMA)ネットワークなどであり得る。CDMAネットワークは、cdma2000、広帯域CDMA(W−CDMA)などの1つまたは複数の無線アクセス技術(RAT)を実装することができる。cdma2000は、IS−95、IS−2000、およびIS−856基準を含む。TDMAネットワークは、Global System for Mobile Communications(GSM(登録商標))、Digital Advanced Mobile Phone System(D−AMPS)または何らかの他のRATを実装することができる。GSM(登録商標)およびW−CDMAは、「第3世代パートナーシッププロジェクト」(3GPP)という名称の組織からの文書で説明される。cdma2000は、「第3世代パートナーシッププロジェクト2」(3GPP2)という名称の組織からの文書で説明される。3GPPおよび3GPP2の文書は、公に利用可能である。WLANは、IEEE 802.11xネットワークでもよく、WPANはBluetooth(登録商標)ネットワーク、IEEE 802.15x、または何らかの他のタイプのネットワークでもよい。本技法はまた、WWAN、WLAN、および/またはWPANの任意の組合せのために使用され得る。下記の図面は、本開示の教示に従った遠隔ユニットを示すが、本開示は、これらの例示的な示されたユニットには限定されない。本開示の実施形態は、試験および特性評価のための、メモリおよびオンチップ回路を含む能動的な集積回路を含む、任意のデバイスにおいて利用されるのに適切であり得る。
上記に開示したデバイスおよび方法は一般的に、コンピュータ可読媒体に記憶されたGDSIIおよびGERBERコンピュータファイル中に設計され構成され得る。次いでこれらのファイルは、これらのファイルに基づいてデバイスを製造する製造担当者に与えられる。得られる製品は半導体ウェハであり、このウェハは次いで、半導体ダイに切断され、半導体チップにパッケージングされる。そして、このチップが、本明細書で説明されるデバイスで利用され得る。
したがって、図2Aをさらに参照すると、ネイティブデバイスの一実施形態は、トランジスタであって、ゲート接続を提供するための手段(102)と、ポケットインプラントを形成するための注入操作が阻害されるように、フォトレジストをゲート接続に極めて近接して配置することを可能にするための第1の領域手段(204)と、第1の領域手段を囲むための第2の領域手段(206)と、第2の領域手段内に配置される第1のソース/ドレイン接続を提供するための手段(208)と、第2の領域内に配置される第2のソース/ドレイン領域を提供するための手段(208)とを含み、ゲート接続手段は第1のソース/ドレイン接続手段と第2のソース/ドレイン接続手段との間に置かれる、トランジスタであることができる。トランジスタは、ゲート接続を絶縁するための手段(108)と、それぞれ絶縁手段と第1のソース/ドレイン接続手段および第2のソース/ドレイン接続手段との間に位置する中程度ドープ区画を提供するための第1の手段および第2の手段(106)とをさらに含むことができる。トランジスタは、第1の中程度ドープ区画手段と第1のソース/ドレイン接続手段との間に位置する低濃度ポケット区画を提供するための第1の手段(202)と、第2の中程度ドープ区画手段と第2のソース/ドレイン接続手段との間に位置する低濃度ポケット区画を提供するための第2の手段(202)とをさらに含むことができる。
図3は、ポケットインプラントが低減されている例示的なネイティブデバイス300の様々なインプラント配置を示す側面図である。製造中、MDDフォトレジスト302が酸化物絶縁体108上に形成され得る。フォトレジストは、マーカ領域204の外縁に配置でき、したがって、外側活性領域212に隣接するMDDフォトレジスト空間Sが作成される。空間Sは、フォトレジストがゲート構造102から配置される距離Dに応じて決まり、これは、上述したマーカ領域と活性領域との逆の構成を与えられている従来のデバイスにおいて使用される空間から低減されている。
MMDインプラントは、注入ベクトル306によって表されるイオンビーム注入を使用して形成され得る。MDDインプラント106が形成されるとき、注入ベクトル306はゲート構造102の垂直方向に対して小さい角度に成される。本明細書においてはαとして示されるこの角度は、0度と6度との間であり得る。一般的な値αは約3度であり得る。注入ベクトル306の角度は、注入がフォトレジスト302によって阻害されない程度に十分に小さい。低濃度ポケットインプラント202は、注入ベクトル304を使用するイオンビーム注入を使用して形成され得る。ゲート構造102の垂直方向に対する注入ベクトル304の角度は、注入ベクトル306の対応する角度よりも大きい。注入ベクトル304に関して、角度αは15度と60度との間であり得、一般的な角度は約40度であり得る。ポケット注入ベクトル304は、ポケット注入ベクトル304の向きに応じて、フォトレジスト302がデバイスへのイオンの流れを阻害するような角度に成される。
下記により詳細に説明するように、(図3に示すような)1つの向きにおいて、インプラントの大部分はフォトレジスト302によって遮断されるが、他の向きにおいては、ポケット注入ベクトル304はフォトレジスト302によって阻害されず、イオンはデバイスに達して低濃度ポケットインプラント202を形成する。その上、デバイスの幅がDよりも大きい場合、低濃度ポケットインプラント202はデバイス300内にハロードーパントを導入することになる。低濃度インプラント202はVTを増大させることになるが、VTは角度ではなくポケット種の拡散距離によって決まることになる。したがって、デバイス300内の得られるVTは依然として従来のデバイス100よりも低いままになる。
図4Aおよび図4Bは、製造プロセス中に実行される種々の注入の向きに関するデバイス300のレイアウト図を示す。これらの図に示すように、MDDフォトレジスト302のためのパターンは、ネイティブデバイス300の長さLに沿って2つのポケットインプラントが図4Aに示すような向きにおいてマスキングされるように導出され得る。図4Aに示すポケットインプラントのマスキングはゲート構造102の回転とは無関係であることを理解されたい。図4Bに示す向きにおいて、(トランジスタの幅に応じて)ネイティブデバイスの幅(W)に沿ったインプラント、すなわちポケットインプラントは、(より小さいWについては)マスクされることになり、または注入されることになる。図4Aおよび図4Bによって示唆され得るように、製造プロセス中、各向きに関する注入は一般的に同時には実行されないことに留意されたい。図4Aおよび図4Bに関連付けられる詳細を下記に提供する。
図4Aは、ポケットインプラントがチャネル領域に達することを阻害されるデバイス300の向きに関するインプラント配置を示す上面図である。図4Aにおいて、デバイス300は、両方のMDD注入ベクトル306および両方のポケット注入ベクトル304が、ゲート構造102の長手方向に対して実質的に垂直になるように向けられている。MDDフォトレジスト302は、ゲート構造の長手方向を横断する方向にゲート構造102から横方向に離間され得る。各MDDフォトレジストの端部は内側マーカ領域204の外縁に配置され得る。MDDインプラント106の注入中、注入ベクトル306はMDDフォトレジスト302によって阻害されない。しかしながら、ポケットインプラントに関連付けられる注入ステップ中、ポケット注入ベクトル304はMDDフォトレジスト302によって阻害される。
図4Bは、ポケットインプラントがチャネル領域に達することが可能であるデバイス300の向きに関するインプラント配置を示す上面図である。ここでは、注入ベクトル304と306の両方がデバイス上に材料を堆積することになる。したがって、このデバイスの向きにおいては各ポケット注入ステップ中に低濃度ポケットインプラント202が形成され、マスキングされないことになる。
図5は、ポケットインプラント濃度が低減されたネイティブデバイスを製造するための例示的なプロセス500を示す簡略フローチャートである。最初に、たとえば、シャロートレンチアイソレーション(STI)形成、酸化物絶縁層形成、nウェルおよび/またはpウェル形成、チャネル形成注入(channel engineering implants)、ならびに他の処理操作のような絶縁処理を含み得る、前処理が行われることができる(ブロック505)。酸化物絶縁層108の上にゲート構造102が形成され得る。ゲート構造はポリシリコンを使用して作成され、従来の技法によって形成され得る(ブロック510)。酸化物絶縁層108の上にMDDフォトレジスト302が形成され得る(ブロック512)。フォトレジストはマーカ領域204の外縁にはじまり、横方向に外側に向かって延在することができる。各フォトレジストは、ゲート構造の長手方向を横断する方向に、ゲート構造から距離Dだけ横方向に離間され得る。フォトレジストの高さは、ポケット注入が図4Bに示すような長手方向に実質的に垂直な向きから実行されるときに、各々がそのポケット注入を阻害するように形成される。
注入ベクトル304の注入角がαであり、かつMDD302フォトレジストの高さがHであると仮定すると、フォトレジスト302とゲート構造102との間の距離Dは、注入ベクトル304からのポケット注入が実質的に阻害されるような値をとるものとする。距離Dはリソグラフィツール能力および/または設計基準によって制限され得る。
図4Bに示すようにMDDフォトレジスト端部302に沿って2回のMDD注入が実行され得る(ブロック515)。これらの注入は2回の別個のステップにおいて行われ得る。その後、図4Aに示すようにMDDフォトレジスト端部302を横断してもう2回のMDD注入が実行でき、これらも2回の別個のステップにおいて実行できる(ステップ520)。各MDD注入は任意の従来のイオン注入技法を使用して実行できる。
図4Bに示すようにMDDフォトレジスト端部302に沿ってポケット注入が実行され得る(ブロック525)。これらの注入は2回の別個のステップにおいて行われ得る。この向きによって、ポケットインプラントは上述したようにデバイスの幅(W)が十分である場合にデバイス内に注入されることになる。図4Aに示すようにMDDフォトレジスト端部302を横断してもう2回のポケット注入が実行され得る(ブロック530)。これらの注入も2回の別個のステップにおいて行われ得る。この例では、ポケット注入はMDDフォトレジスト302によって阻害されることになる。各ポケット注入は任意の既知のイオン注入技法を使用して実行され得る。
MDDおよびポケットインプラントが形成された後に、後処理を行うことができ、これはたとえば、ソース/ドレイン形成、および他の後処理を含むことができる(ブロック535)。
情報および信号は、多種多様な技術および技法のいずれかを使用して表すことができることを当業者は諒解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。
さらに、本明細書で開示した実施形態に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装できることを、当業者は諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップを、上記では概してそれらの機能に関して説明した。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱を生じるものと解釈すべきではない。
本明細書で開示した実施形態と関連して説明した方法、シーケンス、および/またはアルゴリズムは、ハードウェアで、プロセッサによって実行されるソフトウェアモジュールで、またはその2つの組合せで直接実施され得る。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CD−ROM、または当技術分野で知られている任意の他の形態の記憶媒体中に存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。
したがって、本開示の実施形態は、デバイス特性が向上したネイティブデバイスを製造するための方法を具現化するコンピュータ可読媒体を含むことができる。
前述の開示は例示的な実施形態を示すが、添付の特許請求の範囲によって規定される本発明の範囲から逸脱することなく、本明細書において様々な変更および修正を行えることに留意されたい。本明細書で説明した本発明の実施形態による方法クレームの機能、ステップおよび/またはアクションは特定の順序で実行されなくてもよい。さらに、本発明の要素は、単数形で説明または特許請求されていることがあるが、単数形に限定することが明示的に述べられていない限り、複数形が企図される。
100 ネイティブデバイス
102 ゲート構造
104 側壁
106 MDDインプラント
108 酸化物絶縁層
110 高濃度ポケットインプラント
112 チャネル領域
114 トランジスタ
116 内側活性領域
118 マーカ領域
200 ネイティブデバイス
202 低濃度ポケットインプラント
204 内側マーカ領域
206 外側活性領域
208 ソース/ドレインインプラント
212 チャネル領域
300 ネイティブデバイス
302 MDDフォトレジスト
304 ポケット注入ベクトル
306 MDD注入ベクトル

Claims (26)

  1. ネイティブデバイスを製造するための方法であって、
    内側マーカ領域の外縁から開始して、基板の上にゲート構造を形成するステップであって、前記ゲート構造は長手方向に延在する、ゲート構造を形成するステップと、
    中程度ドープドレイン(MDD)注入を実行するステップであって、各注入は、前記ゲート構造に対して異なる向きを使用して実行される、中程度ドープドレイン(MDD)注入を実行するステップと、
    ポケット注入を実行するステップであって、各注入は、前記ゲート構造に対して異なる向きを使用して実行され、さらに、前記ポケット注入の濃度は前記向きに基づいて変化する、ポケット注入を実行するステップと
    を含む、方法。
  2. 前記ソース・ドレイン注入を実行するステップは、
    前記ゲート構造の前記長手方向に実質的に平行な第1のセットの向きから前記MDD注入を実行するステップと、
    前記ゲート構造の前記長手方向に実質的に垂直な第2のセットの向きから前記MDD注入を実行するステップと
    をさらに含む、請求項1に記載の方法。
  3. 前記ポケット注入を実行するステップは、
    前記ゲート構造の前記長手方向に実質的に平行な第1のセットの向きから前記ポケット注入を実行するステップと、
    前記ゲート構造の前記長手方向に実質的に垂直な第2のセットの向きから前記ポケット注入を実行するステップと
    をさらに含む、請求項2に記載の方法。
  4. 前記基板の上に、前記長手方向を横断する方向に前記ゲート構造から横方向に離間されるフォトレジストを形成するステップをさらに含む、請求項3に記載の方法。
  5. 前記フォトレジストの垂直な広がりは、その前記濃度を低減するために前記第1のセットの向きから実行される前記ポケット注入を遮る、請求項4に記載の方法。
  6. 前記MDD注入は、前記ゲート構造への第1の角度において実行され、前記ポケット注入は前記ゲート構造への第2の角度において実行され、前記第2の角度は前記第1の角度よりも大きい、請求項1に記載の方法。
  7. 前記第1の角度および前記第2の角度は前記ゲート構造の垂直面から測定され、前記垂直面は前記基板に実質的に垂直である、請求項6に記載の方法。
  8. 前記第1の角度は0度と3度との間であり、前記第2の角度は15度と60度との間である、請求項7に記載の方法。
  9. 前記基板の上に、前記長手方向を横断する方向に前記ゲート構造から横方向に離間されるフォトレジストを形成するステップであって、前記フォトレジストの前記高さは前記長手方向に実質的に垂直な向きから実行される前記ポケット注入を阻害する、フォトレジストを形成するステップをさらに含む、請求項6に記載の方法。
  10. ネイティブデバイスとして製造されるトランジスタであって、
    内側マーカ領域と、
    前記内側マーカ領域を囲む外側活性領域と、
    前記内側マーカ領域に結合されるゲート構造と、
    前記外側活性領域内に配置される第1のソース/ドレインインプラントと、
    前記外側活性領域内に配置される第2のソース/ドレインインプラントと
    を備え、前記ゲート構造は前記第1のソース/ドレインインプラントと前記第2のソース/ドレインインプラントとの間に置かれる、トランジスタ。
  11. 前記ゲート構造の下に位置する酸化物層と、
    それぞれ前記酸化物層と前記第1のソース/ドレインインプラントおよび前記第2のソース/ドレインインプラントとの間に位置する第1および第2の中程度ドープドレイン(MDD)インプラントと
    をさらに備える、請求項10に記載のトランジスタ。
  12. 前記第1のMDDインプラントと前記第1のソース/ドレインインプラントとの間に位置する第1の低濃度ポケットインプラントと、
    前記第2のMDDインプラントと前記第2のソース/ドレインインプラントとの間に位置する第2の低濃度ポケットインプラントと
    をさらに備える、請求項11に記載のトランジスタ。
  13. 前記トランジスタはネイティブNMOSデバイスである、請求項10に記載のトランジスタ。
  14. 少なくとも1つの半導体ダイに組み込まれた、請求項10に記載のトランジスタ。
  15. 前記トランジスタが組み込まれたセットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなる群から選択されるデバイスをさらに備える、請求項10に記載のトランジスタ。
  16. ネイティブデバイスを製造するための方法であって、
    内側マーカ領域の外縁から開始して、基板の上にゲート構造を形成するためのステップであって、前記ゲート構造は長手方向に延在する、ゲート構造を形成するためのステップと、
    中程度ドープドレイン(MDD)注入を実行するためのステップであって、各注入は、前記ゲート構造に対して異なる向きを使用して実行される、中程度ドープドレイン(MDD)注入を実行するためのステップと、
    ポケット注入を実行するためのステップであって、各注入は、前記ゲート構造に対して異なる向きを使用して実行され、さらに、前記ポケット注入の濃度は前記向きに基づいて変化する、ポケット注入を実行するためのステップとを含む、方法。
  17. 前記ソース/ドレインインプラントを実行するステップは、
    前記ゲート構造の前記長手方向に実質的に平行な第1のセットの向きから前記MDD注入を実行するためのステップと、
    前記ゲート構造の前記長手方向に実質的に垂直な第2のセットの向きから前記MDD注入を実行するためのステップとをさらに含む、請求項16に記載の方法。
  18. 前記ポケット注入を実行するステップは、
    前記ゲート構造の前記長手方向に実質的に平行な第1のセットの向きから前記ポケット注入を実行するためのステップと、
    前記ゲート構造の前記長手方向に実質的に垂直な第2のセットの向きから前記ポケット注入を実行するためのステップとをさらに含む、請求項17に記載の方法。
  19. 前記基板の上に、前記長手方向を横断する方向に前記ゲート構造から横方向に離間されるフォトレジストを形成するためのステップをさらに含む、請求項18に記載の方法。
  20. 前記基板の上に、前記長手方向を横断する方向に前記ゲート構造から横方向に離間されるフォトレジストを形成するためのステップであって、前記フォトレジストの前記高さは前記長手方向に実質的に垂直な向きから実行される前記ポケット注入を阻害する、フォトレジストを形成するためのステップをさらに含む、請求項19に記載の方法。
  21. ネイティブデバイスとして製造されるトランジスタであって、
    ゲート接続を提供するための手段と、
    ポケットインプラントを形成するための注入操作が阻害されるように、前記ゲート接続手段に極めて近接してフォトレジストを配置することを可能にするための第1の領域手段と、
    前記第1の領域手段を囲むための第2の領域手段と、
    前記第2の領域手段内に配置される第1のソース/ドレイン接続を提供するための手段と、
    前記第2の領域手段内に配置される第2のソース/ドレイン接続を提供するための手段と
    を備え、前記ゲート接続手段は前記第1のソース/ドレイン接続手段と前記第2のソース/ドレイン接続手段との間に置かれる、トランジスタ。
  22. 前記ゲート接続手段を絶縁するための手段と、
    それぞれ前記絶縁手段と前記第1のソース/ドレイン接続手段および前記第2のソース/ドレイン接続手段との間に位置する、中程度ドープ区画を提供するための第1の手段および第2の手段と
    をさらに備える、請求項21に記載のトランジスタ。
  23. 前記第1の中程度ドープ区画手段と前記第1のソース/ドレイン接続手段との間に位置する低濃度ポケット区画を提供するための第1の手段と、
    前記第2の中程度ドープ区画手段と前記第2のソース/ドレイン接続手段との間に位置する低濃度ポケット区画を提供するための第2の手段と
    をさらに備える、請求項22に記載のトランジスタ。
  24. 前記トランジスタはネイティブNMOSデバイスである、請求項21に記載のトランジスタ。
  25. 少なくとも1つの半導体ダイに組み込まれた、請求項21に記載のトランジスタ。
  26. 前記トランジスタが組み込まれたセットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなる群から選択されるデバイスをさらに備える、請求項21に記載のトランジスタ。
JP2013508019A 2010-04-29 2011-04-18 向上したデバイス特性を有するネイティブデバイスおよび製造方法 Expired - Fee Related JP5676751B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/770,191 2010-04-29
US12/770,191 US8541269B2 (en) 2010-04-29 2010-04-29 Native devices having improved device characteristics and methods for fabrication
PCT/US2011/032904 WO2011136966A1 (en) 2010-04-29 2011-04-18 Native devices having improved device characteristics and methods for fabrication

Publications (2)

Publication Number Publication Date
JP2013527607A true JP2013527607A (ja) 2013-06-27
JP5676751B2 JP5676751B2 (ja) 2015-02-25

Family

ID=44209963

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013508019A Expired - Fee Related JP5676751B2 (ja) 2010-04-29 2011-04-18 向上したデバイス特性を有するネイティブデバイスおよび製造方法

Country Status (6)

Country Link
US (2) US8541269B2 (ja)
EP (1) EP2564416A1 (ja)
JP (1) JP5676751B2 (ja)
KR (1) KR101522906B1 (ja)
CN (1) CN102906862B (ja)
WO (1) WO2011136966A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019530255A (ja) * 2016-09-20 2019-10-17 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated 局所酸化物を有するゲートオールアラウンドデバイスアーキテクチャ

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8541269B2 (en) 2010-04-29 2013-09-24 Qualcomm Incorporated Native devices having improved device characteristics and methods for fabrication
US11961909B2 (en) * 2022-03-03 2024-04-16 Renesas Electronics Corporation Semiconductor device including a MISFET and method of manufacturing the same

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05152321A (ja) * 1991-10-03 1993-06-18 Toshiba Corp 半導体装置の製造方法
JPH06350040A (ja) * 1993-06-07 1994-12-22 Sony Corp トランジスタの製造方法
JPH09289315A (ja) * 1996-04-22 1997-11-04 Sony Corp 半導体装置の製造方法
JPH10229134A (ja) * 1996-12-13 1998-08-25 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JPH11135791A (ja) * 1997-08-28 1999-05-21 Texas Instr Inc <Ti> 局在化されたソースおよびドレイン・エクステンションを有するトランジスタおよびその製造方法
JP2001274263A (ja) * 2000-03-23 2001-10-05 Sharp Corp 半導体装置の製造方法及び半導体装置
JP2003188269A (ja) * 2001-12-14 2003-07-04 Mitsubishi Electric Corp トランジスタの製造方法
JP2005136000A (ja) * 2003-10-28 2005-05-26 Fujitsu Ltd 半導体装置及びその製造方法
JP2005183521A (ja) * 2003-12-17 2005-07-07 Seiko Epson Corp 半導体装置、イオン注入装置および半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5759901A (en) * 1995-04-06 1998-06-02 Vlsi Technology, Inc. Fabrication method for sub-half micron CMOS transistor
US5976937A (en) 1997-08-28 1999-11-02 Texas Instruments Incorporated Transistor having ultrashallow source and drain junctions with reduced gate overlap and method
US6455362B1 (en) * 2000-08-22 2002-09-24 Micron Technology, Inc. Double LDD devices for improved dram refresh
US6709938B2 (en) 2001-08-21 2004-03-23 Texas Instruments Incorporated Source/drain extension fabrication process with direct implantation
US7208362B2 (en) 2003-06-25 2007-04-24 Texas Instruments Incorporated Transistor device containing carbon doped silicon in a recess next to MDD to create strain in channel
CN1547255A (zh) * 2003-12-16 2004-11-17 上海华虹(集团)有限公司 深亚微米cmos源漏制造技术中的工艺集成方法
US7247901B2 (en) * 2004-04-19 2007-07-24 Taiwan Semiconductor Manufacturing Company Method for forming 1 TRAM cell and structure formed thereby
US7727838B2 (en) 2007-07-27 2010-06-01 Texas Instruments Incorporated Method to improve transistor Tox using high-angle implants with no additional masks
US8541269B2 (en) 2010-04-29 2013-09-24 Qualcomm Incorporated Native devices having improved device characteristics and methods for fabrication

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05152321A (ja) * 1991-10-03 1993-06-18 Toshiba Corp 半導体装置の製造方法
JPH06350040A (ja) * 1993-06-07 1994-12-22 Sony Corp トランジスタの製造方法
JPH09289315A (ja) * 1996-04-22 1997-11-04 Sony Corp 半導体装置の製造方法
JPH10229134A (ja) * 1996-12-13 1998-08-25 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JPH11135791A (ja) * 1997-08-28 1999-05-21 Texas Instr Inc <Ti> 局在化されたソースおよびドレイン・エクステンションを有するトランジスタおよびその製造方法
JP2001274263A (ja) * 2000-03-23 2001-10-05 Sharp Corp 半導体装置の製造方法及び半導体装置
JP2003188269A (ja) * 2001-12-14 2003-07-04 Mitsubishi Electric Corp トランジスタの製造方法
JP2005136000A (ja) * 2003-10-28 2005-05-26 Fujitsu Ltd 半導体装置及びその製造方法
JP2005183521A (ja) * 2003-12-17 2005-07-07 Seiko Epson Corp 半導体装置、イオン注入装置および半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019530255A (ja) * 2016-09-20 2019-10-17 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated 局所酸化物を有するゲートオールアラウンドデバイスアーキテクチャ
JP7023284B2 (ja) 2016-09-20 2022-02-21 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 局所酸化物を有するゲートオールアラウンドデバイスアーキテクチャ

Also Published As

Publication number Publication date
KR20130020896A (ko) 2013-03-04
CN102906862B (zh) 2016-03-16
US8541269B2 (en) 2013-09-24
JP5676751B2 (ja) 2015-02-25
US20140035067A1 (en) 2014-02-06
US9136382B2 (en) 2015-09-15
KR101522906B1 (ko) 2015-05-26
CN102906862A (zh) 2013-01-30
WO2011136966A1 (en) 2011-11-03
EP2564416A1 (en) 2013-03-06
US20110266635A1 (en) 2011-11-03

Similar Documents

Publication Publication Date Title
US10164099B2 (en) Device with diffusion blocking layer in source/drain region
CN105518867B (zh) 用于嵌入式存储器和逻辑技术的垂直晶体管器件
KR101054703B1 (ko) 전계 효과 트랜지스터에 비대칭 오버랩 용량을 형성하는구조 및 방법
US7176515B2 (en) Semiconductor device including insulated gate type transistor and insulated gate type capacitance having protruded portions
US9263587B1 (en) Fin device with blocking layer in channel region
US8361894B1 (en) Methods of forming FinFET semiconductor devices with different fin heights
JPH1065162A (ja) 絶縁ゲイト型半導体装置およびその作製方法
JPH1065147A (ja) 絶縁ゲイト型半導体装置およびその作製方法
US9478663B2 (en) FinFET device including a uniform silicon alloy fin
US20130334608A1 (en) Semiconductor device
US9343587B2 (en) Field effect transistor with self-adjusting threshold voltage
JPH1065163A (ja) 絶縁ゲイト型半導体装置およびその作製方法
JPH1065164A (ja) 絶縁ゲイト型半導体装置およびその作製方法
JP5676751B2 (ja) 向上したデバイス特性を有するネイティブデバイスおよび製造方法
US9337310B2 (en) Low leakage, high frequency devices
US8669170B2 (en) Methods of reducing gate leakage
US8633082B2 (en) Method for fabricating high-gain MOSFETs with asymmetric source/drain doping for analog and RF applications
WO2001020666A1 (en) Integrated circuit
US10916652B2 (en) Asymmetric transistors and related devices and methods
US9406803B2 (en) FinFET device including a uniform silicon alloy fin
US20160133722A1 (en) Threshold voltage adjustment in metal oxide semiconductor field effect transistor with silicon oxynitride polysilicon gate stack on fully depleted silicon-on-insulator
JP2003347429A (ja) 半導体装置およびその製造方法
JP2007123929A (ja) 絶縁ゲイト型半導体装置の作製方法
KR20070036942A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140128

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140428

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140508

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140528

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140604

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140728

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141125

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141225

R150 Certificate of patent or registration of utility model

Ref document number: 5676751

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees