JP2013527607A - 向上したデバイス特性を有するネイティブデバイスおよび製造方法 - Google Patents
向上したデバイス特性を有するネイティブデバイスおよび製造方法 Download PDFInfo
- Publication number
- JP2013527607A JP2013527607A JP2013508019A JP2013508019A JP2013527607A JP 2013527607 A JP2013527607 A JP 2013527607A JP 2013508019 A JP2013508019 A JP 2013508019A JP 2013508019 A JP2013508019 A JP 2013508019A JP 2013527607 A JP2013527607 A JP 2013527607A
- Authority
- JP
- Japan
- Prior art keywords
- implant
- gate structure
- drain
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000007943 implant Substances 0.000 claims abstract description 139
- 238000000034 method Methods 0.000 claims abstract description 38
- 239000003550 marker Substances 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000002513 implantation Methods 0.000 claims description 39
- 229920002120 photoresistant polymer Polymers 0.000 claims description 36
- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000002347 injection Methods 0.000 claims description 7
- 239000007924 injection Substances 0.000 claims description 7
- 238000004891 communication Methods 0.000 claims description 5
- 239000013598 vector Substances 0.000 description 19
- 230000002829 reductive effect Effects 0.000 description 11
- 230000009471 action Effects 0.000 description 7
- 239000002019 doping agent Substances 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 125000001475 halogen functional group Chemical group 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 230000008520 organization Effects 0.000 description 2
- 238000012805 post-processing Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000006249 magnetic particle Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Chemical & Material Sciences (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Crystallography & Structural Chemistry (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
102 ゲート構造
104 側壁
106 MDDインプラント
108 酸化物絶縁層
110 高濃度ポケットインプラント
112 チャネル領域
114 トランジスタ
116 内側活性領域
118 マーカ領域
200 ネイティブデバイス
202 低濃度ポケットインプラント
204 内側マーカ領域
206 外側活性領域
208 ソース/ドレインインプラント
212 チャネル領域
300 ネイティブデバイス
302 MDDフォトレジスト
304 ポケット注入ベクトル
306 MDD注入ベクトル
Claims (26)
- ネイティブデバイスを製造するための方法であって、
内側マーカ領域の外縁から開始して、基板の上にゲート構造を形成するステップであって、前記ゲート構造は長手方向に延在する、ゲート構造を形成するステップと、
中程度ドープドレイン(MDD)注入を実行するステップであって、各注入は、前記ゲート構造に対して異なる向きを使用して実行される、中程度ドープドレイン(MDD)注入を実行するステップと、
ポケット注入を実行するステップであって、各注入は、前記ゲート構造に対して異なる向きを使用して実行され、さらに、前記ポケット注入の濃度は前記向きに基づいて変化する、ポケット注入を実行するステップと
を含む、方法。 - 前記ソース・ドレイン注入を実行するステップは、
前記ゲート構造の前記長手方向に実質的に平行な第1のセットの向きから前記MDD注入を実行するステップと、
前記ゲート構造の前記長手方向に実質的に垂直な第2のセットの向きから前記MDD注入を実行するステップと
をさらに含む、請求項1に記載の方法。 - 前記ポケット注入を実行するステップは、
前記ゲート構造の前記長手方向に実質的に平行な第1のセットの向きから前記ポケット注入を実行するステップと、
前記ゲート構造の前記長手方向に実質的に垂直な第2のセットの向きから前記ポケット注入を実行するステップと
をさらに含む、請求項2に記載の方法。 - 前記基板の上に、前記長手方向を横断する方向に前記ゲート構造から横方向に離間されるフォトレジストを形成するステップをさらに含む、請求項3に記載の方法。
- 前記フォトレジストの垂直な広がりは、その前記濃度を低減するために前記第1のセットの向きから実行される前記ポケット注入を遮る、請求項4に記載の方法。
- 前記MDD注入は、前記ゲート構造への第1の角度において実行され、前記ポケット注入は前記ゲート構造への第2の角度において実行され、前記第2の角度は前記第1の角度よりも大きい、請求項1に記載の方法。
- 前記第1の角度および前記第2の角度は前記ゲート構造の垂直面から測定され、前記垂直面は前記基板に実質的に垂直である、請求項6に記載の方法。
- 前記第1の角度は0度と3度との間であり、前記第2の角度は15度と60度との間である、請求項7に記載の方法。
- 前記基板の上に、前記長手方向を横断する方向に前記ゲート構造から横方向に離間されるフォトレジストを形成するステップであって、前記フォトレジストの前記高さは前記長手方向に実質的に垂直な向きから実行される前記ポケット注入を阻害する、フォトレジストを形成するステップをさらに含む、請求項6に記載の方法。
- ネイティブデバイスとして製造されるトランジスタであって、
内側マーカ領域と、
前記内側マーカ領域を囲む外側活性領域と、
前記内側マーカ領域に結合されるゲート構造と、
前記外側活性領域内に配置される第1のソース/ドレインインプラントと、
前記外側活性領域内に配置される第2のソース/ドレインインプラントと
を備え、前記ゲート構造は前記第1のソース/ドレインインプラントと前記第2のソース/ドレインインプラントとの間に置かれる、トランジスタ。 - 前記ゲート構造の下に位置する酸化物層と、
それぞれ前記酸化物層と前記第1のソース/ドレインインプラントおよび前記第2のソース/ドレインインプラントとの間に位置する第1および第2の中程度ドープドレイン(MDD)インプラントと
をさらに備える、請求項10に記載のトランジスタ。 - 前記第1のMDDインプラントと前記第1のソース/ドレインインプラントとの間に位置する第1の低濃度ポケットインプラントと、
前記第2のMDDインプラントと前記第2のソース/ドレインインプラントとの間に位置する第2の低濃度ポケットインプラントと
をさらに備える、請求項11に記載のトランジスタ。 - 前記トランジスタはネイティブNMOSデバイスである、請求項10に記載のトランジスタ。
- 少なくとも1つの半導体ダイに組み込まれた、請求項10に記載のトランジスタ。
- 前記トランジスタが組み込まれたセットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなる群から選択されるデバイスをさらに備える、請求項10に記載のトランジスタ。
- ネイティブデバイスを製造するための方法であって、
内側マーカ領域の外縁から開始して、基板の上にゲート構造を形成するためのステップであって、前記ゲート構造は長手方向に延在する、ゲート構造を形成するためのステップと、
中程度ドープドレイン(MDD)注入を実行するためのステップであって、各注入は、前記ゲート構造に対して異なる向きを使用して実行される、中程度ドープドレイン(MDD)注入を実行するためのステップと、
ポケット注入を実行するためのステップであって、各注入は、前記ゲート構造に対して異なる向きを使用して実行され、さらに、前記ポケット注入の濃度は前記向きに基づいて変化する、ポケット注入を実行するためのステップとを含む、方法。 - 前記ソース/ドレインインプラントを実行するステップは、
前記ゲート構造の前記長手方向に実質的に平行な第1のセットの向きから前記MDD注入を実行するためのステップと、
前記ゲート構造の前記長手方向に実質的に垂直な第2のセットの向きから前記MDD注入を実行するためのステップとをさらに含む、請求項16に記載の方法。 - 前記ポケット注入を実行するステップは、
前記ゲート構造の前記長手方向に実質的に平行な第1のセットの向きから前記ポケット注入を実行するためのステップと、
前記ゲート構造の前記長手方向に実質的に垂直な第2のセットの向きから前記ポケット注入を実行するためのステップとをさらに含む、請求項17に記載の方法。 - 前記基板の上に、前記長手方向を横断する方向に前記ゲート構造から横方向に離間されるフォトレジストを形成するためのステップをさらに含む、請求項18に記載の方法。
- 前記基板の上に、前記長手方向を横断する方向に前記ゲート構造から横方向に離間されるフォトレジストを形成するためのステップであって、前記フォトレジストの前記高さは前記長手方向に実質的に垂直な向きから実行される前記ポケット注入を阻害する、フォトレジストを形成するためのステップをさらに含む、請求項19に記載の方法。
- ネイティブデバイスとして製造されるトランジスタであって、
ゲート接続を提供するための手段と、
ポケットインプラントを形成するための注入操作が阻害されるように、前記ゲート接続手段に極めて近接してフォトレジストを配置することを可能にするための第1の領域手段と、
前記第1の領域手段を囲むための第2の領域手段と、
前記第2の領域手段内に配置される第1のソース/ドレイン接続を提供するための手段と、
前記第2の領域手段内に配置される第2のソース/ドレイン接続を提供するための手段と
を備え、前記ゲート接続手段は前記第1のソース/ドレイン接続手段と前記第2のソース/ドレイン接続手段との間に置かれる、トランジスタ。 - 前記ゲート接続手段を絶縁するための手段と、
それぞれ前記絶縁手段と前記第1のソース/ドレイン接続手段および前記第2のソース/ドレイン接続手段との間に位置する、中程度ドープ区画を提供するための第1の手段および第2の手段と
をさらに備える、請求項21に記載のトランジスタ。 - 前記第1の中程度ドープ区画手段と前記第1のソース/ドレイン接続手段との間に位置する低濃度ポケット区画を提供するための第1の手段と、
前記第2の中程度ドープ区画手段と前記第2のソース/ドレイン接続手段との間に位置する低濃度ポケット区画を提供するための第2の手段と
をさらに備える、請求項22に記載のトランジスタ。 - 前記トランジスタはネイティブNMOSデバイスである、請求項21に記載のトランジスタ。
- 少なくとも1つの半導体ダイに組み込まれた、請求項21に記載のトランジスタ。
- 前記トランジスタが組み込まれたセットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなる群から選択されるデバイスをさらに備える、請求項21に記載のトランジスタ。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/770,191 | 2010-04-29 | ||
US12/770,191 US8541269B2 (en) | 2010-04-29 | 2010-04-29 | Native devices having improved device characteristics and methods for fabrication |
PCT/US2011/032904 WO2011136966A1 (en) | 2010-04-29 | 2011-04-18 | Native devices having improved device characteristics and methods for fabrication |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013527607A true JP2013527607A (ja) | 2013-06-27 |
JP5676751B2 JP5676751B2 (ja) | 2015-02-25 |
Family
ID=44209963
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013508019A Expired - Fee Related JP5676751B2 (ja) | 2010-04-29 | 2011-04-18 | 向上したデバイス特性を有するネイティブデバイスおよび製造方法 |
Country Status (6)
Country | Link |
---|---|
US (2) | US8541269B2 (ja) |
EP (1) | EP2564416A1 (ja) |
JP (1) | JP5676751B2 (ja) |
KR (1) | KR101522906B1 (ja) |
CN (1) | CN102906862B (ja) |
WO (1) | WO2011136966A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019530255A (ja) * | 2016-09-20 | 2019-10-17 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated | 局所酸化物を有するゲートオールアラウンドデバイスアーキテクチャ |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8541269B2 (en) | 2010-04-29 | 2013-09-24 | Qualcomm Incorporated | Native devices having improved device characteristics and methods for fabrication |
US11961909B2 (en) * | 2022-03-03 | 2024-04-16 | Renesas Electronics Corporation | Semiconductor device including a MISFET and method of manufacturing the same |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05152321A (ja) * | 1991-10-03 | 1993-06-18 | Toshiba Corp | 半導体装置の製造方法 |
JPH06350040A (ja) * | 1993-06-07 | 1994-12-22 | Sony Corp | トランジスタの製造方法 |
JPH09289315A (ja) * | 1996-04-22 | 1997-11-04 | Sony Corp | 半導体装置の製造方法 |
JPH10229134A (ja) * | 1996-12-13 | 1998-08-25 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
JPH11135791A (ja) * | 1997-08-28 | 1999-05-21 | Texas Instr Inc <Ti> | 局在化されたソースおよびドレイン・エクステンションを有するトランジスタおよびその製造方法 |
JP2001274263A (ja) * | 2000-03-23 | 2001-10-05 | Sharp Corp | 半導体装置の製造方法及び半導体装置 |
JP2003188269A (ja) * | 2001-12-14 | 2003-07-04 | Mitsubishi Electric Corp | トランジスタの製造方法 |
JP2005136000A (ja) * | 2003-10-28 | 2005-05-26 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2005183521A (ja) * | 2003-12-17 | 2005-07-07 | Seiko Epson Corp | 半導体装置、イオン注入装置および半導体装置の製造方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5759901A (en) * | 1995-04-06 | 1998-06-02 | Vlsi Technology, Inc. | Fabrication method for sub-half micron CMOS transistor |
US5976937A (en) | 1997-08-28 | 1999-11-02 | Texas Instruments Incorporated | Transistor having ultrashallow source and drain junctions with reduced gate overlap and method |
US6455362B1 (en) * | 2000-08-22 | 2002-09-24 | Micron Technology, Inc. | Double LDD devices for improved dram refresh |
US6709938B2 (en) | 2001-08-21 | 2004-03-23 | Texas Instruments Incorporated | Source/drain extension fabrication process with direct implantation |
US7208362B2 (en) | 2003-06-25 | 2007-04-24 | Texas Instruments Incorporated | Transistor device containing carbon doped silicon in a recess next to MDD to create strain in channel |
CN1547255A (zh) * | 2003-12-16 | 2004-11-17 | 上海华虹(集团)有限公司 | 深亚微米cmos源漏制造技术中的工艺集成方法 |
US7247901B2 (en) * | 2004-04-19 | 2007-07-24 | Taiwan Semiconductor Manufacturing Company | Method for forming 1 TRAM cell and structure formed thereby |
US7727838B2 (en) | 2007-07-27 | 2010-06-01 | Texas Instruments Incorporated | Method to improve transistor Tox using high-angle implants with no additional masks |
US8541269B2 (en) | 2010-04-29 | 2013-09-24 | Qualcomm Incorporated | Native devices having improved device characteristics and methods for fabrication |
-
2010
- 2010-04-29 US US12/770,191 patent/US8541269B2/en not_active Expired - Fee Related
-
2011
- 2011-04-18 EP EP11718563A patent/EP2564416A1/en not_active Ceased
- 2011-04-18 WO PCT/US2011/032904 patent/WO2011136966A1/en active Application Filing
- 2011-04-18 KR KR1020127031048A patent/KR101522906B1/ko not_active IP Right Cessation
- 2011-04-18 CN CN201180025189.4A patent/CN102906862B/zh not_active Expired - Fee Related
- 2011-04-18 JP JP2013508019A patent/JP5676751B2/ja not_active Expired - Fee Related
-
2013
- 2013-08-23 US US13/974,103 patent/US9136382B2/en not_active Expired - Fee Related
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05152321A (ja) * | 1991-10-03 | 1993-06-18 | Toshiba Corp | 半導体装置の製造方法 |
JPH06350040A (ja) * | 1993-06-07 | 1994-12-22 | Sony Corp | トランジスタの製造方法 |
JPH09289315A (ja) * | 1996-04-22 | 1997-11-04 | Sony Corp | 半導体装置の製造方法 |
JPH10229134A (ja) * | 1996-12-13 | 1998-08-25 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
JPH11135791A (ja) * | 1997-08-28 | 1999-05-21 | Texas Instr Inc <Ti> | 局在化されたソースおよびドレイン・エクステンションを有するトランジスタおよびその製造方法 |
JP2001274263A (ja) * | 2000-03-23 | 2001-10-05 | Sharp Corp | 半導体装置の製造方法及び半導体装置 |
JP2003188269A (ja) * | 2001-12-14 | 2003-07-04 | Mitsubishi Electric Corp | トランジスタの製造方法 |
JP2005136000A (ja) * | 2003-10-28 | 2005-05-26 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2005183521A (ja) * | 2003-12-17 | 2005-07-07 | Seiko Epson Corp | 半導体装置、イオン注入装置および半導体装置の製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019530255A (ja) * | 2016-09-20 | 2019-10-17 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated | 局所酸化物を有するゲートオールアラウンドデバイスアーキテクチャ |
JP7023284B2 (ja) | 2016-09-20 | 2022-02-21 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 局所酸化物を有するゲートオールアラウンドデバイスアーキテクチャ |
Also Published As
Publication number | Publication date |
---|---|
KR20130020896A (ko) | 2013-03-04 |
CN102906862B (zh) | 2016-03-16 |
US8541269B2 (en) | 2013-09-24 |
JP5676751B2 (ja) | 2015-02-25 |
US20140035067A1 (en) | 2014-02-06 |
US9136382B2 (en) | 2015-09-15 |
KR101522906B1 (ko) | 2015-05-26 |
CN102906862A (zh) | 2013-01-30 |
WO2011136966A1 (en) | 2011-11-03 |
EP2564416A1 (en) | 2013-03-06 |
US20110266635A1 (en) | 2011-11-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10164099B2 (en) | Device with diffusion blocking layer in source/drain region | |
CN105518867B (zh) | 用于嵌入式存储器和逻辑技术的垂直晶体管器件 | |
KR101054703B1 (ko) | 전계 효과 트랜지스터에 비대칭 오버랩 용량을 형성하는구조 및 방법 | |
US7176515B2 (en) | Semiconductor device including insulated gate type transistor and insulated gate type capacitance having protruded portions | |
US9263587B1 (en) | Fin device with blocking layer in channel region | |
US8361894B1 (en) | Methods of forming FinFET semiconductor devices with different fin heights | |
JPH1065162A (ja) | 絶縁ゲイト型半導体装置およびその作製方法 | |
JPH1065147A (ja) | 絶縁ゲイト型半導体装置およびその作製方法 | |
US9478663B2 (en) | FinFET device including a uniform silicon alloy fin | |
US20130334608A1 (en) | Semiconductor device | |
US9343587B2 (en) | Field effect transistor with self-adjusting threshold voltage | |
JPH1065163A (ja) | 絶縁ゲイト型半導体装置およびその作製方法 | |
JPH1065164A (ja) | 絶縁ゲイト型半導体装置およびその作製方法 | |
JP5676751B2 (ja) | 向上したデバイス特性を有するネイティブデバイスおよび製造方法 | |
US9337310B2 (en) | Low leakage, high frequency devices | |
US8669170B2 (en) | Methods of reducing gate leakage | |
US8633082B2 (en) | Method for fabricating high-gain MOSFETs with asymmetric source/drain doping for analog and RF applications | |
WO2001020666A1 (en) | Integrated circuit | |
US10916652B2 (en) | Asymmetric transistors and related devices and methods | |
US9406803B2 (en) | FinFET device including a uniform silicon alloy fin | |
US20160133722A1 (en) | Threshold voltage adjustment in metal oxide semiconductor field effect transistor with silicon oxynitride polysilicon gate stack on fully depleted silicon-on-insulator | |
JP2003347429A (ja) | 半導体装置およびその製造方法 | |
JP2007123929A (ja) | 絶縁ゲイト型半導体装置の作製方法 | |
KR20070036942A (ko) | 반도체 소자의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140128 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20140428 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20140508 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20140528 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20140604 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140728 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20141125 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141225 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5676751 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |