JPH11135791A - 局在化されたソースおよびドレイン・エクステンションを有するトランジスタおよびその製造方法 - Google Patents

局在化されたソースおよびドレイン・エクステンションを有するトランジスタおよびその製造方法

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JPH11135791A JP10242060A JP24206098A JPH11135791A JP H11135791 A JPH11135791 A JP H11135791A JP 10242060 A JP10242060 A JP 10242060A JP 24206098 A JP24206098 A JP 24206098A JP H11135791 A JPH11135791 A JP H11135791A
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Abstract

(57)【要約】 【課題】 高速動作の電界効果トランジスタを提供す
る。 【解決手段】 トランジスタのソース領域９２は、チャ
ンネル領域９４と第１の分離メンバー１６との間の半導
体層１２に形成され、ソース本体８８と局在化されたソ
ース・エクステンション５２とを含む。局在化されたソ
ース・エクステンション５２は、第１の分離メンバー１
６から離されており、ソース本体８８からチャンネル領
域９４の方向へ延びる。チャンネル領域９４と第２の分
離メンバー１８との間の半導体層１２に形成されたドレ
イン領域９６は、ドレイン本体９０と局在化されたドレ
イン・エクステンション５４とを含む。局在化されたド
レイン・エクステンション５４は、第２の分離メンバー
１８から離されており、ドレイン本体９０からチャンネ
ル領域９４の方向へ延びる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に、半導体デ
バイスの分野に関し、更に詳細には、局在化されたソー
スおよびドレイン・エクステンション（extension ）を
有するトランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】テレビ，電話，ラジオおよびコンピュー
タなど最新の電子機器は、一般に、固体デバイスで構成
される。固体デバイスは、非常に小さく比較的安価であ
るため、電子機器に適している。それに加え、固体デバ
イスは、可動部分が無く、電荷キャリアの運動に基づい
ているため、非常に信頼性が高い。
【０００３】固体デバイスには、トランジスタ，容量お
よび抵抗などが含まれる。トランジスタは、チャンネル
領域によって分離されたソースおよびドレイン領域を含
むのが一般的である。ゲートは、ソース領域からチャン
ネル領域を通ってドレイン領域へ向かう電流の流れを制
御する。
【０００４】
【発明の解決しようとする課題】電子機器の寸法を縮小
するために、トランジスタおよびその他の固体デバイス
は益々小型化している。トランジスタについて言えば、
より小型になることで必然的にゲートが狭くなり、その
ことがソース領域とドレイン領域との間での短チャンネ
ル効果につながり得る。短チャンネルを補償するため
に、ソースおよびドレイン領域をチャンネル領域へ向か
って延長するように、ソースおよびドレイン・エクステ
ンションを使用することができる。ソースおよびドレイ
ン・エクステンションと一緒にポケットを使用して、駆
動電流のゲート長感度を下げることができる。
【０００５】ポケットに関する問題は、ソースまたはド
レインとポケットとの間の接合容量である。接合容量
は、トランジスタの遅延を増大させ、それに応じて回路
速度を低下させることがある。エクステンションはま
た、ソースおよびドレイン領域への付加的な打込み損傷
をもたらすことがある。
【０００６】したがって、改良されたトランジスタに対
する技術的なニーズが生ずる。本発明は、従来のシステ
ムおよび方法に付随する欠点および問題点を本質的に解
消もしくは緩和する、局在化されたソースおよびドレイ
ン・エクステンションと局在化されたポケットとを有す
るトランジスタを提供する。
【０００７】
【課題を解決するための手段】本発明に従えば、トラン
ジスタは、半導体層から絶縁されたゲート電極を有す
る。チャンネル領域をゲート電極の内側の半導体層に画
定できる。チャンネル領域と第1 の分離メンバーとの間
の半導体層にソース領域を形成することができる。ソー
ス領域はソース本体と局在化されたソース・エクステン
ションとを含むことができる。局在化されたソース・エ
クステンションは、第1 の分離メンバーから離されてお
り、ソース本体からチャンネル領域へ向かって延びるこ
とができる。チャンネル領域と第2 の分離メンバーとの
間の半導体層にドレイン領域を形成することができる。
ドレイン領域はドレイン本体と局在化されたドレイン・
エクステンションとを含むことができる。局在化された
ドレイン・エクステンションは、第2 の分離メンバーか
ら離されており、ドレイン本体からチャンネル領域へ向
かって延びることができる。
【０００８】より詳細には、本発明の一実施形態に従え
ば、局在化されたソース・エクステンションはソース本
体の一部と重畳することができ、また、局在化されたド
レイン・エクステンションはドレイン本体の一部と重畳
することができる。ソース本体は第1 の分離メンバーに
接することができ、ドレイン本体は第2 の分離メンバー
に接することができる。この実施形態およびその他の実
施形態おいて、局在化されたソース・エクステンション
は、ゲート電極と第1 の分離メンバーとの間の距離の半
分よりも少ない距離だけ延びることができる。局在化さ
れたドレイン・エクステンションは、ゲート電極と第２
の分離メンバーとの間の距離の半分よりも少ない距離だ
け延びることができる。
【０００９】局在化されたソース・ポケットを半導体層
に形成することができる。ソース・ポケットは、局在化
されたソース・エクステンションの内周に沿って接する
ことができる。局在化されたドレイン・ポケットを半導
体層に形成することができる。ドレイン・ポケットは、
局在化されたドレイン・エクステンションの内周に沿っ
て接することができる。
【００１０】本発明の重要な技術的特徴には、打込み損
傷効果を低減する局在化されたソースおよびドレイン・
エクステンションを有する改良されたトランジスタを提
供することが含まれる。したがって、ソースおよびドレ
イン領域の本体およびコンタクトは、エクステンション
部からの干渉を最小限にして形成することができる。
【００１１】本発明の別の技術的特徴には、局在化され
たソースおよびドレイン・ポケットを提供することが含
まれる。特に、ソースおよびドレイン・ポケットは、エ
クステンション部に沿って接することができ、分離メン
バーから間隔を置くことができる。したがって、これら
のポケットもまた能動エリアの全体を横切って延びるこ
とがなく、これにより、トランジスタはより迅速に充電
されるとともに、回路速度は減少された接合容量に応じ
て高速化できる。
【００１２】本発明の更に別の技術的特徴には、ソース
およびドレイン・エクステンションおよびポケットを形
成する方法を提供することが含まれる。特に、ゲート電
極に近接する能動エリアの第1 および第2 の区分を露出
するフォトレジスト・マスク層を半導体層を覆って形成
することができる。露出された区分へドーパントを打込
んで、局在化されたソースおよびドレイン・エクステン
ションを形成することができる。更なるドーパントを露
出された区分へ打込んで、ソースおよびドレイン・ポケ
ットを形成することができる。次に、従来の手法によっ
てフォトレジスト・マスク層を除去することができる。
したがって、局在化されたソースおよびドレイン・エク
ステンションと局在化されたポケットとは、従来の集積
回路処理技術および設備を用いて形成することができ
る。
【００１３】その他の技術的な特徴は、以下の図面、説
明および開示から当業者には直ちに明らかになろう。
【００１４】本発明およびそれの特徴をより完全に理解
するために、ここで添付図面を参照しながら以下の説明
を行う。図面では、同じ参照符号は同様な部品を指し示
している。
【００１５】
【発明の実施の形態】本発明の好適な実施形態およびそ
れの特徴は、ここで図１から図３をより詳細に参照する
ことにより、最も良く理解できる。いくつかの図面を通
して、同じ参照符号は同様の部品を指し示している。図
１から図３は、局在化されたソースおよびドレイン・エ
クステンションと局在化されたポケットとを有する、お
よび／またはゲート重畳を減らした極浅のソースおよび
ドレイン接合と極浅のポケットとを有するトランジスタ
の製造を示している。以下により詳細に述べるように、
局在化されたソースおよびドレイン・エクステンション
は、ソースおよびドレイン領域への打込み損傷を低減す
ることができる。局在化されたポケットは、ソースおよ
びドレイン領域の容量を低減することができる。ゲート
重畳を最小にした極浅の接合もまた、ゲート電極との重
畳容量を減らすことができる。したがって、このトラン
ジスタはより迅速に充電でき、また、回路速度はそれに
応じて高速化される。
【００１６】図１（Ａ）〜（Ｅ）は、本発明の一実施形
態に従う、局在化されたソースおよびドレイン・エクス
テンションと局在化されたポケットを備えたトランジス
タの製造を示す一連の模式的断面図である。この実施形
態において、トランジスタはサブミクロン域の金属酸化
物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）でよ
い。本発明の範囲内で、トランジスタのタイプおよび寸
法は可変であることが理解されよう。
【００１７】図１（Ａ）を参照すると、初期の半導体構
造１０は半導体層１２を含むことができる。半導体層１
２はウエハなどの基板でよい。この実施形態において、
半導体層１２は単結晶シリコン材料を含むことができ
る。半導体層１２は基板上に形成された半導体材料の層
でよいことが理解されよう。たとえば、半導体層１２
は、ウエハ上に成長されたエピタキシャル層であっても
よい。
【００１８】第１の分離メンバー１６および第２の分離
メンバー１８を半導体層１２に形成することができる。
これらの分離メンバー１６，１８は独立した構造または
単一構造の一部でよい。サブミクロン応用のためには、
分離メンバー１６，１８は浅い分離トレンチを含むこと
ができる。その他のタイプの分離メンバーおよび／また
は構造を本発明の範囲内で使用することができることが
理解されよう。たとえば、分離メンバー１６，１８はフ
ィールド酸化物を含むことができる。
【００１９】分離メンバー１６，１８は半導体層１２に
能動エリア２０を画定する。以下により詳細に述べるよ
うに、ソース，ドレインおよびチャンネル領域は、能動
エリア２０に画定される。ゲート電極は、トランジスタ
を動作させるために、チャンネル領域を通ってソース領
域からドレイン領域へ流れる電流を制御することができ
る。本発明の範囲内で、能動エリア２０はその他の領域
を含み得ることが理解されよう。
【００２０】ゲート電極２２は、能動エリア２０上およ
び能動エリア２０から分離された状態で配置され得る。
一実施形態では、ゲート電極２２は、能動エリア２０の
外表面２４からゲート絶縁体２６によって分離できる。
この実施形態では、ゲート電極２２は多結晶シリコンま
たはその他の適当な半導体材料を含むことができる。ゲ
ート絶縁体２６は二酸化シリコンまたはその他の適当な
絶縁材料を含むことができる。本発明の範囲内で、ゲー
ト電極２２はその他のやり方で能動エリア２０と関連付
けできることが理解されよう。
【００２１】特別な実施形態では、トランジスタはｎ−
ＭＯＳトランジスタを含むことができる。この実施形態
では、能動エリア２０は、半導体層１２に形成されたｐ
−ウエル２８を含むことができる。ｐ−ウエル２８は、
ホウ素のようなｐ形ドーパントで低濃度にドープされた
半導体層１２の単結晶シリコン材料を含むことができ
る。本発明の範囲内で、半導体層１２は異なるようにド
ープされたその他の材料を含み得ることが理解されよ
う。たとえば、ウエル２８を不要とするように、半導体
層１２自体が低濃度にドープされてもよい。
【００２２】図１（Ｂ）を参照すると、能動エリア２０
の第１の区分３２および第２の区分３４を露出するマス
ク層３０を半導体層１２上に形成することができる。一
実施形態において、露出された第１の区分３２は、第１
の分離メンバー１６に面したゲート電極２２の第１の側
３６に近接することができる。露出された第２の区分３
４は、第２の分離メンバー１８に面したゲート電極２２
の第２の側３８に近接することができる。本発明の範囲
内で、マスク層３０によって露出された区分３２，３４
は可変であることが理解されよう。
【００２３】マスク層３０の厚さは本発明の範囲内で可
変であり得る。以下に詳細に述べるように、マスク層３
０は、露出された区分３２，３４の寸法と露出された区
分３２，３４へのドーパントの打込み角度とに基づいた
予め定められた厚さを有することができる。本発明の範
囲内で、マスク層の厚さは独立的に設定されてもその他
のパラメータに依存してもよいことが理解されよう。
【００２４】一実施形態では、マスク層３０はフォトレ
ジスト材料を含むことができる。この実施形態では、マ
スク層３０は、従来のように塗布されパターニングされ
エッチされて、能動エリア２０の第１および第２の区分
３２，３４を露出させることができる。本発明の範囲内
で、マスク層３０はその他の材料を含むことおよび／ま
たはその他のやり方で形成することが可能であることが
理解されよう。
【００２５】図１（Ｃ）を参照すると、ドーパント５０
は、露出された第１の区分３２へ打込まれて少なくとも
ソース領域の一部を形成し、また、露出された第２の区
分３４へ打込まれて少なくともドレイン領域の一部を形
成することができる。ドーパントは従来の集積回路処理
技術に従って打込むことができよう。一実施形態では、
ドープされ露出された第１の区分３２はソース・エクス
テンション５２を含むことができる。ドープされ露出さ
れた第２の区分３４はドレイン・エクステンション５４
を含むことができる。本発明の範囲内で、能動エリア２
０の露出された第１および第２の区分３２，３４はソー
スおよびドレイン領域のその他の要素を含み得ることが
理解されよう。
【００２６】本発明に従えば、ソース・エクステンショ
ン５２は、それが第１の分離メンバー１６から離されて
おり、よって、ゲート電極２２と第１の分離メンバー１
６との間の距離を延びないような形で、局在化されてい
る。同様に、ドレイン・エクステンション５４は、それ
が第２の分離メンバー１８から離されており、よって、
ゲート電極２２と第２の分離メンバー１８との間の全距
離を延びないような形で、局在化されている。したがっ
て、局在化されたソースおよびドレイン・エクステンシ
ョン５２，５４は、ソースおよびドレイン領域への打込
み損傷を低減する。したがって、ソースおよびドレイン
領域の本体およびコンタクトは、エクステンションから
の干渉を最小限にして形成することができる。
【００２７】一実施形態では、局在化されたソース・エ
クステンション５２は、ゲート電極２２の少し下に設け
られた第１のチャンネル端５６と、第１の分離メンバー
１６の方に寄っているがそれとの間に距離を置いた反対
側の第２の端５８とを有することができる。同様に、局
在化されたドレイン・エクステンション５４は、ゲート
電極２２の少し下に設けられた第１のチャンネル端６０
と、第１の分離メンバー１８の方に寄っているがそれと
の間に距離を置いた反対側の第２の端６２とを有するこ
とができる。この実施形態では、局在化されたソース・
エクステンション５２は第１の分離メンバー１６とゲー
ト電極２２との間の距離の半分よりも少ない距離だけ延
びることができ、他方、局在化されたドレイン・エクス
テンション５４は第２の分離メンバー１８とゲート電極
２２との間の距離の半分よりも少ない距離だけ延びるこ
とができる。特別な実施形態では、局在化されたソース
およびドレイン・エクステンション５２，５４はそれぞ
れ、ゲート電極２２を越えて０．３〜０．４ミクロン以
下の長さしかなくてよい。本発明の範囲内で、局在化さ
れたソースおよびドレイン・エクステンション５２，５
４はその他の絶対的または相対的な長さのものでよいこ
とが理解されよう。
【００２８】局在化されたソースおよびドレイン・エク
ステンション５２，５４はそれぞれ、縦方向でゲート電
極２２と約１００〜２００オングストロームの重畳を有
することができる。この重畳は、熱処理や打込まれたド
ーパントのその他のマイグレーションによって小さくな
るであろう。局在化されたソースおよびドレイン・エク
ステンション５２，５４がゲート電極２２に対してその
他のやり方で配置されてもよいことが理解されよう。
【００２９】既に述べたように、マスク層３０は、ドー
パント５０の打込み角度と能動エリア２０の露出された
区分３２，３４の寸法とに基づいた予め定められた厚さ
を有することができる。一実施形態では、ドーパント５
０は、半導体層１２に対する法線６４から本質的に零度
の角度で打込むことができる。露出された区分３２，３
４は０．１〜０．３ミクロンの間の寸法のものでよい。
この実施形態では、マスク層３０は０．３〜１．３ミク
ロンの厚さを有することができる。本発明の範囲内で、
マスク層３０はその他の厚さを有することができ、ドー
パント５０はその他の角度で打込むことができ、露出さ
れた区分３２，３４はその他の寸法とすることができる
ことが理解されよう。たとえば、以下で図２および図３
に関連して述べるように、ドーパント５０は極浅のエク
ステンション５２，５４を形成するための角度から打込
むことができる。この実施形態では、ドーパント５０は
ゲート電極２２に対して本質的に平行な方向から打込ま
れよう。マスク層３０は、ゲート電極２２に対して非平
行な方向から能動エリア２０の露出された区分３２，３
４へ打込まれるドーパントの侵入を阻止するであろう。
【００３０】ポケット・ドーパントは、エクステンショ
ン５２，５４の内側の露出された区分３２，３４へ打込
まれてソース・ポケット７０およびドレイン・ポケット
７２を形成することができる。ポケット７０，７２は、
エクステンション５２，５４と一緒に使用されて駆動電
流のゲート長感度を低下させることができる。一実施形
態では、ポケット・ドーパントは、エクステンション５
２，５４を形成するために用いられたドーパント・タイ
プとは逆のドーパントでよいが、半導体層１２へより高
エネルギーで打込まれよう。本発明の範囲内で、ポケッ
ト７０，７２はその他のやり方でドーパントを含み得る
ことが理解されよう。たとえば、ポケット・ドーパント
は、同じエネルギーでまたはその他のエネルギーで打込
むことができる。
【００３１】ソース・ポケット７０は局在化でき、局在
化されたソース・エクステンション５２の内周７４に沿
って接することができる。ドレイン・ポケット７２も同
様に、局在化でき、局在化されたドレイン・エクステン
ション５４の内周７６に沿って接することができる。本
発明の範囲内で、ソースおよびドレイン・ポケット７
０，７２はその他のように構成し得ることが理解されよ
う。ポケット７０，７２はエクステンション５２，５４
とは独立して局在化できることが理解されよう。
【００３２】ｎ−ＭＯＳトランジスタの実施形態では、
局在化されたソースおよびドレイン・エクステンション
５２，５４はそれぞれ、砒素のようなｎ形ドーパントを
含むことができる。この実施形態では、局在化されたソ
ースおよびドレイン・ポケット７０，７２は、ホウ素ま
たはインジウムのようなｐ形ドーパントを含むことがで
きる。本発明の範囲内で、局在化されたソースおよびド
レイン・エクステンション５２，５４と局在化されたポ
ケット７０，７２とはその他のやり方でドープできるこ
とが理解されよう。
【００３３】一実施形態では、ドーパント５０は中程度
のドープ濃度に打込むことができる。この実施形態で
は、ドーパント５０は約１〜２Ｅ１９／ｃｍ3 の濃度に
打込まれよう。別の実施形態では、ドーパント５０は高
ドープ濃度に打込むことができる。この実施形態では、
ドーパント５０は約１〜２Ｅ２０／ｃｍ3 の濃度に打込
まれよう。本発明の範囲内で、ドーパント５０はその他
の濃度に打込むことができることが理解されよう。
【００３４】局在化されたソースおよびドレイン・エク
ステンション５２，５４と局在化されたポケット７０，
７２が形成された後で、マスク層３０を除去することが
できる。マスク層３０にフォトレジストを使用した実施
形態では、マスク層３０は従来の処理法によって除去す
ることができる。本発明の範囲内で、マスク層３０はそ
の他のやり方で除去できることが理解されよう。
【００３５】図１（Ｄ）を参照すると、絶縁層８０を半
導体層１２およびゲート電極２２の外側にデポジットす
ることができる。一実施形態では、絶縁層８０は半導体
層１２およびゲート電極２２の上へ直接デポジットする
ことができる。この実施形態では、絶縁層８０は酸化物
および／または窒化物層を含むことができる。絶縁層８
０は、半導体要素を絶縁することのできるその他の材料
を含み得ることが理解されよう。
【００３６】図１（Ｅ）を参照すると、絶縁層８０を異
方性エッチすることによって、ゲート電極２２の第１の
側３６に隣接する第１の側壁８２と、ゲート電極２２の
第２の側３８に隣接する第２の側壁８４とを形成するこ
とができる。異方性エッチは、当業者には良く知られた
プロセスを用いる従来の反応性イオンエッチ（ＲＩＥ）
でよい。側壁８２，８４は、ゲート電極２２の側３６，
３８をトランジスタのその他の要素から電気的に分離す
ることができる。
【００３７】ドーパント８６は、第１の側壁８２と分離
メンバー１６との間の能動エリア２０の露出部分へ打込
まれてソース本体８８を形成し、また、第２の側壁８４
と分離メンバー１８との間に打込まれてドレイン本体９
０を形成することができる。したがって、ソースおよび
ドレイン本体８８，９０を形成するためのドーパント打
込みプロセスは、各側壁８２，８４と分離構造１６，１
８との間で自己整合している。本発明の範囲内で、ソー
スおよびドレイン本体８８，９０はその他のやり方で形
成し得ることが理解されよう。
【００３８】ソース領域は、ソース本体８８と、局在化
されたソース・エクステンション５２と、局在化された
ソース・ポケット７０とを含むことができる。この実施
形態では、ソース本体８８は、第１の分離メンバー１６
に接することができ、局在化されたソース・エクステン
ション５２と重畳するように延びることができる。ソー
ス本体８８は、ゲート電極２２からは横方向に間隔を置
いて離されることができる。局在化されたソース５２
は、ゲート電極２２の内側の半導体層１２に画定された
チャンネル領域９４へ向かってソース本体８８から延び
ることができる。本発明の範囲内で、ソース領域および
／または本体８８はその他の形状に形成し得ることが理
解されよう。
【００３９】ドレイン領域も同様に、ドレイン本体９０
と、局在化されたドレイン・エクステンション５４と、
局在化されたドレイン・ポケット７２とを含むことがで
きる。この実施形態では、ドレイン本体９０は、第２の
分離メンバー１８に接することができ、局在化されたド
レイン・エクステンション５４と重畳するように延びる
ことができる。ドレイン本体９０は、ゲート電極２２か
らは横方向に間隔を置いて離されることができる。局在
化されたドレイン・エクステンション５４は、チャンネ
ル領域９４へ向かってドレイン本体９０から延びること
ができる。本発明の範囲内で、ドレイン領域および／ま
たは本体９０はその他の形状に形成し得ることが理解さ
れよう。
【００４０】図２および図３は本発明の別の態様の一実
施形態に従って、ゲート重畳を低減した極浅の接合を有
するトランジスタの製造を示している。この実施形態で
は、トランジスタはサブミクロン域の金属酸化物半導体
電界効果トランジスタ（ＭＯＳＦＥＴ）でよい。本発明
の範囲内で、トランジスタのタイプおよび寸法は可変で
あることが理解されよう。
【００４１】図２（Ａ）を参照すると、初期の半導体構
造１１０は半導体層１１２を含むことができる。半導体
層１２に関連して既に述べたように、半導体層１１２は
ウエハなどの基板でよい。この実施形態では、半導体層
１１２は単結晶シリコン材料を含むことができる。この
半導体層１１２はまた、基板上に形成された半導体材料
の層を含むことができる。たとえば、半導体層１１２
は、ウエハ上に成長されたエピタキシャル層でもよい。
【００４２】トランジスタ１１４は半導体層１１２上に
形成することができる。一実施形態では、トランジスタ
１１４は、回路密度を高めるように異なる向きに配置す
ることができる。この実施形態では、トランジスタ１１
４は、隣接するトランジスタを互いに垂直にして配置す
ることができ、また、隣接するトランジスタに隣接する
トランジスタを互いに平行に移動させて配置することが
できる。このように、トランジスタ１１６は、移動され
たトランジスタ１１８とは平行に、また、隣接するトラ
ンジスタ１２０，１２２とは垂直に配置されることがで
きる。本発明の範囲内で、トランジスタ１１４はその他
の配置のやり方ができることが理解されよう。
【００４３】ＭＯＳＦＥＴトランジスタの実施形態で
は、平行なトランジスタ１１６，１１８はそれぞれ、能
動エリア１２６上に能動エリア１２６から絶縁されて配
置されたゲート電極１２４を含むことができる。ゲート
電極１２４は、広がったコンタクト・エリア１２８を含
むことができ、ゲート絶縁体１３０によって能動エリア
１２６の外表面から絶縁することができる（図３）。ゲ
ート電極１２４は多結晶シリコンまたはその他の適当な
半導体材料を含むことができる。ゲート絶縁体１３０は
二酸化シリコンまたはその他の適当な絶縁材料を含むこ
とができる。
【００４４】能動エリア１２６はそれぞれ、チャンネル
領域１３６によってドレイン領域１３４から分離された
ソース領域１３２を含むことができる（図３）。ゲート
電極１２４は、トランジスタ１１６，１１８を制御する
ために、チャンネル領域１３６を通ってソース領域１３
２からドレイン領域１３４へ流れる電流を制御すること
ができる。本発明の範囲内で、能動エリア１２６はその
他の領域を含み得ることが理解されよう。
【００４５】トランジスタ１１６，１１８は、それらの
ゲート電極１２４および／またはソースおよびドレイン
領域１３２，１３４が互いに平行になるような形で互い
に平行にできる。本発明の範囲内で、トランジスタ１１
６，１１８はその他の配置で互いに平行にできることが
理解されよう。
【００４６】平行なトランジスタ１２０，１２２はそれ
ぞれ、能動エリア１４２上に能動エリア１４２から絶縁
されるように配置されたゲート電極１４０を含むことが
できる。ゲート電極１４０は、広がったコンタクト・エ
リア１４４を含むことができ、また、ゲート絶縁体１４
６によって能動エリア１４２の外表面から絶縁すること
ができる（図３）。ゲート電極１４０は多結晶シリコン
またはその他の適当な半導体材料を含むことができる。
ゲート絶縁体１４６は二酸化シリコンまたはその他の適
当な絶縁材料を含むことができる。
【００４７】能動エリア１４２はそれぞれ、チャンネル
領域１５２によってドレイン領域１５０から分離された
ソース領域１４８を含むことができる（図３）。ゲート
電極１４０は、トランジスタ１２０，１２２を動作させ
るために、チャンネル領域１５２を通ってソース領域１
４８からドレイン領域１５０へ流れる電流を制御するこ
とができる。本発明の範囲内で、能動エリア１４２がそ
の他の領域を含み得ることが理解されよう。
【００４８】トランジスタ１２０，１２２は、それらの
ゲート電極１４０および／またはソースおよびドレイン
領域１４８，１５０が互いに平行になるような形で互い
に平行にできる。本発明の範囲内で、トランジスタ１２
０，１２２が異なる形状で互いに平行にできることが理
解されよう。トランジスタ１２０，１２２は、それらの
ゲート電極１４０および／またはソースおよびドレイン
領域１４８，１５０がゲート電極１２４および／または
ソースおよびドレイン領域１３２，１３４に対して垂直
になる形でトランジスタ１１６，１１８に対して垂直に
なることができる。本発明の範囲内で、トランジスタ１
２０，１２２は異なる形でトランジスタ１１６，１１８
に対して垂直になることができることが理解されよう。
【００４９】特別な実施形態では、トランジスタ１１４
はｎ−ＭＯＳトランジスタを含むことができる。この実
施形態では、能動エリア２０に関連して既に述べたよう
に、能動エリア１２６，１４２はそれぞれ、半導体層１
１２に形成されたｐ−ウエルを含むことができる。ｐ−
ウエルは、ホウ素のようなｐ形ドーパントで低濃度にド
ープされた単結晶シリコン材料の半導体層１１２を含む
ことができる。本発明の範囲内で、半導体層１１２はそ
の他の材料を含むかその他のようにドープすることがで
きることが理解されよう。これに加えて、ｎ−ＭＯＳお
よびｐ−ＭＯＳトランジスタを有する相補型トランジス
タの実施形態では、ｐ−ＭＯＳトランジスタの能動エリ
ア１２６および／または１４２はｎ−ウエルを含むこと
ができる。
【００５０】半導体層１１２上に分離構造１５６を形成
して、トランジスタ１１４を分離することができる。一
実施形態では、トランジスタ１１４は分離構造１５６の
窓中に形成することができる。この実施形態では、分離
構造１５６は従来のフィールド酸化物を含むことができ
る。トランジスタのための窓は、パターニングおよびエ
ッチングに関しては従来のフォトリソグラフィ技術を用
いて形成することができる。本発明の範囲内で、その他
のタイプの分離構造を使用し得ることが理解されよう。
たとえば、分離構造１５６は独立した分離トレンチおよ
び同等物を含むことができる。
【００５１】図２（Ｂ）を参照すると、半導体層１１２
上に、トランジスタ１１４の能動エリア１２６，１４２
の限られた区分を露出するマスク層１６０を形成するこ
とができる。一実施形態では、露出区分は能動エリア１
２６のソース区分１６２およびドレイン区分１６４を含
むことができ( 図２（Ａ) ）、また、能動エリア１４２
のソース区分１６６およびドレイン区分１６８を含むこ
とができる（図２（Ａ））。この実施形態では、各ソー
ス区分１６２はゲート電極１２４のソース側１７０に近
接することができ、また、各ドレイン区分１６４はゲー
ト電極１２４のドレイン側１７２に近接することができ
る。各ソース区分１６６はゲート電極１４０のソース側
１７４に近接することができ、各ドレイン区分１６８は
ゲート電極１４０のドレイン側１７６に近接することが
できる。本発明の範囲内で、能動エリアのその他の区分
をマスク層１６０によって露出できることを理解された
い。
【００５２】本発明の範囲内で、マスク層１６０の厚さ
は可変である。以下に詳細に説明するように、マスク層
１６０の厚さは、露出区分１６２，１６４，１６６，１
６８の寸法と露出区分１６２，１６４，１６６，１６８
へのドーパント打込み角度とに基づいて予め定められ
る。本発明の範囲内で、マスク層１６０の厚さは独立に
設定できるかその他のパラメータに依存できることが理
解されよう。
【００５３】一実施形態では、マスク層１６０はフォト
レジスト材料を含むことができる。この実施形態では、
マスク層３０に関連して述べたように、マスク層１６０
は従来のようにしてパターニングされて、区分１６２，
１６４，１６６，１６８を露出する。本発明の範囲内
で、マスク層１６０はその他の材料を含み得ることが理
解されよう。
【００５４】図３（Ａ），（Ｂ）は、本発明の一実施形
態に従ってゲート重畳を低減した極浅のソースおよびド
レイン接合および／またはポケットを形成するために、
露出区分１６２，１６４，１６６，１６８への４方向か
らの角度の付いた打込みドーピングを示す一連の模式的
断面図である。この実施形態において、ドーパントは９
０度ずつ間隔を置いた４つの方向から打込むことができ
る。好ましくは、その方向はゲート電極１２４，１４０
に対してそれぞれ平行および垂直である。本発明の範囲
内で、その他の打込み方式を使用できることが理解され
よう。
【００５５】図３（Ａ）を参照すると、ドーパントは、
ゲート電極１２４に対して本質的に平行でゲート電極１
４０に対して本質的に垂直な第１の方向“１”の打込み
角度から打込むことができる。この第１の方向のドーパ
ントは、ソース区分１６２へ侵入して極浅のソース接合
１８０を形成することができ、また、ドレイン区分１６
４へ侵入して第１の方向に平行なゲート電極１２４の極
浅のドレイン接合１８２を形成することができる。マス
ク層１６０は、第１の方向に対して垂直なゲート電極１
４０のソースおよびドレイン区分１６６，１６８への第
１の方向からのドーパントの侵入を阻止することができ
る。したがって、ドーパントは、第１の方向に対して垂
直なゲート電極１４０下へ打込まれることなしに、ソー
スおよびドレイン区分１６２，１６４へ第１の方向から
打込まれることができる。
【００５６】ドーパントは、第１の方法とは本質的に逆
のゲート電極１２４に対して平行な第２の方向“２”の
打込み角度から打込むことができる。この第２の方向の
ドーパントは、ソース区分１６２へ侵入して極浅のソー
ス接合１８０を更に形成することができ、また、ドレイ
ン区分１６４へ侵入して第２の方向に対して平行なゲー
ト電極１２４の極浅のドレイン接合１８２を形成するこ
とができる。マスク層１６０は、第２の方向に対して垂
直なゲート電極１４０のソースおよびドレイン区分１６
６，１６８への第２の方向からのドーパントの侵入を阻
止することができる。したがって、ドーパントは第２の
方向に対して垂直なゲート電極１４０の下へ打込まれる
ことなしに、ソースおよびドレイン区分１６２，１６４
へ第２の方向から更に打込まれることができる。
【００５７】図３（Ｂ）を参照すると、ドーパントは、
第１および第２の方向に対して本質的に垂直でゲート電
極１４０に対して平行な第３の方向“３”の打込み角度
から打込むことができる。この第３の方向のドーパント
は、ソース区分１６６へ打込まれて極浅のソース接合１
８４を形成することができ、また、ドレイン区分１６８
へ打込まれて第３の方向に対して平行なゲート電極１４
０の極浅のドレイン接合１８６を形成することができ
る。マスク層１６０は、第３の方向に対して垂直なゲー
ト電極１２４のソースおよびドレイン区分１６２，１６
４への第３の方向からのドーパントの侵入を阻止するこ
とができる。したがって、ドーパントは、第３の方向に
対して垂直なゲート電極１２４下へ打込まれることなし
に、ソースおよびドレイン区分１６６，１６８へ第３の
方向から打込まれることができる。
【００５８】ドーパントは、第３の方向に対して本質的
に逆のゲート電極１４０に平行な第４の方向“４”の打
込み角度から打込むことができる。この第４の方向のド
ーパントは、ソース区分１６６へ侵入して極浅のソース
接合１８４を更に形成することができ、また、ドレイン
区分１６８へ侵入して第４の方向に対して平行なゲート
電極１４０の極浅のドレイン接合１８６を更に形成する
ことができる。マスク層１６０は、第４の方向に対して
垂直なゲート電極１２４のソースおよびドレイン区分１
６２，１６４への第４の方向からのドーパントの侵入を
阻止することができる。したがって、ドーパントは、第
４の方向に対して垂直なゲート電極１２４下へ打込まれ
ることなしに、ソースおよびドレイン区分１６６，１６
８へ第４の方向から打込まれることができる。
【００５９】ｎ−ＭＯＳトランジスタの実施形態におい
ては、ソースおよびドレイン・エクステンションはそれ
ぞれ、砒素のようなｎ形ドーパントを含むことができ
る。ドーパントは中濃度，高濃度またはその他の濃度に
打込むことができる。中程度のドープ濃度の実施形態に
関しては、ドーパントは約１〜２Ｅ１９／ｃｍ3 の濃度
に打込むことができる。高ドープ濃度の実施形態では、
ドーパントは約１〜２Ｅ２０／ｃｍ3 の濃度に打込むこ
とができる。本発明の範囲内で、ドーパントはその他の
濃度に打込むことができることが理解されよう。
【００６０】ドーパントの打込み角度は本発明の範囲内
で可変である。一般に、打込み角度が半導体層１２の法
線１８８から離れるに従って、結果のソースおよびドレ
イン接合は浅くなる。一実施形態では、ドーパントは法
線１８８から７〜３０度離れた角度で打込むことができ
る。この実施形態では、露出区分１６２，１６４，１６
６，１６８はそれぞれ、０．１〜０．３ミクロンの間の
寸法となり、マスク層１６０は、０．３〜１．３ミクロ
ンの厚さを有することができる。本発明の範囲内で、ド
ーパントの打込み角度は可変である。
【００６１】以上のことから、極浅のソースおよびドレ
イン接合を形成するために、ドーパントは異なる複数の
方向から打込むことができる。マスク層は、非平行な方
向からのゲート電極へのドーパントの侵入を阻止し、ゲ
ート電極下への打込みを阻止して、ゲート重畳を最小化
する。したがって、トランジスタはゲート重畳容量を減
らすことができるとともにより迅速に充電できるため、
回路速度が増大する。
【００６２】一実施形態では、極浅のソース接合１８
０，１８４はそれぞれ、局在化されたソース・エクステ
ンション５２を含み、また、ドレイン接合１８２，１８
６はそれぞれ、局在化されたドレイン・エクステンショ
ン５４を含むことができる。ソースおよびドレイン・エ
クステンション５２，５４に関連して先に述べたよう
に、ソースおよびドレイン・ポケットはエクステンショ
ンの内側に打込まれよう。マスク層１６０は、マスク層
３０でよく、半導体層１１２へのソースおよびドレイン
本体１９０，１９２の形成を許容するために除去するこ
とができる。本発明の範囲内で、極浅のソースおよびド
レイン接合１８０，１８２，１８４，１８６はその他の
ソースおよびドレイン構造を含み得ることが理解されよ
う。
【００６３】この実施形態において、露出区分の寸法
は、エクステンションおよび／またはポケットの好まし
い寸法に基づいて画定することができ、また、打込み角
度は、エクステンションおよび／またはポケットの好ま
しい深さと、本質的に垂直な方向からのドーパントの侵
入を阻止する厚さに堆積されたマスク層とに依存して画
定することができる。特別な実施形態では、露出区分は
０．１〜０．３ミクロンの間の寸法であり、打込み角度
は法線１８８から７〜３０度ずれた角度であり、０．３
〜１．３ミクロンの厚さを有するマスク層を用いて４つ
の方向からの打込みが使用されよう。結果のトランジス
タは局在化され、トランジスタの容量を大幅に低減化す
る極浅のソースおよびドレイン・エクステンションおよ
びポケットが得られよう。
【００６４】本発明はいくつかの実施形態について説明
してきたが、各種の変更および修正が当業者には思い付
かれよう。本発明はそのような変更および修正を特許請
求の範囲に含まれるものとして包含することを意図して
いる。
【００６５】以上の説明に関して更に以下の項を開示す
る。 （１）トランジスタであって、 ａ）半導体層から絶縁されたゲート電極と、 ｂ）該ゲート電極の内側の半導体層に画定されたチャン
ネル領域と、 ｃ）該チャンネル領域と第１の分離メンバーとの間の前
記半導体層に形成されたソース領域であって、ソース本
体と、前記第１の分離メンバーから離され、前記ソース
本体から前記チャンネル領域へ向かって延びる局在化さ
れたソース・エクステンションと、を含むソース領域
と、 ｄ）前記チャンネル領域と第２の分離メンバーとの間の
前記半導体層に形成されたドレイン領域であって、ドレ
イン本体と、前記第２の分離メンバーから離され、前記
ドレイン本体から前記チャンネル領域へ向かって延びる
局在化されたドレイン・エクステンションと、を含むド
レイン領域と、 ｅ）前記半導体層に形成されて、前記局在化されたソー
ス・エクステンションの内周に沿って接する局在化され
たソース・ポケットと、 ｆ）前記半導体層に形成されて、前記局在化されたドレ
イン・エクステンションの内周に沿って接する局在化さ
れたドレイン・ポケットと、を含むトランジスタ。
【００６６】（２）前記第１の分離メンバーに接する前
記ソース本体と、前記第２の分離メンバーに接する前記
ドレイン本体と、をさらに含む第１項記載のトランジス
タ。
【００６７】（３）前記ソース本体の一部に重畳する前
記局在化されたソース・エクステンションと、前記ドレ
イン本体の一部に重畳する前記局在化されたドレイン・
エクステンションと、をさらに含む第１項記載のトラン
ジスタ。
【００６８】（４）０．０８ミクロンよりも小さい深さ
を有する前記局在化されたソース・エクステンション
と、０． ０８ミクロンよりも小さい深さを有する前記
局在化されたドレイン・エクステンションと、をさらに
含む第１項記載のトランジスタ。
【００６９】（５）前記ゲート電極と前記第１の分離メ
ンバーとの間の距離の半分よりも小さい距離を延びる前
記局在化されたソース・エクステンションと、前記ゲー
ト電極と前記第２の分離メンバーとの間の距離の半分よ
りも小さい距離を延びる前記局在化されたドレイン・エ
クステンションと、をさらに含む第１項記載のトランジ
スタ。
【００７０】（６）トランジスタを製造する方法であっ
て、半導体層に能動エリアを画定する第１および第２の
分離メンバーを形成する工程と、前記半導体層の前記能
動エリアからゲート絶縁体で分離されたゲート電極を形
成する工程と、前記第１の分離メンバーに面する前記ゲ
ート電極の第１の側に近接するとともに前記第１の分離
メンバーから離れて、局在化されたソース・エクステン
ションを前記半導体層に形成する工程と、前記第２の分
離メンバーに面する前記ゲート電極の第２の側に近接す
るとともに前記第２の分離メンバーから離れて、局在化
されたドレイン・エクステンションを前記半導体層に形
成する工程と、前記局在化されたソース・エクステンシ
ョンと前記第１の分離メンバーとの間の前記能動領域に
ソース本体を形成する工程と、前記局在化されたドレイ
ン・エクステンションと前記第２の分離メンバーとの間
の前記能動領域にドレイン本体を形成する工程と、前記
局在化されたソース・エクステンションの内周に沿って
接する局在化されたソース・ポケットを前記半導体層に
形成する工程と、前記局在化されたドレイン・エクステ
ンションの内周に沿って接する局在化されたドレイン・
ポケットを前記半導体層に形成する工程と、を含む方
法。
【００７１】（７）前記局在化されたソース・エクステ
ンションを形成する工程および前記局在化されたドレイ
ン・エクステンションを形成する工程が、前記第１の分
離メンバーに面する前記ゲート電極の前記第１の側に近
接して前記能動エリアの第１の区分を露出させ、前記第
２の分離メンバーに面する前記ゲート電極の前記第２の
側に近接して前記能動エリアの第２の区分を露出させる
マスク層を前記半導体層上に形成する工程と、前記能動
エリアの露出された前記第１の区分へドーパントを打込
んで前記局在化されたソース・エクステンションを形成
する工程と、前記能動エリアの露出された前記第２の区
分へドーパントを打込んで前記局在化されたドレイン・
エクステンションを形成する工程と、前記マスク層を除
去する工程と、を含む第６項記載の方法。
【００７２】（８）前記ドーパントを打込む工程が、前
記半導体層の法線から本質的に零度離れた方向からドー
パントを打込む工程を含む第７項記載の方法。
【００７３】（９）前記局在化されたソース・エクステ
ンションを形成する工程と前記局在化されたドレイン・
エクステンションを形成する工程と前記局在化されたソ
ース・ポケットを形成する工程と前記局在化されたドレ
イン・ポケットを形成する工程とが、前記第１の分離メ
ンバーに面する前記ゲート電極の前記第１の側に近接し
て前記能動エリアの第１の区分を露出させ、前記第２の
分離メンバーに面する前記ゲート電極の前記第２の側に
近接して前記能動エリアの第２の区分を露出させるマス
ク層を前記半導体層上に形成する工程と、前記能動エリ
アの露出された前記第１の区分へドーパントを打込んで
前記局在化されたソース・エクステンションを形成する
工程と、前記能動エリアの露出された前記第１の区分へ
ドーパントを打込んで前記局在化されたソース・ポケッ
トを形成する工程であって、前記局在化されたソース・
ポケット・ドーパントが前記局在化されたソース・エク
ステンション・ドーパントの内側に存在する工程と、前
記能動エリアの露出された前記第２の区分へドーパント
を打込んで前記局在化されたドレイン・エクステンショ
ンを形成する工程と、前記能動エリアの露出された前記
第２の区分へドーパントを打込んで前記局在化されたド
レイン・ポケットを形成する工程であって、前記局在化
されたドレイン・ポケット・ドーパントが前記局在化さ
れたドレイン・エクステンション・ドーパントの内側に
存在する工程と、前記マスク層を除去する工程と、を含
む第６項記載の方法。
【００７４】（１０）前記ソース本体を形成する工程お
よび前記ドレインの本体を形成する工程が、前記ゲート
電極の前記第１の側に隣接して第１の側壁を形成する工
程と、前記ゲート電極の前記第２の側に隣接して第２の
側壁を形成する工程と、前記第１の側壁と前記第１の分
離メンバーとの間の前記能動領域へドーパントを打込ん
で前記ソース本体を形成する工程と、前記第２の側壁と
前記第２の分離メンバーとの間の前記能動領域へドーパ
ントを打込んで前記ドレイン本体を形成する工程と、を
含む第６項記載の方法。
【００７５】（１１）半導体層（１２）から絶縁された
ゲート電極（２２）を含むトランジスタ。チャンネル領
域（９４）は、ゲート電極（２２）の内側の半導体層
（１２）に画定され得る。ソース領域（９２）は、チャ
ンネル領域（９４）と第１の分離メンバー（１６）との
間の半導体層（１２）に形成され得る。ソース領域（９
２）は、ソース本体（８８）と局在化されたソース・エ
クステンション（５２）とを含むことができる。局在化
されソース・エクステンション（５２）は、第１の分離
メンバー（１６）から離されており、ソース本体（８
８）からチャンネル領域（９４）の方向へ延びることが
できる。ドレイン領域（９６）は、チャンネル領域（９
４）と第２の分離メンバー( １８) との間の半導体層
（１２）に形成され得る。ドレイン領域（９６）は、ド
レイン本体（９０）と局在化されたドレイン・エクステ
ンション（５４）とを含むことができる。局在化された
ドレイン・エクステンション（５４）は、第２の分離メ
ンバー（１８）から離されており、ドレイン本体（９
０）からチャンネル領域（９４）の方向へ延びることが
できる。
【関連出願へのクロスリファレンス】本出願は、“独立
して形成されるゲート構造を有するトランジスタおよび
その製造方法（Ｔｒａｎｓｉｓｔｏｒｓ ｗｉｔｈ Ｉ
ｎｄｅｐｅｎｄｅｎｔｌｙＦｏｒｍｅｄ Ｇａｔｅ Ｓ
ｔｒｕｃｔｕｒｅｓ ａｎｄ Ｍｅｔｈｏｄ）”と題す
る、同時係属の米国特許出願第６０／０５７，１４８号
（事件番号第ＴＩ−２３４１２）および“ゲート重畳を
減らし、極浅のソースおよびドレイン接合を備えたトラ
ンジスタおよびその製造方法（Ｔｒａｎｓｉｓｔｏｒ
ＨａｖｉｎｇＵｌｔｒａｓｈａｌｏｗ Ｓｏｕｒｃｅ
ａｎｄ Ｄｒａｉｎ Ｊｕｎｃｔｉｏｎｓ ｗｉｔｈ
Ｒｅｄｕｃｅｄ Ｇａｔｅ Ｏｖｅｒｌａｐ ａｎｄ
Ｍｅｔｈｏｄ）”と題する同じく同時係属の米国特許出
願第６０／０５７，１４５号（事件番号ＴＩ−２４０５
７）に関連する。
【図面の簡単な説明】
【図１】本発明の一実施形態に従って、局在化されたソ
ースおよびドレイン・エクステンションおよびポケット
を備えたトランジスタの製造段階を示す一連の模式的断
面図。
【図２】本発明の一実施形態に従う、各能動エリアの限
られた区分を露出するマスクと、半導体層に形成された
能動エリアを備えた複数のトランジスタとを示す模式的
平面図。
【図３】本発明の一実施形態に従って、局在化されたソ
ースおよびドレイン・エクステンションおよびポケット
を形成するための、トランジスタの能動エリアの露出さ
れた区分への４つの方向からの角度の付いた打込みドー
ピングを示す一連の模式的断面図。
【符号の説明】
１０，１１０ 半導体構造 １２，１１２ 半導体層 １６，１８ 分離メンバー ２０，１２６，１４２ 能動エリア ２２，１２４，１４０ ゲート電極 ２４ 外側表面 ２６，１３０，１４６ ゲート絶縁体 ２８ ｐ−ウエル ３０，１６０ マスク層 ３２ 第１の区分 ３４ 第２の区分 ３６ 第１の側 ３８ 第２の側 ５０，８６ ドーパント ５２ ソース・エクステンション ５４ ドレイン・エクステンション ５６，６０ 第１のチャンネル端 ５８，６２ 第２のチャンネル端 ６４，１８８ 法線 ７０ ソース・ポケット ７２ ドレイン・ポケット ７４，７６ 内周 ８０ 絶縁層 ８２ 第１の側壁 ８４ 第２の側壁 ８８，１９０ ソース本体 ９０，１９２ ドレイン本体 ９２，１３２，１４８ ソース領域 ９４，１３６，１５６ チャンネル領域 ９６，１３４，１５０ ドレイン領域 １１４，１１６，１１８，１２０，１２２ トランジス
タ １２８，１４４ コンタクト・エリア １５６ 分離構造 １６２，１６６ ソース区分 １６４，１６８ ドレイン区分 １７０，１７４ ソース側 １７２，１７６ ドレイン側 １８０，１８４ 極浅のソース接合 １８２，１８６ 極浅のドレイン接合

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 トランジスタであって、 ａ）半導体層から絶縁されたゲート電極と、 ｂ）該ゲート電極の内側の半導体層に画定されたチャン
    ネル領域と、 ｃ）該チャンネル領域と第１の分離メンバーとの間の前
    記半導体層に形成されたソース領域であって、 ソース本体と、 前記第１の分離メンバーから離され、前記ソース本体か
    ら前記チャンネル領域へ向かって延びる局在化されたソ
    ース・エクステンションと、 を含むソース領域と、 ｄ）前記チャンネル領域と第２の分離メンバーとの間の
    前記半導体層に形成されたドレイン領域であって、 ドレイン本体と、 前記第２の分離メンバーから離され、前記ドレイン本体
    から前記チャンネル領域へ向かって延びる局在化された
    ドレイン・エクステンションと、 を含むドレイン領域と、 ｅ）前記半導体層に形成されて、前記局在化されたソー
    ス・エクステンションの内周に沿って接する局在化され
    たソース・ポケットと、 ｆ）前記半導体層に形成されて、前記局在化されたドレ
    イン・エクステンションの内周に沿って接する局在化さ
    れたドレイン・ポケットと、 を含むトランジスタ。
  2. 【請求項２】 トランジスタを製造する方法であって、 半導体層に能動エリアを画定する第１および第２の分離
    メンバーを形成する工程と、 前記半導体層の前記能動エリアからゲート絶縁体で分離
    されたゲート電極を形成する工程と、 前記第１の分離メンバーに面する前記ゲート電極の第１
    の側に近接するとともに前記第１の分離メンバーから離
    れて、局在化されたソース・エクステンションを前記半
    導体層に形成する工程と、 前記第２の分離メンバーに面する前記ゲート電極の第２
    の側に近接するとともに前記第２の分離メンバーから離
    れて、局在化されたドレイン・エクステンションを前記
    半導体層に形成する工程と、 前記局在化されたソース・エクステンションと前記第１
    の分離メンバーとの間の前記能動領域にソース本体を形
    成する工程と、 前記局在化されたドレイン・エクステンションと前記第
    ２の分離メンバーとの間の前記能動領域にドレイン本体
    を形成する工程と、 前記局在化されたソース・エクステンションの内周に沿
    って接する局在化されたソース・ポケットを前記半導体
    層に形成する工程と、 前記局在化されたドレイン・エクステンションの内周に
    沿って接する局在化されたドレイン・ポケットを前記半
    導体層に形成する工程と、 を含む方法。
JP10242060A 1997-08-28 1998-08-27 局在化されたソースおよびドレイン・エクステンションを有するトランジスタおよびその製造方法 Pending JPH11135791A (ja)

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US5737897P 1997-08-28 1997-08-28

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