JPH03248433A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03248433A JPH03248433A JP4611490A JP4611490A JPH03248433A JP H03248433 A JPH03248433 A JP H03248433A JP 4611490 A JP4611490 A JP 4611490A JP 4611490 A JP4611490 A JP 4611490A JP H03248433 A JPH03248433 A JP H03248433A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に微細な絶縁
ゲート型電界効果トランジスタ（以下、ＭＯ５Ｉ−ラン
シスタと略記する）を歩留り良く形成する半導体装置の
製造方法に関する。
ゲート型電界効果トランジスタ（以下、ＭＯ５Ｉ−ラン
シスタと略記する）を歩留り良く形成する半導体装置の
製造方法に関する。
（従来の技術〕
半導体装置の高集積化に伴い、該装置内で使用されるＭ
ＯＳトランジスタの微細化が急がれている。微細化に従
いＭＯＳトランジスタの内部電界強度か増大し、これが
デバイスの信頼性に関し、Ｐ−９ぜ百 し す−ｒ＋
−）−）櫨；、 フ第５図はこの種の半導体装置の従
来例を示す縦断面図、第６図（ａ） 、 （ｂ） 、〜
、（ｅ）は第５図の従来例を形成する工程を示す縦断面
図である。
ＯＳトランジスタの微細化が急がれている。微細化に従
いＭＯＳトランジスタの内部電界強度か増大し、これが
デバイスの信頼性に関し、Ｐ−９ぜ百 し す−ｒ＋
−）−）櫨；、 フ第５図はこの種の半導体装置の従
来例を示す縦断面図、第６図（ａ） 、 （ｂ） 、〜
、（ｅ）は第５図の従来例を形成する工程を示す縦断面
図である。
第６図（ａ）に示すように、Ｐ型シリコン基板１上に選
択酸化法等により素子分離用の厚い酸化膜２を形成し、
その後、活性領域上に、ゲート酸化膜１２を形成する。
択酸化法等により素子分離用の厚い酸化膜２を形成し、
その後、活性領域上に、ゲート酸化膜１２を形成する。
続いて、基板表面上にゲート電極用の導電膜として例え
ば多結晶シリコン膜４を成長し、その十にレジスト膜の
ゲート電極パターン５を形成する。なお、図示しないか
、フィールド酸化膜２の直下にはチャネルストッパー用
のＰ型高不純物層を形成してもよい。また、チャネル領
域の半導体基板表面には、トランジスタのしきい値を調
整するため、適当な不純物添加をする。
ば多結晶シリコン膜４を成長し、その十にレジスト膜の
ゲート電極パターン５を形成する。なお、図示しないか
、フィールド酸化膜２の直下にはチャネルストッパー用
のＰ型高不純物層を形成してもよい。また、チャネル領
域の半導体基板表面には、トランジスタのしきい値を調
整するため、適当な不純物添加をする。
次に第６図（ｂ）に示すように、ゲート電極１３を形成
し、ゲート電極１３とフィールド酸化膜２に対して自己
整合的に例えばリンを１０”ｃ田−２程度イオン注入し
て、ｎ−ソース・ドレイン層６゜７を形成する。その後
、第６図（Ｃ）に示すように、基板トに例えば気相成長
法により酸化膜８を堆積する。そして、この酸化膜を選
択的に異方性エッチし、ゲート４の側壁にのみ残すよう
にする。次に、第６図（ｄ）に示すように、側壁酸化膜
８を含むゲート領域に例えばヒ素を１０ ”ｃｍ−２程
度イオン注入し、ｎ＋ソース・ドレイン層９゜１０を形
成する。その後、第６図（ｅ）に示すように層間絶縁膜
１５を形成する工程と、以下、通常のプロセスにより、
金属配線をほどこしして、第５図に示すＭＯＳｌ−ラン
ジスタを得る。この構造のＭＯＳトランジスタは、ソー
ス・ドレイン層がゲートとオーバーラツプするチャネル
領域側にｎ−層を有するため、従来の単独ドレイン構造
に比へ、トレイン端での電界強度が緩和されるという利
点かある。
し、ゲート電極１３とフィールド酸化膜２に対して自己
整合的に例えばリンを１０”ｃ田−２程度イオン注入し
て、ｎ−ソース・ドレイン層６゜７を形成する。その後
、第６図（Ｃ）に示すように、基板トに例えば気相成長
法により酸化膜８を堆積する。そして、この酸化膜を選
択的に異方性エッチし、ゲート４の側壁にのみ残すよう
にする。次に、第６図（ｄ）に示すように、側壁酸化膜
８を含むゲート領域に例えばヒ素を１０ ”ｃｍ−２程
度イオン注入し、ｎ＋ソース・ドレイン層９゜１０を形
成する。その後、第６図（ｅ）に示すように層間絶縁膜
１５を形成する工程と、以下、通常のプロセスにより、
金属配線をほどこしして、第５図に示すＭＯＳｌ−ラン
ジスタを得る。この構造のＭＯＳトランジスタは、ソー
ス・ドレイン層がゲートとオーバーラツプするチャネル
領域側にｎ−層を有するため、従来の単独ドレイン構造
に比へ、トレイン端での電界強度が緩和されるという利
点かある。
ところで、ＭＯＳトランジスタの微細化には、ゲート長
の縮小と同時にゲート絶縁膜の薄膜化が重要である。
の縮小と同時にゲート絶縁膜の薄膜化が重要である。
しかし、上述した従来の製造方法では、ゲート絶縁膜を
薄膜化する際、下記のような問題か生じる。まず従来法
では、形成されたゲート電極に対して、自己整合的にソ
ース・ドレイン拡散層を形成することを目的に、高ドー
ズのイオン注入をゲート形成後に行なっている。イオン
注入法は荷電粒子を半導体基板に打込む方法であるため
、本質的に帯電現象を伴う。ゲート絶Ｍ膜か薄膜化され
るに従い、このイオン注入工程による静電破壊か顕在化
し、今後、前述した従来法では、ＭＯＳトランジスタの
製造歩留りの低下か懸念される。
薄膜化する際、下記のような問題か生じる。まず従来法
では、形成されたゲート電極に対して、自己整合的にソ
ース・ドレイン拡散層を形成することを目的に、高ドー
ズのイオン注入をゲート形成後に行なっている。イオン
注入法は荷電粒子を半導体基板に打込む方法であるため
、本質的に帯電現象を伴う。ゲート絶Ｍ膜か薄膜化され
るに従い、このイオン注入工程による静電破壊か顕在化
し、今後、前述した従来法では、ＭＯＳトランジスタの
製造歩留りの低下か懸念される。
また、ＭＯＳトランジスタの短チヤネル化に際し、チャ
ネル領域の半導体基板表面濃度を高める必要かあるが、
従来法では、チャネル領域以外の余分な領域にも、チャ
ネルトープが行なわれる。
ネル領域の半導体基板表面濃度を高める必要かあるが、
従来法では、チャネル領域以外の余分な領域にも、チャ
ネルトープが行なわれる。
このためソース・ドレインの拡散層容量か増大し、デバ
イスの動作速度を低下させる原因となる。
イスの動作速度を低下させる原因となる。
本発明は上記の欠点に鑑み、ソース・ドレイン拡散層を
形成した後、チャネル領域トに薄いゲーして、製造歩留
りのよい、かつ、デバイスの動作速度を低下させない半
導体装置の製造方法を提供することを解決すべき課題と
する。
形成した後、チャネル領域トに薄いゲーして、製造歩留
りのよい、かつ、デバイスの動作速度を低下させない半
導体装置の製造方法を提供することを解決すべき課題と
する。
本発明の半導体装置の製造方法は、半導体基板上に素子
分離領域を形成し、露出した素子分離領域により分離さ
れた素子形成領域に第１絶縁膜を形成し、露出した基板
上に第２被膜を形成し、前記第２被膜のゲート電極予定
部上にレジストパターンを形成し、露出したレジストパ
ターンをマスクとして、前記第２被膜を選択的にエツチ
ングし、露出したゲート電極パターンを有する第２被膜
に対し、自己整合的に低濃度ソース・ドレイン層を形成
し、露出した第２被膜の少なくとも側壁に第３被膜を形
成し、露出した第３被膜を形成された第２被膜パターン
に対し、自己整合的に高濃度ソース・ドレイン層を形成
し、露出した基板上の全面に絶縁性被膜を形成する工程
と、前記絶縁性被膜を前記第２及び第３出するまで選択
的にエツチング除去する工程と、 少なくとも前記第２被膜を選択的に除去し、露出したゲ
ート′Ｆｔ、極予定部上の第１絶縁膜を除去し、露出し
たゲート電極予定部の半導体基板表面上にゲート絶縁膜
を形成し、露出した基板上に導電膜を形成する工程と、
前記導電膜をゲート電極予定部にのみ残るように選択的
にエツチング除去し、ゲート電極を形成する工程とを有
する。
分離領域を形成し、露出した素子分離領域により分離さ
れた素子形成領域に第１絶縁膜を形成し、露出した基板
上に第２被膜を形成し、前記第２被膜のゲート電極予定
部上にレジストパターンを形成し、露出したレジストパ
ターンをマスクとして、前記第２被膜を選択的にエツチ
ングし、露出したゲート電極パターンを有する第２被膜
に対し、自己整合的に低濃度ソース・ドレイン層を形成
し、露出した第２被膜の少なくとも側壁に第３被膜を形
成し、露出した第３被膜を形成された第２被膜パターン
に対し、自己整合的に高濃度ソース・ドレイン層を形成
し、露出した基板上の全面に絶縁性被膜を形成する工程
と、前記絶縁性被膜を前記第２及び第３出するまで選択
的にエツチング除去する工程と、 少なくとも前記第２被膜を選択的に除去し、露出したゲ
ート′Ｆｔ、極予定部上の第１絶縁膜を除去し、露出し
たゲート電極予定部の半導体基板表面上にゲート絶縁膜
を形成し、露出した基板上に導電膜を形成する工程と、
前記導電膜をゲート電極予定部にのみ残るように選択的
にエツチング除去し、ゲート電極を形成する工程とを有
する。
（作 用）
ソース・ドレイン形成のための高濃度のイオン注入を行
なった後、薄いゲート絶縁膜を形成し、ソース・ドレイ
ン層に対して、自己整合的にゲート電極を形成し、イオ
ン注入によるゲート絶縁膜の静電破壊を防止する。
なった後、薄いゲート絶縁膜を形成し、ソース・ドレイ
ン層に対して、自己整合的にゲート電極を形成し、イオ
ン注入によるゲート絶縁膜の静電破壊を防止する。
（実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の半導体装置の製造方法の第１の実施例
を示す半導体装置（ＭＯＳトランジスタ）の縦断面図、
第２図（ａ） 、 （ｂ） 、〜、（ｊ）は第１図の実
施例の製造工程を示す工程図である。
を示す半導体装置（ＭＯＳトランジスタ）の縦断面図、
第２図（ａ） 、 （ｂ） 、〜、（ｊ）は第１図の実
施例の製造工程を示す工程図である。
第２図（ａ）に示すように、Ｐ型シリコン基板１上に選
択酸化法によりフィールド酸化膜２（以降、酸化膜２と
記す）を形成し、素子形成領域上には、熱酸化膜３を形
成する。さらに、例えばリン添加多結晶シリコン膜４を
２０００人〜８０００人堆積する。そして、ゲート電極
パターンを有するレジスト膜５を例えばフォトリソグラ
フィにより形成する。次にレジスト膜５をマスクに多結
晶シリコン膜を選択的に異方性エッチし、第２図（ｂ）
に示すように、この多結晶シリコン膜４に対し自己整合
的に例えばリンを加速エネルギ−２０ＫｅＶないし５０
ＫｅＶで１０１３ｃｍ−２程度イオン注入し、ｎ−層
６．７を形成する。そして基板上に例えば酸化膜を１０
００人〜４０００人程度気相成長法により堆積する。次
に第２図（ｃ）に示すように、酸化膜８を異方性エッチ
し、多結晶シリコン膜４の側壁にのみ残す。そして、こ
の側壁酸化膜８に対して自己整合的に、例えばヒ素を注
入エネルギー５０Ｋｅｖ〜８０Ｋｅｖで１０ｃｍ−２程
度、イオン注入し、ｎ＋層９，１０を形成する。その後
、第２図（ｄ）に示すように、基板上に絶縁膜１１、例
えばＢＰＳＧ、スピンガラスあるいは、その他溶融性絶
縁膜を堆積する。そして、この絶縁膜１１を第２図（ｅ
）に示すように、多結晶シリコン層４の上面か露出する
まで選択エッチする。次に、第２図（ｆ）に示すように
、露出した多結晶シリコン層をウェットエッチ等により
選択的に除去する。そして、露出した酸化膜３をウェッ
トエッチし、第２図（ｇ）に示すように、所望の膜厚の
ゲート酸化膜１２を形成する。その後ゲート電極予定部
を含む基板表面上に導電膜１３、例えば多結晶シリコン
を形成する工程と、第２図（ｈ）に示すように、少なく
ともゲート領域には残るように基板上の導電膜を選択エ
ッチすることによりゲート電極１３を形成する。その後
、基板全面に、例えばタングステン、チタン等の高融点
金属膜１４を第２図（ｉ）に示すように被着し、窒素零
囲気中でアニールすることにより、ゲー電極上のみにシ
リサイド層１６を形成してもよい。その後、第２図（ｊ
）に示すように層間絶縁膜１５を形成し、以下通常の工
程を経て、第１図のＭｏＳトランジスタを得る。
択酸化法によりフィールド酸化膜２（以降、酸化膜２と
記す）を形成し、素子形成領域上には、熱酸化膜３を形
成する。さらに、例えばリン添加多結晶シリコン膜４を
２０００人〜８０００人堆積する。そして、ゲート電極
パターンを有するレジスト膜５を例えばフォトリソグラ
フィにより形成する。次にレジスト膜５をマスクに多結
晶シリコン膜を選択的に異方性エッチし、第２図（ｂ）
に示すように、この多結晶シリコン膜４に対し自己整合
的に例えばリンを加速エネルギ−２０ＫｅＶないし５０
ＫｅＶで１０１３ｃｍ−２程度イオン注入し、ｎ−層
６．７を形成する。そして基板上に例えば酸化膜を１０
００人〜４０００人程度気相成長法により堆積する。次
に第２図（ｃ）に示すように、酸化膜８を異方性エッチ
し、多結晶シリコン膜４の側壁にのみ残す。そして、こ
の側壁酸化膜８に対して自己整合的に、例えばヒ素を注
入エネルギー５０Ｋｅｖ〜８０Ｋｅｖで１０ｃｍ−２程
度、イオン注入し、ｎ＋層９，１０を形成する。その後
、第２図（ｄ）に示すように、基板上に絶縁膜１１、例
えばＢＰＳＧ、スピンガラスあるいは、その他溶融性絶
縁膜を堆積する。そして、この絶縁膜１１を第２図（ｅ
）に示すように、多結晶シリコン層４の上面か露出する
まで選択エッチする。次に、第２図（ｆ）に示すように
、露出した多結晶シリコン層をウェットエッチ等により
選択的に除去する。そして、露出した酸化膜３をウェッ
トエッチし、第２図（ｇ）に示すように、所望の膜厚の
ゲート酸化膜１２を形成する。その後ゲート電極予定部
を含む基板表面上に導電膜１３、例えば多結晶シリコン
を形成する工程と、第２図（ｈ）に示すように、少なく
ともゲート領域には残るように基板上の導電膜を選択エ
ッチすることによりゲート電極１３を形成する。その後
、基板全面に、例えばタングステン、チタン等の高融点
金属膜１４を第２図（ｉ）に示すように被着し、窒素零
囲気中でアニールすることにより、ゲー電極上のみにシ
リサイド層１６を形成してもよい。その後、第２図（ｊ
）に示すように層間絶縁膜１５を形成し、以下通常の工
程を経て、第１図のＭｏＳトランジスタを得る。
第３図は本発明の第２の実施例を示すＭＯＳトランジス
タの縦断面図、第４図（ａ） 、 （ｂ） 、〜、（ｉ
）は第３図の実施例の製造工程を示す工程図である。本
実施例では、ｎ−層とゲート電極をオーバーラツプさせ
ているため、ＬＤＤトランジスタのｎ−層による寄生抵
抗の影響を緩和することができる。
タの縦断面図、第４図（ａ） 、 （ｂ） 、〜、（ｉ
）は第３図の実施例の製造工程を示す工程図である。本
実施例では、ｎ−層とゲート電極をオーバーラツプさせ
ているため、ＬＤＤトランジスタのｎ−層による寄生抵
抗の影響を緩和することができる。
素子分離領域を形成し、第４図（ａ）に示すように、素
子領域−Ｆに熱酸化膜３を成長し、ゲート電極予定部を
おおう多結晶シリコンパターン４を形成した後、この多
結晶シリコン膜に対し、自己整合的にｎ−層６．７を形
成するまでは、第１の実施例１と同様である。次に第４
図（ｂ）に示すように、多結晶シリコン表面にタングス
テン膜１４等を選択的に１０００八〜３０００人程度気
相成長法により成長する。そして第４図（ｃ）に示すよ
うに、タングステン膜１４に対して、自己整合的にｎ＋
層９，１０を形成する。次に第４図（ｄ）に示すように
、絶縁膜１１例えば気相成長による酸化膜、Ｂ Ｐ Ｓ
Ｇ＠、あるいは塗布膜等を成長する。
子領域−Ｆに熱酸化膜３を成長し、ゲート電極予定部を
おおう多結晶シリコンパターン４を形成した後、この多
結晶シリコン膜に対し、自己整合的にｎ−層６．７を形
成するまでは、第１の実施例１と同様である。次に第４
図（ｂ）に示すように、多結晶シリコン表面にタングス
テン膜１４等を選択的に１０００八〜３０００人程度気
相成長法により成長する。そして第４図（ｃ）に示すよ
うに、タングステン膜１４に対して、自己整合的にｎ＋
層９，１０を形成する。次に第４図（ｄ）に示すように
、絶縁膜１１例えば気相成長による酸化膜、Ｂ Ｐ Ｓ
Ｇ＠、あるいは塗布膜等を成長する。
その後、第４図（ｅ）に示すように、絶縁膜１１をタン
グステン膜１４の上面が露出するまで選択エッチする。
グステン膜１４の上面が露出するまで選択エッチする。
次に第４図（ｆ）に示すように露出したタングステン膜
及び多結晶シリコン膜を順次ウェットエッチ等により選
択的に除去する。ここで、表出したゲート領域のシリコ
ン基板表面に、パンチスルー防止及び、しきい値電圧調
整のため、例えばホロンを２０ ＫｅＶ〜２００ Ｋｅ
Ｖの加速エネルギーで１０目〜１０１２ｃｍ−２程度イ
オン注入する。その後、酸化膜３をウェットエッチ等に
より除去した後、３０人〜１００人程度のゲート酸化膜
１２を形成する。そして第４図（ｇ）に示すように、ゲ
ート電極予定部を含む基板上に、導電膜１３、例えば多
結晶シリコン膜あるいは高融点金属膜等を形成する。そ
の後、第４図（ｈ）に示すように、導電膜１３を少なく
ともゲート領域に残るように選択エッチする。そして第
４図（ｉ）に示すように層間絶縁膜１５を形成し、以下
通常の工程を経て、第２図に示すＭＯＳトランジスタを
得る。
及び多結晶シリコン膜を順次ウェットエッチ等により選
択的に除去する。ここで、表出したゲート領域のシリコ
ン基板表面に、パンチスルー防止及び、しきい値電圧調
整のため、例えばホロンを２０ ＫｅＶ〜２００ Ｋｅ
Ｖの加速エネルギーで１０目〜１０１２ｃｍ−２程度イ
オン注入する。その後、酸化膜３をウェットエッチ等に
より除去した後、３０人〜１００人程度のゲート酸化膜
１２を形成する。そして第４図（ｇ）に示すように、ゲ
ート電極予定部を含む基板上に、導電膜１３、例えば多
結晶シリコン膜あるいは高融点金属膜等を形成する。そ
の後、第４図（ｈ）に示すように、導電膜１３を少なく
ともゲート領域に残るように選択エッチする。そして第
４図（ｉ）に示すように層間絶縁膜１５を形成し、以下
通常の工程を経て、第２図に示すＭＯＳトランジスタを
得る。
以上説明したように、本発明は、ソース・ドレイン形成
のための高濃度のイオン注入を行なった後、薄いゲート
絶縁膜を形成し、ソース・ドレイン層に対して、自己整
合的にゲート電極を形成できることにより、イオン注入
によるゲート絶縁膜の静電破壊を防止できる効果があり
、プロセス制御性の良いイオン注入法が、従来通り適用
できるため高集積度の半導体装置を高歩留りで再現性良
く製造できる効果もあり、さらに、チャネル領域にのみ
、パンチスルー防止用の不純物添加か可能なため、拡散
層容量の増大を抑制でき、高速な半導体装置を製造でき
る効果もある。
のための高濃度のイオン注入を行なった後、薄いゲート
絶縁膜を形成し、ソース・ドレイン層に対して、自己整
合的にゲート電極を形成できることにより、イオン注入
によるゲート絶縁膜の静電破壊を防止できる効果があり
、プロセス制御性の良いイオン注入法が、従来通り適用
できるため高集積度の半導体装置を高歩留りで再現性良
く製造できる効果もあり、さらに、チャネル領域にのみ
、パンチスルー防止用の不純物添加か可能なため、拡散
層容量の増大を抑制でき、高速な半導体装置を製造でき
る効果もある。
第１図は本発明の半導体装置の製造方法の第１の実施例
を示す半導体装置（ＭＯＳトランジスタ）の縦断面図、
第２図（ａ） 、 （ｂ） 、〜、（ｊ）は第１図の実
施例の製造工程を示す工程図、第３図は本発明の第２の
実施例を示すＭＯＳトランジスタの縦断面図、第４図）
（ａ） 、 （ｂ） 、〜、（ｉ）は第３図の実施例
の製造工程を示す工程図、第５図はこの種の半導体の従
来例を示す縦断面図、第６図（ａ） 、 （ｂ） 。 〜、（ｅ）は第５図の従来例を形成する工程を示す縦断
面図である。 １・・・・・・・・・・・・Ｐ型シリコン基板、２．３
，８．１２−・・酸化膜、 ４・・・・・・・・・・・・多結晶シリコン膜、５・・
・・・・・・・・・・レジスト膜、６．７・・・・・・
ｎ−層、 ９．１０・・・ｎ＋層・ １１・・・・・・・・・・・・絶縁膜、１３・・・・・
・・・・・・・導電膜 １６・・・・・・・・・・・・シリサイド膜、１７・・
・・・・・・・・・・金属膜。 、 特許出願人 日本電気株式会社 代 理 人 弁理士 内 原 晋 兜１図 １３ ゲート 第３図 １２酸化膜
を示す半導体装置（ＭＯＳトランジスタ）の縦断面図、
第２図（ａ） 、 （ｂ） 、〜、（ｊ）は第１図の実
施例の製造工程を示す工程図、第３図は本発明の第２の
実施例を示すＭＯＳトランジスタの縦断面図、第４図）
（ａ） 、 （ｂ） 、〜、（ｉ）は第３図の実施例
の製造工程を示す工程図、第５図はこの種の半導体の従
来例を示す縦断面図、第６図（ａ） 、 （ｂ） 。 〜、（ｅ）は第５図の従来例を形成する工程を示す縦断
面図である。 １・・・・・・・・・・・・Ｐ型シリコン基板、２．３
，８．１２−・・酸化膜、 ４・・・・・・・・・・・・多結晶シリコン膜、５・・
・・・・・・・・・・レジスト膜、６．７・・・・・・
ｎ−層、 ９．１０・・・ｎ＋層・ １１・・・・・・・・・・・・絶縁膜、１３・・・・・
・・・・・・・導電膜 １６・・・・・・・・・・・・シリサイド膜、１７・・
・・・・・・・・・・金属膜。 、 特許出願人 日本電気株式会社 代 理 人 弁理士 内 原 晋 兜１図 １３ ゲート 第３図 １２酸化膜
Claims (1)
- １、半導体基板上に素子分離領域を形成する工程と、前
記素子分離領域により分離された素子形成領域に第１絶
縁膜を形成する工程と、前記基板上に第２被膜を形成し
、前記第２被膜のゲート電極予定部上にレジストパター
ンを形成する工程と、前記レジストパターンをマスクと
して、前記第２被膜を選択的にエッチングする工程と、
前記ゲート電極パターンを有する第２被膜に対し、自己
整合的に低濃度ソース・ドレイン層を形成する工程と、
前記第２被膜の少なくとも側壁に第３被膜を形成する工
程と、前記第３被膜を形成された第２被膜パターンに対
し、自己整合的に高濃度ソース・ドレイン層を形成する
工程と、前記基板上の全面に絶縁性被膜を堆積し、前記
絶縁性被膜を前記第２及び第３被膜で構成されたゲート
電極パターンの上面が露出するまで選択的にエッチング
除去する工程と、少なくとも前記第２被膜を選択的に除
去し、露出したゲート電極予定部上の第１絶縁膜を除去
する工程と、前記ゲート電極予定部の半導体基板表面上
にゲート絶縁膜を形成する工程と、前記基板上に導電膜
を堆積し、前記導電膜をゲート電極予定部にのみ残るよ
うに選択的にエッチング除去し、ゲート電極を形成する
工程とを有する半導体装置の製造方法。
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|---|---|---|---|
| JP2046114A JP2936624B2 (ja) | 1990-02-26 | 1990-02-26 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH03248433A true JPH03248433A (ja) | 1991-11-06 |
| JP2936624B2 JP2936624B2 (ja) | 1999-08-23 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5985726A (en) * | 1998-11-06 | 1999-11-16 | Advanced Micro Devices, Inc. | Damascene process for forming ultra-shallow source/drain extensions and pocket in ULSI MOSFET |
| US5994179A (en) * | 1996-06-03 | 1999-11-30 | Nec Corporation | Method of fabricating a MOSFET featuring an effective suppression of reverse short-channel effect |
| US6184097B1 (en) | 1999-02-22 | 2001-02-06 | Advanced Micro Devices, Inc. | Process for forming ultra-shallow source/drain extensions |
| US6194748B1 (en) | 1999-05-03 | 2001-02-27 | Advanced Micro Devices, Inc. | MOSFET with suppressed gate-edge fringing field effect |
| US6200869B1 (en) | 1998-11-06 | 2001-03-13 | Advanced Micro Devices, Inc. | Method of fabricating an integrated circuit with ultra-shallow source/drain extensions |
| US6225176B1 (en) | 1999-02-22 | 2001-05-01 | Advanced Micro Devices, Inc. | Step drain and source junction formation |
| US6225173B1 (en) | 1998-11-06 | 2001-05-01 | Advanced Micro Devices, Inc. | Recessed channel structure for manufacturing shallow source/drain extensions |
| US6248637B1 (en) | 1999-09-24 | 2001-06-19 | Advanced Micro Devices, Inc. | Process for manufacturing MOS Transistors having elevated source and drain regions |
| US6265291B1 (en) | 1999-01-04 | 2001-07-24 | Advanced Micro Devices, Inc. | Circuit fabrication method which optimizes source/drain contact resistance |
| US6265293B1 (en) | 1999-08-27 | 2001-07-24 | Advanced Micro Devices, Inc. | CMOS transistors fabricated in optimized RTA scheme |
| US6271095B1 (en) | 1999-02-22 | 2001-08-07 | Advanced Micro Devices, Inc. | Locally confined deep pocket process for ULSI mosfets |
| US6271132B1 (en) | 1999-05-03 | 2001-08-07 | Advanced Micro Devices, Inc. | Self-aligned source and drain extensions fabricated in a damascene contact and gate process |
| US6297115B1 (en) | 1998-11-06 | 2001-10-02 | Advanced Micro Devices, Inc. | Cmos processs with low thermal budget |
| US6333244B1 (en) | 2000-01-26 | 2001-12-25 | Advanced Micro Devices, Inc. | CMOS fabrication process with differential rapid thermal anneal scheme |
| US6361874B1 (en) | 2000-06-20 | 2002-03-26 | Advanced Micro Devices, Inc. | Dual amorphization process optimized to reduce gate line over-melt |
| US6368947B1 (en) | 2000-06-20 | 2002-04-09 | Advanced Micro Devices, Inc. | Process utilizing a cap layer optimized to reduce gate line over-melt |
| US6372589B1 (en) | 2000-04-19 | 2002-04-16 | Advanced Micro Devices, Inc. | Method of forming ultra-shallow source/drain extension by impurity diffusion from doped dielectric spacer |
| US6399450B1 (en) | 2000-07-05 | 2002-06-04 | Advanced Micro Devices, Inc. | Low thermal budget process for manufacturing MOS transistors having elevated source and drain regions |
| US6403433B1 (en) | 1999-09-16 | 2002-06-11 | Advanced Micro Devices, Inc. | Source/drain doping technique for ultra-thin-body SOI MOS transistors |
| US6403434B1 (en) | 2001-02-09 | 2002-06-11 | Advanced Micro Devices, Inc. | Process for manufacturing MOS transistors having elevated source and drain regions and a high-k gate dielectric |
| US6420776B1 (en) | 2001-03-01 | 2002-07-16 | Amkor Technology, Inc. | Structure including electronic components singulated using laser cutting |
| US6420218B1 (en) | 2000-04-24 | 2002-07-16 | Advanced Micro Devices, Inc. | Ultra-thin-body SOI MOS transistors having recessed source and drain regions |
| US6472282B1 (en) | 2000-08-15 | 2002-10-29 | Advanced Micro Devices, Inc. | Self-amorphized regions for transistors |
| US6492249B2 (en) | 1999-05-03 | 2002-12-10 | Advanced Micro Devices, Inc. | High-K gate dielectric process with process with self aligned damascene contact to damascene gate and a low-k inter level dielectric |
| US6495437B1 (en) | 2001-02-09 | 2002-12-17 | Advanced Micro Devices, Inc. | Low temperature process to locally form high-k gate dielectrics |
| US6509253B1 (en) | 2001-02-16 | 2003-01-21 | Advanced Micro Devices, Inc. | T-shaped gate electrode for reduced resistance |
| JP2003046079A (ja) * | 2001-07-27 | 2003-02-14 | Hitachi Ltd | 半導体装置及びその製造方法 |
| US6521502B1 (en) | 2000-08-07 | 2003-02-18 | Advanced Micro Devices, Inc. | Solid phase epitaxy activation process for source/drain junction extensions and halo regions |
| US6551885B1 (en) | 2001-02-09 | 2003-04-22 | Advanced Micro Devices, Inc. | Low temperature process for a thin film transistor |
| US6630386B1 (en) | 2000-07-18 | 2003-10-07 | Advanced Micro Devices, Inc | CMOS manufacturing process with self-amorphized source/drain junctions and extensions |
| US6756277B1 (en) | 2001-02-09 | 2004-06-29 | Advanced Micro Devices, Inc. | Replacement gate process for transistors having elevated source and drain regions |
| US6787424B1 (en) | 2001-02-09 | 2004-09-07 | Advanced Micro Devices, Inc. | Fully depleted SOI transistor with elevated source and drain |
| US6787827B2 (en) | 1997-06-30 | 2004-09-07 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US6905923B1 (en) | 2003-07-15 | 2005-06-14 | Advanced Micro Devices, Inc. | Offset spacer process for forming N-type transistors |
| US7153083B2 (en) | 1999-03-05 | 2006-12-26 | Brooks Automation, Inc. | Material handling and transport process |
| JP2006352158A (ja) * | 1996-07-12 | 2006-12-28 | Toshiba Corp | 半導体装置の製造方法 |
| US7312125B1 (en) | 2004-02-05 | 2007-12-25 | Advanced Micro Devices, Inc. | Fully depleted strained semiconductor on insulator transistor and method of making the same |
| JP2008153687A (ja) * | 1997-06-30 | 2008-07-03 | Toshiba Corp | 半導体装置の製造方法 |
-
1990
- 1990-02-26 JP JP2046114A patent/JP2936624B2/ja not_active Expired - Fee Related
Cited By (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994179A (en) * | 1996-06-03 | 1999-11-30 | Nec Corporation | Method of fabricating a MOSFET featuring an effective suppression of reverse short-channel effect |
| KR100266525B1 (ko) * | 1996-06-03 | 2000-09-15 | 가네꼬 히사시 | 반도체장치의제조방법 |
| JP4580914B2 (ja) * | 1996-07-12 | 2010-11-17 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2006352158A (ja) * | 1996-07-12 | 2006-12-28 | Toshiba Corp | 半導体装置の製造方法 |
| US6787827B2 (en) | 1997-06-30 | 2004-09-07 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| JP2008153687A (ja) * | 1997-06-30 | 2008-07-03 | Toshiba Corp | 半導体装置の製造方法 |
| US6225173B1 (en) | 1998-11-06 | 2001-05-01 | Advanced Micro Devices, Inc. | Recessed channel structure for manufacturing shallow source/drain extensions |
| US6297115B1 (en) | 1998-11-06 | 2001-10-02 | Advanced Micro Devices, Inc. | Cmos processs with low thermal budget |
| US6200869B1 (en) | 1998-11-06 | 2001-03-13 | Advanced Micro Devices, Inc. | Method of fabricating an integrated circuit with ultra-shallow source/drain extensions |
| US5985726A (en) * | 1998-11-06 | 1999-11-16 | Advanced Micro Devices, Inc. | Damascene process for forming ultra-shallow source/drain extensions and pocket in ULSI MOSFET |
| US6265291B1 (en) | 1999-01-04 | 2001-07-24 | Advanced Micro Devices, Inc. | Circuit fabrication method which optimizes source/drain contact resistance |
| US6492670B1 (en) | 1999-02-22 | 2002-12-10 | Advanced Micro Devices, Inc. | Locally confined deep pocket process for ULSI MOSFETS |
| US6271095B1 (en) | 1999-02-22 | 2001-08-07 | Advanced Micro Devices, Inc. | Locally confined deep pocket process for ULSI mosfets |
| US6184097B1 (en) | 1999-02-22 | 2001-02-06 | Advanced Micro Devices, Inc. | Process for forming ultra-shallow source/drain extensions |
| US6225176B1 (en) | 1999-02-22 | 2001-05-01 | Advanced Micro Devices, Inc. | Step drain and source junction formation |
| US7153083B2 (en) | 1999-03-05 | 2006-12-26 | Brooks Automation, Inc. | Material handling and transport process |
| US6271132B1 (en) | 1999-05-03 | 2001-08-07 | Advanced Micro Devices, Inc. | Self-aligned source and drain extensions fabricated in a damascene contact and gate process |
| US6194748B1 (en) | 1999-05-03 | 2001-02-27 | Advanced Micro Devices, Inc. | MOSFET with suppressed gate-edge fringing field effect |
| US6492249B2 (en) | 1999-05-03 | 2002-12-10 | Advanced Micro Devices, Inc. | High-K gate dielectric process with process with self aligned damascene contact to damascene gate and a low-k inter level dielectric |
| US6265293B1 (en) | 1999-08-27 | 2001-07-24 | Advanced Micro Devices, Inc. | CMOS transistors fabricated in optimized RTA scheme |
| US6403433B1 (en) | 1999-09-16 | 2002-06-11 | Advanced Micro Devices, Inc. | Source/drain doping technique for ultra-thin-body SOI MOS transistors |
| US6248637B1 (en) | 1999-09-24 | 2001-06-19 | Advanced Micro Devices, Inc. | Process for manufacturing MOS Transistors having elevated source and drain regions |
| US6333244B1 (en) | 2000-01-26 | 2001-12-25 | Advanced Micro Devices, Inc. | CMOS fabrication process with differential rapid thermal anneal scheme |
| US6372589B1 (en) | 2000-04-19 | 2002-04-16 | Advanced Micro Devices, Inc. | Method of forming ultra-shallow source/drain extension by impurity diffusion from doped dielectric spacer |
| US6420218B1 (en) | 2000-04-24 | 2002-07-16 | Advanced Micro Devices, Inc. | Ultra-thin-body SOI MOS transistors having recessed source and drain regions |
| US6368947B1 (en) | 2000-06-20 | 2002-04-09 | Advanced Micro Devices, Inc. | Process utilizing a cap layer optimized to reduce gate line over-melt |
| US6361874B1 (en) | 2000-06-20 | 2002-03-26 | Advanced Micro Devices, Inc. | Dual amorphization process optimized to reduce gate line over-melt |
| US6399450B1 (en) | 2000-07-05 | 2002-06-04 | Advanced Micro Devices, Inc. | Low thermal budget process for manufacturing MOS transistors having elevated source and drain regions |
| US6630386B1 (en) | 2000-07-18 | 2003-10-07 | Advanced Micro Devices, Inc | CMOS manufacturing process with self-amorphized source/drain junctions and extensions |
| US6521502B1 (en) | 2000-08-07 | 2003-02-18 | Advanced Micro Devices, Inc. | Solid phase epitaxy activation process for source/drain junction extensions and halo regions |
| US6472282B1 (en) | 2000-08-15 | 2002-10-29 | Advanced Micro Devices, Inc. | Self-amorphized regions for transistors |
| US6403434B1 (en) | 2001-02-09 | 2002-06-11 | Advanced Micro Devices, Inc. | Process for manufacturing MOS transistors having elevated source and drain regions and a high-k gate dielectric |
| US6756277B1 (en) | 2001-02-09 | 2004-06-29 | Advanced Micro Devices, Inc. | Replacement gate process for transistors having elevated source and drain regions |
| US6787424B1 (en) | 2001-02-09 | 2004-09-07 | Advanced Micro Devices, Inc. | Fully depleted SOI transistor with elevated source and drain |
| US6551885B1 (en) | 2001-02-09 | 2003-04-22 | Advanced Micro Devices, Inc. | Low temperature process for a thin film transistor |
| US6495437B1 (en) | 2001-02-09 | 2002-12-17 | Advanced Micro Devices, Inc. | Low temperature process to locally form high-k gate dielectrics |
| US6509253B1 (en) | 2001-02-16 | 2003-01-21 | Advanced Micro Devices, Inc. | T-shaped gate electrode for reduced resistance |
| US6420776B1 (en) | 2001-03-01 | 2002-07-16 | Amkor Technology, Inc. | Structure including electronic components singulated using laser cutting |
| JP2003046079A (ja) * | 2001-07-27 | 2003-02-14 | Hitachi Ltd | 半導体装置及びその製造方法 |
| US6905923B1 (en) | 2003-07-15 | 2005-06-14 | Advanced Micro Devices, Inc. | Offset spacer process for forming N-type transistors |
| US7312125B1 (en) | 2004-02-05 | 2007-12-25 | Advanced Micro Devices, Inc. | Fully depleted strained semiconductor on insulator transistor and method of making the same |
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| Publication number | Publication date |
|---|---|
| JP2936624B2 (ja) | 1999-08-23 |
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