JPH06163571A - 絶縁ゲート電界効果トランジスタ及びその製造方法 - Google Patents

絶縁ゲート電界効果トランジスタ及びその製造方法

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JPH06163571A
JPH06163571A JP4169166A JP16916692A JPH06163571A JP H06163571 A JPH06163571 A JP H06163571A JP 4169166 A JP4169166 A JP 4169166A JP 16916692 A JP16916692 A JP 16916692A JP H06163571 A JPH06163571 A JP H06163571A
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drain
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Abstract

(57)【要約】 【目的】 ＩＧＦＥＴのソース及びドレイン領域のそれ
ぞれ３つの構成部分を他の部分から独立に制御形成する
ことにより、トランジスタの性能及び信頼性を用途に応
じ最適化し、また製造プロセス要件を充分緩和可とす
る。 【構成】 ＩＧＦＥＴ１０は、半導体基板８上に形成さ
れ、ソース領域１２及び（又は）ドレイン領域２０は、
それぞれ、重ドープ部分１４、２２、非重なり軽ドープ
部分１６、２４、及び重なり軽ドープ部分１８、２６を
含み、重なり軽ドープ部分１８、２４と非重なり軽ドー
プ部分１６、２６のドーピング濃度及び接合深さは互い
に異なる製造ステップにおいてイオン打ち込み等により
独立に制御され、最適化される。絶縁層５０は、ソース
領域１２をドレイン領域２０と分離するチャネル領域の
上と、重なり軽ドープ部分１８、２６の上とに形成され
る。ゲート２４は、絶縁層５０の上に形成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、半導体デバイ
スの製造、特に高濃度にドープされたドレインを持つ絶
縁ゲート電界効果トランジスタの構造及び製造方法に関
する。
【０００２】
【従来の技術】幾何学的寸法が小さい高性能の金属酸化
膜電界効果トランジスタ（以下、ＭＯＳＦＥＴと略称す
る）は、次のような困難に当面している：そのソース／
ドレイン接合が合理的な直列低抵抗を与えるのに充分な
程に高濃度にドープされるならば、オン状態中のそのド
レイン近くのチャネル内の電界の強さは非常に大きくな
り、ホットキャリヤ効果及び衝突電離効果が災いして、
寿命が短くなる。
【０００３】ＭＯＳＦＥＴのチャネルが短くなるに従
い、そのチャネルに沿う電界は（所与の電源電圧に対し
て）強くなる。すなわち、電位分布が二次元になり、そ
のチャネルに沿う電界の効果がもはや無視できなくなる
一方、このチャネルに垂直な電界の効果を考慮すること
になる。特に、短チャネルＭＯＳデバイスにおいておそ
らくそうであるように、チャネルに沿う電界が強い所で
は、衝突電離がそのドレインの近くに起こりやすい。結
果的な基板電流のため、ＣＭＯＳ技術におけるデバイス
ラッチアップと類似のことが起きる可能性が非常に増大
する。加えて、ホットキャリヤがドレインの近くの強い
電界によって発生しやすくなり、これらのキャリヤのい
くらかがそのゲート酸化物内へ注入され、これがしきい
値電圧の変動及び相互コンダクタンスの低化を招く。
【０００４】この低化を最小にする手法の１つは、その
ドレイン領域における電界を弱めて、キャリヤがゲート
酸化膜へ注入されるのに十分なエネルギーを持つことを
防止することである。これは、ソース／ドレイン領域内
へ２回の注入を実施することによってそのドレインの接
合に段差を付けることによって達成することができる。
これらの注入のうち１回は、通常のＮ+ ドレイン領域を
超えてわずかにドープされた領域（軽ドープ領域）を生
成するように意図されている。これは、軽ドープドレイ
ン（以下、ＬＤＤと略称する）としばしば呼ばれるドレ
イン構造を形成するために側壁スペーサで多量に注入を
行うことによって達成することができる。他の手法は、
単純に同じ領域にリン及び砒素の２回の注入を実施し
て、二重ドープ（又は二重拡散）ドレイン（以下、ＤＤ
Ｄと略称する）と呼ばれる構造を形成することである。
そのドレイン領域の電界は、この段差付きドレインを形
成するドーピングにより、これら両構造の場合とも、弱
めることができる。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
ＬＤＤ構造では、ＬＤＤ領域の２つの部分、すなわち、
トランジスタゲートの下にある重なり領域とトランジス
タゲートの下にない非重なり領域とを、独立に制御する
ことが困難であった。ＬＤＤ領域を形成するために拡散
プロセスを利用する先行技術の方法では、接合深さ及び
ゲートの下の横方向の運動を独立に制御することができ
なかった。
【０００６】ＬＤＤ領域を形成する他の方法では、ゲー
トが形成された後にそのゲートの下にイオン注入を行な
うことが必要である。この方法では、それらのイオンは
不純物としてそのゲートの下へ駆動されるような角度で
打ち込まれる。しかしながら、このプロセスでは、それ
らの不純物が再びそのゲートの下で下方向並びに横方向
へ駆動させるので、制御が困難である。換言すると、重
なりＬＤＤ領域の長さに対して限定された制御しかでき
ず、かつＬＤＤ領域の接合深さ及び横方向重なりＬＤＤ
長さに対する独立な制御ができなかった。
【０００７】したがって、これらの問題のいずれか又は
全てを克服できる改善策が現在要望されている。
【０００８】
【課題を解決するための手段】他の目的及び利点は、以
下に明白にされ、部分的に現れ、かつ本発明によって達
成されるであろう。本発明の目的は、わずかにドープさ
れた（軽ドープ）ソース／ドレインを含む絶縁ゲート電
界効果トランジスタ（以下、ＩＧＦＥＴと略称する）及
びこれを形成する方法を提供することである。
【０００９】ＩＧＦＥＴは、半導体基板上に形成され
る。そのソース／ドレイン領域は、多量にドープされた
（重ドープ）領域、重なり軽ドープ領域、及び非重なり
軽ドープ領域を含む。重なり軽ドープ部分及び非重なり
軽ドープ部分の、それぞれ、ドーピング濃度及び接合深
さを、独立に制御することができる。絶縁層は、ソース
領域とドレイン領域を分離するチャネル領域の上、及び
そのソース領域とドレイン領域の各非重なり軽ドープ部
分の上にもまた、形成される。ゲートは、この絶縁層の
上に形成される。ここでは、２つの実施例の製造方法
が、開示される。
【００１０】本発明の利点は、そのソース／ドレイン領
域の重なり部分及び非重なり部分は互いに独立に形成さ
れ、かつ、したがって、そのトランジスタの性能及び信
頼特性が所望の使用に従って最適化される、と云うこと
である。選択的半導体堆積プロセスに対するプロセス要
件は、充分緩和されかつ容易に適合される。
【００１１】ソース領域及び（又は）ドレイン領域の制
御可能な重なり、及びトランジスタゲートは、ホットキ
ャリヤストレス下でそのデバイス寿命を延長させること
ができる。非重なり部分は、重なり部分形成によって影
響されないので、これらの部分を、そのトランジスタ特
性を最適化するために独立に制御することができる。
【００１２】更に、本発明のプロセスは、ゲート長、す
なわち、最小特徴寸法に等しいリソグラフィ解像度を要
求する。このことは、ゲート長より小さい特徴解像度を
要求し、したがって、（逆トランジスタゲートＬＤＤ又
はＩＴＬＤＤデバイスにおけるような）より厳しいパタ
ーニングを要求する或る先行技術に勝る利点を有する。
【００１３】加えて、本発明の好適実施例の製造プロセ
スは、シリサイドｎ+ 形ソース／ドレイン領域内のドー
ピング濃度、並びに重なり部分及び非重なり部分の独立
な制御に対する充分な融通性を提供する。デバイス寿命
（すなわち、ホットキャリヤによるストレスに対する寿
命）及び性能（例えば、表面及び（又は）バルク突き抜
け、相互コンダクタンス、及び副しきい値リーク）の全
最適化のためには、注入量及びエネルギーを調整すれば
よい。
【００１４】加えて、その構造は、或る先行技術のデバ
イスよりも長いシリサイド長を提供するので、或る従来
のＬＤＤ構造に比べて低いゲートシート抵抗を提供す
る。好適実施例においては、この低シート抵抗は、自己
整合シリサイドプロセス前に薄い多結晶シリコン層上の
トレンチを充填するために第２の選択的なシリコン堆積
を使用すると云う事実に、貢献できる。
【００１５】本発明の上述の特徴は、付図と関連して次
の説明を考察することから、一層明らかに理解されるで
あろう。
【００１６】
【実施例】本発明の好適実施例の形成及び使用は、以下
に詳細に論じられる。しかしながら、本発明が広く種々
な特定の文脈の中で具体化することのできる適用可能な
多くの発明構想を提供することは、云うまでもない。論
じられる特定の実施例は、本発明を形成及び使用する特
定の筋道の単に説明であって、本発明の範囲を限定する
ことはない。
【００１７】次は、本発明の構造及び方法の説明であ
る。好適実施例を、最初に説明する。次いで、本発明の
構造の第１好適製造方法を、種々なステップに沿って説
明する。更にその後、構造の第２好適製造方法を説明す
る。
【００１８】図１をまず参照すると、実施例のｎチャネ
ル金属酸化膜半導体（以下、ＮＭＯＳと略称する）トラ
ンジスタ１０の構造が示されている。ＮＭＯＳトランジ
スタが示されているが、類似のｐチャネル金属酸化膜半
導体（以下、ＰＭＯＳと略称する）を形成することもで
きる。両ＮＭＯＳ及びＰＭＯＳトランジスタは、例え
ば、双補型金属酸化膜半導体（以下、ＣＭＯＳと略称す
る）デバイスを作成するために、同じチップ上に形成さ
れることがある。トランジスタ１０は、一般には、半導
体チップ上の同様の多数のトランジスタアレイ内の１つ
のトランジスタである。
【００１９】トランジスタ１０は、ソース領域１２及び
ドレイン領域２０を含み、これらの領域はチャネル領域
２８によって分離されている。ソース領域１２は、３つ
の部分、すなわち、多量にドープされた領域（重ドープ
領域）１４、非重なり（すなわち、トランジスタゲート
領域４２の下にない）わずかにドープされた領域（軽ド
ープ領域）１６、及び重なり（すなわち、トランジスタ
ゲート領域４２の下の）軽ドープ領域１８を含む。同様
に、ドレイン領域２０は、３つの領域、すなわち、重ド
ープ領域２２、非重なり軽ドープ領域２４、及び重なり
軽ドープ領域２６を含む。もちろん、機能的に、ソース
領域１２とドレイン領域２０は、逆でもよい。先行技術
のデバイスと異なり、ソース領域１２及びドレイン領域
２０の、それぞれ、非重なり領域１６，２４、及び重な
り領域１８，２６の各接合深さ及びドーピング濃度を、
独立に制御することができる。このことが、先行技術の
トランジスタ構造に勝る大きな利点を提供する。
【００２０】示されている実施例は、また、希望により
エレベーテッドソース領域３０及びエレベーテッドドレ
イン領域３２を含んでもよい。エレベーテッドソース領
域３０及びエレベーテッドドレイン領域３２は、例え
ば、選択的半導体成長（以下、ＳＳＧと略称する）を使
用して、シリコン、ゲルマニウム、又はシリコン−ゲル
マニウム合金で形成される。
【００２１】フィールド絶縁領域３４及び３６がトラン
ジスタ１０をそのチップ上の他の構成要素から分離して
いる。フィールド絶縁領域３４及び３６は、典型的に
は、二酸化シリコンのような酸化物を含む。したがっ
て、フィールド酸化物領域とも称される。絶縁領域３４
の下にチャネルストップ領域３８がある。チャネルスト
ップ領域３８は、また、デバイス分離の目的のために形
成されている。示されているＮＭＯＳ実施例において
は、チャネルストップ領域３８は、ｐ形ドープシリコン
を含む。一般に、チャネルストップは、そのソース／ド
レイン領域の導電形と反対の導電形を有する。同様に、
チャネルストップ領域４０は、絶縁領域３６の下に形成
され、かつチャネルストップ領域３８と類似の特性を有
する。
【００２２】ゲート領域４２がチャネル領域２８及び重
なり軽ドープ領域１８，２６の上に形成されている。ゲ
ート領域４２をチャネル領域２８から分離するための、
ゲート絶縁領域酸化物層５０があり、これは、一般的に
は二酸化シリコンの薄い層である。側壁スペーサ６２
は、ゲート領域４２の側面上かつソース領域の非重なり
軽ドープ領域１６及びドレイン領域の非重なり軽ドープ
領域２４の上に形成されている。
【００２３】この好適実施例を説明するプロセス流れ
が、図２〜図１２に示されている。この流れは、ＮＭＯ
Ｓトランジスタの製造プロセスを示す。技術的に周知の
ように、ＰＭＯＳトランジスタを形成するように変更す
ることは容易であろう。ＣＭＯＳ技術の場合は、典型的
に、両ＮＭＯＳ及びＰＭＯＳトランジスタは、同じチッ
プ上に形成される。
【００２４】図２を参照して、多結晶シリコン基板８が
提供される。この例のプロセスの第１ステップは、チャ
ネルストップ領域３８及び４０を形成することである。
典型的な方法は、周知のイオン注入技術を使用してほう
素を打ち込むことである。拡散のような他の周知のドー
ピング方法も使用することができる。ｐチャネルデバイ
スに対しては、不純物は一般的に、砒素又はリンであ
る。チャネルストップ領域３８及び４０は、その基板ド
ーピング濃度によっては、必要なければ省くこともでき
る。
【００２５】次いで、フィールド絶縁領域３４及び３６
が局部酸化によって形成され、これに続いて犠牲絶縁層
５２の成長が遂行される。フィールド絶縁領域３４及び
３６は、好適には、シリコン基板の熱酸化によって形成
される。技術的に周知のように、この酸化膜は、窒化酸
化膜マスクによって覆われていないフィールド領域内で
成長する。フィールド絶縁領域３４及び３６は、一般的
には、５，０００と７，０００Åの間の厚さであり、犠
牲絶縁層５２は約１００と３００Åの間の厚さである。
【００２６】もし望むならば、犠牲絶縁層５２の下のチ
ャネル領域２８が、そのデバイスのしきい値電圧を調節
するために及び（又は）突き抜けを最小化するためにド
ープされることもある。このドーピングステップは、一
般的に、イオン注入によって行なわれるが、しかし拡散
のような他の方法によって行なわれることもある。この
チャネルストップ領域の目的は、設計構想用であって、
それゆえ、このステップを部分的又は完全に省くことも
ある。
【００２７】図に示されていない追加の処理が、チャネ
ル領域２８の表面においてなされることもある。例え
ば、ｐ形エピタキシャルシリコン層が堆積され、これに
続いて深い突け防止用ｐ形エピタキシャルシリコン層が
堆積される。次いで、ｐ形エピタキシャル層が形成さ
れ、これに続いてしきい値調節用ｐ形エピタキシャル層
が形成される。これらのステップは、チャネルイオン注
入ステップに代わることができるが、しかし省かれても
本発明の目的に影響することはない。
【００２８】図３を参照すると、犠牲絶縁層、すなわ
ち、ダミー酸化物層５２が、周知の無損傷エッチング法
を使用して除去され、かつ酸化物層５０が成長する。好
適実施例においては、酸化物層５０は、約６０と１００
Åの間の厚さである。この厚さは、０．３５μｍＣＭＯ
Ｓ技術に調和する。
【００２９】この例のプロセス内の次のステップは、ゲ
ートスタックを形成することである。ここで、その第１
ステップは、１００と１，０００Åの間の厚さのアモル
ファス又は多結晶のシリコン層４６のブランケット堆積
を行うことである。次いで、一般的には、約１０と１０
０Åの間の厚さの薄い酸化物層４８が形成される。この
酸化物層４８は、熱成長又は化学成長のいずれであって
もよく、かつエッチングストップ層として働く。次い
で、厚い処分可能ゲート層５６が、所望の高さ、一般的
には、約２，０００と４，０００Åの間に形成される。
厚い処分可能ゲート層５６は、アモルファス又は多結晶
のシリコンの堆積によって形成される。最後に、薄い窒
化物層５８である頂上被覆層が形成される。窒化物層５
８は、一般的に、低圧化学気層成長（以下、ＬＰＣＶＤ
と略称する）によって堆積され、かつ典型的には１００
と８００Åの間の厚さである。窒化物層５８は、後続の
デバイス処理中に酸化マスクとして働く。
【００３０】この表面は、次いで、周知のホトリソグラ
フィ技術を使用してゲート領域をパターン化するために
マスクされる。次いで、窒化物層５８、処分可能ゲート
層５６、酸化物層４８、及び多結晶シリコン層４６をエ
ッチングするために、インシトゥー（原位置）異方性エ
ッチングが遂行される。このエッチングの遂行に使用さ
れる化学は、既知であり、簡単のためここでは論じな
い。好適には、ゲート形成エッチングは、同じ室内にお
いて遂行される（インシトゥー多重ステップエッチン
グ）。
【００３１】いま、図４を参照すると、まず、軽ドープ
領域１６及び２４が形成される。これらの部分は、非重
なり領域、すなわち、ソース／ドレイン領域のうちのゲ
ートの下にない部分として働く。非重なり軽ドープ領域
１６及び２４は、ＮＭＯＳデバイスの場合には砒素、リ
ン、又はアンチモンを注入することによってもしくはＰ
ＭＯＳデバイスの場合にはほう素を注入することによっ
て形成される。しかしながら、他のドーパントも使用可
能である。その接合深さは、一般的に、４００と１，０
００Åの間であって、かつその濃度はそのデバイス要件
に従い設計され、典型的に、約１×１０13から５×１０
14ｍ-3の範囲内にある。
【００３２】なおまた、薄い側壁酸化物６０の形成が図
４に示されている。側壁酸化物６０は、例えば、ＬＰＣ
ＶＤオルトシランテトラエチル（ｔｅｔｒａｅｔｈｏｏ
ｘｙｓｉｌａｎｅ、以下、ＴＥＯＳと略称する）プロセ
スによって堆積される。側壁酸化物６０は、典型的に
は、５０と２００Åとの間の厚さである。軽ドープ領域
の形成とこの側壁酸化物の形成の順序は、図４に示され
たのと逆になってもよい。
【００３３】次いで、図５を参照すると、側壁スペーサ
６２が薄い側壁酸化物６０の近くに形成される。側壁ス
ペーサ６２は、一般には、ＬＰＣＶ ＴＥＯＳ（ブラン
ケット堆積）と、これに続く反応性イオンエッチング
（以下、ＲＩＥと略称する）である異方性エッチングに
よって形成される。側壁スペーサ６２の厚さは、非重な
り領域１６及び２４の長さに対応し、かつこれらに従っ
て設計されなければならない。典型的に、側壁スペーサ
６２の厚さは、５００と３，０００Åの間にある。
【００３４】過剰エッチングを伴うＲＩＥプロセスは、
また、酸化物層５０をソース／ドレイン領域の上から取
り除くことができる。そうする場合には、そのソース／
ドレイン領域は、５０と２００Åの間の厚さに酸化され
る。注意すべきことは、窒化層５８、処分可能ゲート層
５６がソース／ドレイン領域酸化ステップ中に酸化され
るのを阻止することである。
【００３５】いま、ソース領域の重ドープ領域１４及び
ドレイン領域の重ドープ領域２２は、ＮＭＯＳトランジ
スタの場合、重ドープＮ+ 領域を形成するように注入さ
れる。この注入ステップは、後に図９を参照して論じら
れるように、エレベーテッドソース領域及びエレベーテ
ッドドレイン領域を使用しようとする場合には省かれて
もよい（後のステップまで延期される）。
【００３６】いま、図６を参照すると、頂上被覆窒化層
５８の表面を取り除くために非常に短い酸化デグレーズ
（ｄｅｇｌａｚｅ）が遂行される。このステップは、露
出酸化層を損傷しない。次いで、窒化物層５８を除去す
るために、湿式又は乾式のいずれかの選択的、おそらく
等方性窒化物エッチングが遂行される。次いで、処分可
能ゲート層５６を除去するため、選択的、（又は等方性
でも可）シリコンエッチングが遂行される。これらの高
度に選択的なエッチングは、シリコン層４６のエッチン
グを防止するためにエッチングストップとして働く再成
長酸化物層５０又は酸化物層４８を擾乱することはな
い。
【００３７】次いで、ＬＰＣＶＤ窒化物ブラケット共形
堆積が遂行され、これに続き窒化物ＲＩＥが側壁スペー
サ６２の内側及び外側表面上に窒化物スペーサ６４を生
成する。このステップは、図７に示されている。窒化物
スペーサ６４の厚さは、ソース／ドレイン領域の重なり
軽ドープ領域（重なりＬＤＤ領域）の長さを決定する。
【００３８】ＲＩＥの選択性に依存して、図８に示され
るように、酸化物層５０が取り除かれる。もしエレベー
テッドソース／ドレイン領域が要求されるならば、ソー
ス／ドレイン領域上の酸化物層５０の除去が、望まし
い。それゆえ、酸化物層５０がＲＩＥ中に除去されない
場合には、層５０を酸化物ＲＩＥ又は湿式エッチングの
いずれかによってエッチングしなければならない。他
方、もしエレベーテッドソース／ドレイン領域が要求さ
れていないならば、酸化物層５０を、ソース領域の重ド
ープ領域１４及びドレイン領域の重ドープ領域２２の上
に再形成しなければならない。注意すべきことは、酸化
物層４８の部分も、また、除去されていると云うことで
ある。
【００３９】いま、図９を参照すると、エレベーテッド
ソース領域３０、エレベーテッドドレイン領域３２、及
びゲート領域４４を生成するために、ＳＳＧが遂行され
る。ＳＳＧ、一般には、化学気相成長（以下、ＣＶＤと
略称する）は、露出されたソース領域の重ドープ領域１
４及びドレイン領域の重ドープ領域２２の上及びシリコ
ン層４６の上でシリコンを成長させる。重ドープ領域１
４及び２２の上のような単結晶基板上で堆積が行われる
場合には、その堆積層もまた単結晶層である。しかしな
がら、その表面が充分にクリーニングされていない場合
には、エレベーテッドソース領域３０及びエレベーテッ
ドドレイン領域３２は、多結晶層となる。このことは、
一般的に、問題を生じる。ＳＳＧは、例えば、シリコ
ン、ゲルマニウム、又はシリコン／ゲルマニウム合金で
ある。エレベーテッドソース領域３０、エレベーテッド
ドレイン領域３２、及びゲート領域４４は、インシトゥ
ードープされるか、又はＳＳＧプロセスの後にドープさ
れる。加えて、重ドープ領域１４及び２２は、これらが
図５に関して始めに論じられたように遂行されなかった
としたならば、このステップにおいて形成される。
【００４０】ＳＳＧに続き、エレベーテッドソース領域
３０及びエレベーテッドドレイン領域３２の上に３０か
ら１００Åの厚さの酸化物層６６並びにゲート上に同じ
く酸化物層６８を生成するために、短い熱酸化が遂行さ
れる。
【００４１】図１０を参照すると、窒化物の側壁スペー
サ６４を除去するために、選択、好適には等方性、窒化
物エッチングが遂行される。
【００４２】ＮＭＯＳデバイスの場合、ソース領域の重
なり軽ドープ領域１８及びドレイン領域の重なり軽ドー
プ領域２６は、砒素、りん、又はアンチモンを注入する
ことによって形成される。この注入は、ゲートの酸化物
層４８の薄い部分を通してのみ起こる（及びソース領域
の重ドープ領域１４、ドレイン領域の重ドープ領域２２
内にも注入されるが、しかしながら、これは厳しくな
い）。注意すべき重要なことは、ソース領域の重なり軽
ドープ領域１８及びドレイン領域の重なり軽ドープ領域
２６は、ドーピング濃度及び接合深さに関して非重なり
軽ドープ領域１６及び２４から独立に形成されている、
と云うことである。
【００４３】デバイスを完成するには多数の筋道があ
る。その第１は、図１１に示されている。追加のエレベ
ーテッドソース領域３０Ａ、追加のエレベーテッドドレ
イン領域３２Ａ、及び追加のゲート領域７０を生成する
ために、トレンチＳＳＧによって充填される。このＳＳ
Ｇは、やはりシリコン、ゲルマニウム、又はシリコン−
ゲルマニウム合金であり、かつドープ又はアンドープの
いずれによってもよい。
【００４４】これに代わり、これらのトレンチを、ＬＰ
ＣＶＤ多結晶又はアモルファスシリコンもしくはＬＰＣ
ＶＤ酸化物、これに続くＲＩＥによって充填してもよ
い。このプロセスは、ＳＳＧによるよりも簡単であり、
したがって、好適である。しかしながら、ＬＰＣＶＤ酸
化物が使用されるならば、そのゲートの導電部分は小さ
く、したがって、ゲート伝搬遅延時間に影響するであろ
う。
【００４５】図１２に、自己整合シリサイド（ｓａｌｉ
ｃｉｄｅと称される）プロセスが示されている。あらゆ
る残存絶縁材料をそのソース、ドレイン、及びゲートか
ら除去した後、重ドープ領域１４上に領域７６、ゲート
領域４４上に領域７４、及び重ドープ領域１６上に領域
７２を形成するために、例えば、チタンのような耐火金
属がスパッタされる。次いで、反応が起こって、そのシ
リサイドを生成する。過剰な無シリサイド又は無反応金
属を除去した後、このデバイスはアニールされる。この
シリサイドは、ここでは、ソース及び（又は）ドレイ
ン、及びゲートの直列低抵抗値を実現するために使用さ
れる。
【００４６】簡単のために、いくつかの既知のステップ
が、このプロセスから省かれている。例えば、多数のク
リーニングプロセスがこのプロセスを通して、特に堆積
の直前に、実行される。技術的に周知のようなその他の
変更も含まれる。
【００４７】好適実施例を説明する第２のプロセスが、
図１３から図１８に示されている。この流れは、やは
り、ＮＭＯＳトランジスタの形成について説明する。技
術的に知られているように、ＰＭＯＳトランジスタを形
成するように変更することもできる。ＣＭＯＳデバイス
製造の場合は、典型的に、両ＮＭＯＳ及びＰＭＯＳトラ
ンジスタは、同じチップ上に形成される。
【００４８】まず、図１３を参照すると、単結晶シリコ
ン基板１０８が提供される。この例のプロセスの第１ス
テップは、図２に関して先に説明されたように、チャネ
ルストップ領域１３８及び１４０を形成することであ
る。先に説明したように、やはり、フィールド絶縁領域
１３４及び１３６が絶縁層１５０に沿って形成され、か
つチャネル領域１２８が前のようにドープされる。
【００４９】いま、図１４を参照すると、厚さ約３５Å
の多結晶シリコンを形成するためにＬＰＣＶＤプロセス
が遂行される。多結晶シリコン層１４２は、イオン注入
によってインシトゥードープされても又はその後にドー
プされてもよい。典型的なドーパントは、砒素又はりん
である。
【００５０】多結晶シリコン層１４２の堆積に続き、絶
縁層１８０の堆積が遂行される。絶縁層１８０は、一般
的に、約１，０００Åの厚さの、窒化シリコンのような
ＬＰＣＶＤ窒化物、又は二酸化シリコンのようなＬＰＣ
ＶＤ酸化物である。
【００５１】多結晶シリコン層１４２及び絶縁層１８０
は、次いで、パターン化され、かつ周知のホトリソグラ
フィ及びエッチング技術を使用して異方性エッチングが
施されて、デバイスチャネル領域１２８の上にゲート電
極を形成する。
【００５２】図１５を参照すると、横方向アンダーカッ
ト領域１８２が、ころあいの等方性多結晶シリコンのエ
ッチングを遂行することによって形成される。このエッ
チングは、絶縁層１８０又は基板１０８を擾乱しないよ
うに選択される。このエッチングは、そのウエハ上の全
てのゲートが同じに形成されるように均一でなければな
らない。絶縁層１８０の下のエッチングの距離は、ソー
ス領域の重なり軽ドープ領域１１８及びドレイン領域の
重なり軽ドープ領域１２６の長さに対応する。
【００５３】ソース領域の重なり軽ドープ領域１１８及
びドレイン領域の重なり軽ドープ領域１２６が、形成さ
れる。一般的に、重なり軽ドープ領域１１８及び１２６
には、ＮＭＯＳデバイスの場合は砒素又はりんが注入さ
れ、及びＰＭＯＳデバイスの場合はほう素が注入され
る。その注入エネルギーは、これらのイオンは窒化物又
は酸化物の絶縁層１８０の重なり部分を通して注入さ
れ、（ゲートと重ならせて）浅いＬＤＤ接合を形成する
ようなエネルギーである。
【００５４】図には示されていない非対称デバイスが要
求されるならば、ころあいの等方性エッチングを遂行す
るに先立ち側壁（図に示されていない）が多結晶シリコ
ン層１４２上に形成される。このようにして、ソース又
はドレインの１つのみが重なり軽ドープ領域を含むであ
ろう。
【００５５】図１６を参照すると、多結晶シリコン層１
４２を再成長させるためにＳＳＧが遂行される。多結晶
シリコン層１４２は、全被覆を起こすのを保証するため
に過剰成長させられ、その横方向アンダーカットを完全
に充填する。
【００５６】図１７に示されるように、多結晶シリコン
層１４２は、絶縁層１８０に対して選択的に異方性エッ
チングされる。多結晶シリコン層１４２は、いまや、絶
縁層１８０の下にあり、かつ、この処理の早期のステッ
プにおいてこの層があったように再び自己整合される。
【００５７】次いで、非重なり軽ドープ領域１１６及び
１２４が形成される。これらの非重なり軽ドープ部分
は、典型的に、ＮＭＯＳデバイスの場合は砒素又はりん
を注入されることによって、又はＰＭＯＳの場合はほう
素を注入されることによって形成され、かつ第１の実施
例に関して説明された特性を有する。この実施例におい
て、非重なり軽ドープ領域１１６及び１２４のドーピン
グ特性は、先に形成された重なり軽ドープ領域１１８及
び１２６の特性に追加される。これは、先に論じられた
プロセス（図２から図１２）より不利な点である。しか
しながら、この第２の実施例は、簡単であり、したがっ
て、或る応用においては望ましい。
【００５８】図１７には、また、薄い側壁酸化物１６０
の形成が示されている。側壁酸化物１６０は、例えば、
ＬＰＣＶＤ ＴＥＯＳプロセスによって堆積される。側
壁酸化物１６０は、典型的に約５０と１００Åの間の厚
さである。重なり軽ドープ領域の形成と側壁酸化物の形
成の順序を、もし望むならば、逆にしてもよい。
【００５９】図１８を参照すると、厚い側壁スペーサ１
６２が、側壁酸化物１６０の近くに形成される。側壁ス
ペーサ１６２は、典型的に、ＬＰＣＶＤ酸化物又は窒化
物及びその後のＲＩＥによって形成される。側壁スペー
サ１６２の幅は、非重なり軽ドープ領域１１６及び１２
４の幅に対応する。
【００６０】最終的に、ソース領域の重ソープ部分１１
４及びドレイン領域の重ドープ部分１２２が、イオン打
込みのような標準ドーピング技術を使用して形成され
る。この時点において、両ソース領域及びドレイン領域
にとって、３つの独立に形成された部分が形成されてい
る。
【００６１】このプロセス流れの最後のステップは、図
に示されていないが、設計選択に従って遂行されるであ
ろう。例えば、図１２に関して説明されたものと類似の
自己整合シリサイドが遂行される。
【００６２】やはり、簡単のために、いくつかの周知の
ステップがこのプロセス流れから省かれている。例え
ば、多数のクリーニングプロセスがこのプロセス流れを
通して、特に堆積の直前に、遂行される。技術的に周知
のようなその他の変更も含まれる。
【００６３】本発明は図に示した実施例を参照して説明
されたが、この説明を、限定的意味に解釈されるつもり
はない。これらの実施例の変更及び組合わせ、並びに本
発明の他の実施例は、この説明を参照するならば、当業
者にとって明白であろう。したがって、添付の特許請求
の範囲は、あらゆるこのような変更又は実施例を包含す
ることを主張する。
【００６４】
【発明の効果】本発明の利点は、そのソース／ドレイン
領域の重なり部分及び非重なり部分は互いに独立に形成
され、かつ、したがって、そのトランジスタの性能及び
信頼特性が所望の使用に従って最適化される、と云うこ
とである。選択的半導体堆積プロセスに対するプロセス
要件は、充分緩和されかつ容易に適合される。ソース領
域及び（又は）ドレイン領域の制御可能な重なり、及び
トランジスタゲートは、ホットキャリャストレス下でそ
のデバイス寿命を延長させることができる。非重なり部
分は、重なり部分形成によって影響されないので、これ
らの部分を、そのトランジスタ特性を最適化するために
独立に制御することができる。更に、本発明のプロセス
は、ゲート長、すなわち、最小特徴寸法に等しいリソグ
ラフィ解像度を要求する。このことは、ゲート長より小
さい特徴解像度を要求し、したがって、（逆トランジス
タゲートＬＤＤ又はＩＴＬＤＤデバイスにおけるよう
な）より厳しいパターニングを要求する或る先行技術に
勝る利点を有する。加えて、本発明の好適実施例の製造
プロセスは、シリサイドｎ+ 形ソース／ドレイン領域内
のドーピング濃度、並びに重なり部分及び非重なり部分
の独立な制御に対する充分な融通性を提供する。デバイ
ス寿命（すなわち、ホットキャリヤによるストレスに対
する寿命）及び性能（例えば、表面及び（又は）バルク
突き抜け、相互コンダクタンス、及び副しきい値リー
ク）の全最適化のためには、注入量及びエネルギーを調
整すればよい。加えて、その構造は、或る先行技術のデ
バイスよりも長いシリサイド長を提供するので、或る従
来のＬＤＤ構造に比べて低いゲートシート抵抗を提供す
る。好適実施例においては、この低シート抵抗は、自己
整合シリサイドプロセス前に薄い多結晶シリコン層上の
トレンチを充填するために第２の選択的なシリコン堆積
を使用すると云う事実に、貢献できる。
【００６５】以上の説明に関して更に以下の項を開示す
る。 （１）半導体基板と、重ドープ部分と、第１の選択され
たドーピング濃度及び接合深さを持つ第１の軽ドープ領
域と、第２の選択されたドーピング濃度及び接合深さを
持つ第２の軽ドープ領域とを含むドレイン領域であっ
て、前記第１の選択されたドーピング濃度及び接合深さ
は前記第２の選択されたドーピング濃度及び接合深さか
ら独立に制御されることができる前記ドレイン領域と、
ソース領域と、前記ソース領域と前記ドレイン領域とを
分離するチャネル領域と、前記チャネル領域の上と、前
記ドレイン領域の前記第２軽ドープ領域の上と、前記ソ
ース領域の前記第２軽ドープ領域の上とに形成される絶
縁層と、及び前記絶縁層の上に形成されるゲートとを包
含する絶縁ゲート電界効果トランジスタ。
【００６６】（２）第１項記載のトランジスタにおい
て、前記ソース領域は、重ドープ領域と、前記第１の選
択されたドーピング濃度及び接合深さを持つ第１の軽ド
ープ領域と、前記第２の選択されたドーピング濃度及び
接合深さを持つ第２の軽ドープ領域とを含むトランジス
タ。
【００６７】（３）第２項記載のトランジスタであっ
て、前記ソース領域の前記重ドープ領域の上に形成され
たエレベーテッドソース領域と前記ドレイン領域の前記
重ドープ領域の上に形成されたエレベーテッドドレイン
領域を更に包含するトランジスタ。
【００６８】（４）第２項記載のトランジスタであっ
て、前記ゲートの近くに形成された第１の側壁スペーサ
と第２の側壁スペーサとを更に包含し、前記第１の側壁
スペーサは前記ソース領域の前記第２の軽ドープ領域の
上に形成され、かつ前記第２の側壁スペーサは前記ドレ
イン領域の前記第２の軽ドープ領域の上に形成されるト
ランジスタ。
【００６９】（５）第１項記載のトランジスタであっ
て、前記ゲート内に絶縁領域を更に包含するトランジス
タ。
【００７０】（６）第１項記載のトランジスタにおい
て、前記ゲートは多結晶シリコンを含むトランジスタ。
【００７１】（７）第６項記載のトランジスタにあっ
て、前記ゲート内に形成された埋込み二酸化シリコン領
域を更に包含するトランジスタ。
【００７２】（８）第１項記載のトランジスタにあっ
て、前記トランジスタを前記基板上の他のトランジスタ
から分離するために前記基板内に形成されたフィールド
酸化物とチャネルストップとを更に包含するトランジス
タ。
【００７３】（９）半導体基板を提供するステップと、
重ドープ領域と、第１の選択されたドーピング濃度及び
接合深さを持つ第１の軽ドープ領域と、第２の選択され
たドーピング濃度及び深さを持つ第２の軽ドープ領域と
を含むドレイン領域であって、前記第１の選択されたド
ーピング濃度及び接合深さは前記第２の選択されたドー
ピング濃度及び接合深さから独立に制御される前記ドレ
イン領域を形成するステップと、重ドープ領域と、第１
の選択されたドーピング濃度及び接合深さを持つ第１の
軽ドープ領域と、第２の選択されたドーピング濃度及び
接合深さを持つ第２の軽ドープ領域とを含むソース領域
を形成するステップと、前記ソース領域と前記ドレイン
領域とを分離するチャネル領域の上と、前記ドレイン領
域の前記第２の軽ドープ領域の上と、前記ソース領域の
前記第２の軽ドープ領域の上とに絶縁層を形成するステ
ップと、及び前記絶縁層の上にゲートを形成するステッ
プとを包含する絶縁ゲート電界効果トランジスタ形成方
法。
【００７４】（１０）第９項記載の方法において、前記
ソース領域を形成する前記ステップと前記ドレイン領域
を形成する前記ステップとは、前記半導体基板内へのイ
オン注入を含む方法。
【００７５】（１１）第９項記載の方法において、前記
ソース領域と前記ドレイン領域とは、ｎ形不純物で以て
重ドープされる方法。
【００７６】（１２）第９項記載の方法において、前記
ソース領域の前記第１の軽ドープ領域と前記ドレイン領
域の前記第１の軽ドープ領域とを、前記ソース領域の前
記第２の軽ドープ領域と前記ドレイン領域の前記第２の
軽ドープ領域とを形成する前に形成する方法。
【００７７】（１３）第９項記載の方法であって、前記
ソース領域の前記重ドープ部分の上にエレベーテッドソ
ース領域を形成することと、前記ドレイン領域の前記重
ドープ領域の上にエレベーテッドドレイン領域を形成す
ることとを更に包含する方法。
【００７８】（１４）第９項記載の方法であって、前記
ゲートの近くに第１の側壁スペーサと第２の側壁スペー
サとを形成するステップを更に包含し、前記第１の側壁
スペーサは前記ソース領域の前記第２軽ドープ領域の上
に形成され、かつ前記第２の側壁スペーサは前記ドレイ
ン領域の前記第２軽ドープ領域の上に形成される方法。
【００７９】（１５）第９項記載の方法において、前記
ゲートを形成するステップは、低圧化学気相成長によっ
てシリコンを堆積するステップを含む方法。
【００８０】（１６）第９項記載の方法であって、前記
トランジスタを前記基板上の他のトランジスタから分離
するために前記基板内にフィールド酸化物とチャンネル
ストップを形成するステップを更に包含する方法。
【００８１】（１７）半導体基板の表面上に絶縁層を形
成するステップと、第１のシリコンゲート層を形成し、
続いて薄い酸化物層を形成し、続いて処分可能シリコン
ゲート層を形成し、続いて薄い窒化物層を形成し、かつ
前記第１シリコンゲート層と、前記薄い酸化物層と、前
記処分可能シリコンゲート層と、前記薄い窒化物層とを
エッチングすることによってゲートスタックを形成する
ステップと、ドレイン領域の第１の軽ドープ領域とソー
ス領域の第１の軽ドープ領域とを形成するステップと、
前記ゲートスタック上に第１の側壁スペーサと第２の側
壁スペーサとを形成するステップと、前記第２の側壁ス
ペーサの近くに前記ソース領域の重ドープ領域と前記ド
レインの重ドープ領域とを形成するステップと、ゲート
トレンチを形成するために前記薄い窒化物層と前記処分
可能シリコンゲート層を除去するステップと、前記ゲー
トトレンチの内側壁上と外側壁上とに窒化物スペーサを
形成するステップと、前記第１のシリコンゲート層の選
択部分を露出するために前記薄い酸化物層を除去するス
テップと、前記第１のシリコンゲート層の上に第２のシ
リコンゲート層を形成するステップと、トランジスタト
レンチを生成するために前記窒化物スペーサを除去する
ステップと、前記第１のシリコンゲート層の下の前記基
板内に前記ドレイン領域の第２軽ドープ領域と前記ソー
ス領域の第２の軽ドープ領域を形成するステップと、及
び選択材料で以て前記トランジスタトレンチを充填する
ステップと、を包含する絶縁ゲート電界効果トランジス
タ製造方法。
【００８２】（１８）第１７項記載の方法において、前
記トランジスタトレンチを充填するステップは、化学気
相成長シリコンを含む方法。
【００８３】（１９）第１７項記載の方法において、前
記トランジスタトレンチを充填するステップは、化学気
相成長酸化物を含む方法。
【００８４】（２０）第１７項記載の方法であって、前
記ドレイン領域の前記第１の軽ドープ領域と前記ソース
領域の前記第１の軽ドープ領域とを形成する前に前記ゲ
ート上に薄い側壁を形成するステップを更に包含する方
法。
【００８５】（２１）第１７項記載の方法であって、前
記トランジスタを前記基板上の他のトランジスタから分
離するために前記基板内にチャンネルストップとフィー
ルド酸化物とを形成するステップを更に包含する方法。
【００８６】（２２）半導体基板の表面上に絶縁層を形
成するステップと、選択幅のゲートを形成しかつ前記ゲ
ート上に絶縁層を形成するステップと、前記ゲートの選
択部分を等方性かつ横方向エッチングするステップと、
前記ゲートの前記選択部分の下の前記基板の部分をドー
ピングすることによってソース領域の重なり軽ドープ領
域とドレイン領域の重なり軽ドープ領域とを形成するス
テップと、前記選択幅に前記ゲートを再形成するステッ
プと、前記ゲートの近くの前記基板の部分をドーピング
することによって前記ソース領域の非重なり軽ドープ領
域と前記ドレイン領域の非重なり軽ドープ領域とを形成
するステップと、前記ゲートの側面上に側壁スペーサを
形成するステップと、及び前記側壁スペーサの近くの前
記基板の部分をドーピングすることによって前記ソース
領域の重ドープ領域と前記ドレイン領域の重ドープ領域
を形成するステップとを包含する絶縁ゲート電界効果ト
ランジスタ製造方法。
【００８７】（２３）第２２項記載の方法において、前
記ゲートは多結晶シリコンを含み、かつ前記ゲート絶縁
層は二酸化シリコンを含む方法。
【００８８】（２４）第２２項記載の方法において、前
記ゲートは多結晶シリコン層を含み、かつ前記ゲート絶
縁層は窒化シリコンを含む方法。
【００８９】（２５）第２２項記載の方法において、前
記ゲートを形成する前記ステップは、前記多結晶シリコ
ン層を堆積するステップと、前記多結晶シリコン層をパ
ターン化するステップと、前記多結晶シリコン層をエッ
チングするステップと、前記多結晶シリコン層をドーピ
ングするステップとを含む方法。
【００９０】（２６）第２２項記載の方法において、前
記ドーピングする前記ステップは、イオン注入によって
遂行される方法。
【００９１】（２７）第２２項記載の方法において、前
記ゲートを再形成する前記ステップは、シリコンを選択
的に成長させるステップと、続いて前記選択に成長させ
られたシリコンの過剰量を異方性エッチングするステッ
プとを含む方法。
【００９２】（２８）第２２項記載の方法において、前
記側壁スペーサは酸化物を含む方法。
【００９３】（２９）第２２項記載の方法において、前
記側壁スペーサは窒化物を含む方法。
【００９４】（３０）絶縁ゲート電界効果トランジスタ
１０は、半導体基板８上に形成される。ソース領域１２
及び（又は）ドレイン領域２０は、それぞれ、重ドープ
領域１４、２２、非重なり軽ドープ領域１６、２４、及
び重なり軽ドープ領域１８、２６を含む。重なり軽ドー
プ領域１８、２４及び非重なり軽ドープ領域１６、２６
のドーピング濃度及び接合深さは、独立に制御され、最
適化される。絶縁層５０は、ソース領域１２をドレイン
領域２０を分離するチャネル領域の上に、かつまたソー
ス領域の重なり軽ドープ領域１８及びドレイン領域の重
なり軽ドープ領域２６の上にも形成される。ゲート４２
は、絶縁層５０の上に形成される。２つの実施例の製造
方法が、ここに詳しく開示され、並びに他のシステム及
び方法も開示されている。
【注意】
（Ｃ）著作権、* Ｍ *（管理者）テキサス・インスツル
メンツ社１９９１。この特許書類の開示の部分は、著作
権及びマスクワーク権保護の適用を受ける資料を含んで
いる。この著作権及びマスクワーク権の所有者は、これ
が特許庁の特許書類綴及び記録内に現れている限り、そ
の特許書類又はその特許の開示書類について何人がファ
クシミリ複製をしようともこれに異議は唱えない、しか
し、これ以外の場合については、いかなる事情があろう
とも、全ての著作権及びマスクワーク権を保有する。
【図面の簡単な説明】
【図１】本発明の好適実施例のトランジスタの構造の横
断面図。
【図２】本発明の第１実施例によるトランジスタ製造の
チャンネルストップ領域及びフィールド絶縁領域形成ス
テップを示す横断面図。
【図３】本発明の第１実施例によるトランジスタの製造
の犠牲酸化層除去ステップを示す横断面図。
【図４】本発明の第１実施例によるトランジスタの製造
の第１軽ドープ領域及び側壁酸化物形成ステップを示す
横断面図。
【図５】本発明の第１実施例によるトランジスタの製造
の側壁スペーサ形成ステップを示す横断面図。
【図６】本発明の第１実施例によるトランジスタの製造
の頂上被覆窒化物層除去ステップを示す横断面図。
【図７】本発明の第１実施例によるトランジスタの製造
の窒化物スペーサ形成ステップを示す横断面図。
【図８】本発明の第１実施例によるトランジスタの製造
の酸化物層除去ステップを示す横断面図。
【図９】本発明の第１実施例によるトランジスタの製造
のエレベーテッドソース及びゲート領域形成ステップを
示す横断面図。
【図１０】本発明の第１実施例によるトランジスタの製
造の窒化物スペーサ除去ステップを示す横断面図。
【図１１】本発明の第１実施例によるトランジスタの製
造のトレンチ充填ステップを示す横断面図。
【図１２】本発明の第１実施例によるトランジスタの製
造の自己整合シリサイドプロセスの例を示す横断面図。
【図１３】本発明の第２実施例によるトランジスタの製
造のチャネルストップ領域及びフィールド絶縁領域形成
ステップを示す横断面図。
【図１４】本発明の第２実施例によるトランジスタの製
造の多結晶シリコン層形成ステップを示す横断面図。
【図１５】本発明の第２実施例によるトランジスタの製
造の横方向アンダーカット及び重なり軽ドープ部分形成
ステップを示す横断面図。
【図１６】本発明の第２実施例によるトランジスタの製
造の多結晶シリコンゲート再形成ステップを示す横断面
図。
【図１７】本発明の第２実施例によるトランジスタの製
造の非重なり軽ドープ部分及び薄い側壁酸化物形成ステ
ップを示す横断面図。
【図１８】本発明の第２実施例によるトランジスタの製
造の厚い側壁スペーサ形成ステップを示す横断面図。
【符号の説明】
８ 単結晶シリコン基板 １０ ＮＭＯＳトランジスタ １２ ソース領域 １４ ソース領域の重ドープ部分 １６ ソース領域の非重なり軽ドープ部分 １８ ソース領域の重なり軽ドープ部分 ２０ ドレイン領域 ２２ ドレイン領域の重ドープ部分 ２４ ドレイン領域の非重なり軽ドープ部分 ２６ ドレイン領域の重なり軽ドープ部分 ２８ チャネル領域 ３０ エレベーテッドソース領域 ３２ エレベーテッドドレイン領域 ３４ フィールド絶縁領域 ３６ フィールド絶縁領域 ３８ チャネルストップ領域 ４０ チャネルストップ領域 ４２ ゲート領域 ４４ ゲート領域 ４６ 多結晶シリコン又はアモルファスシリコン層 ４８ （ゲート領域内埋設）酸化物層 ５０ ゲート絶縁領域の酸化物層 ５２ 犠牲絶縁層 ５６ 処分可能ゲート層 ５８ 頂上被覆窒化物層 ６０ 側壁酸化物 ６２ 側壁スペーサ ６４ 窒化物スペーサ １０８ 単結晶シリコン基板 １１０ ＮＭＯＳトランジスタ １１４ ソース領域の重ドープ部分 １１６ ソース領域の非重なり軽ドープ部分 １１８ ソース領域の重なり軽ドープ部分 １２２ ドレイン領域の重ドープ部分 １２４ ドレイン領域の非重なり軽ドープ部分 １２６ ドレイン領域の重なり軽ドープ部分 １２８ チャネル領域 １３４ フィールド絶縁領域 １３６ フィールド絶縁領域 １３８ チャネルストップ領域 １４０ チャネルストップ領域 １４２ 多結晶シリコン層 １５０ 絶縁層 １６０ 側壁酸化物 １６２ 厚い側壁スペーサ １８０ 絶縁層 １８２ 横方向アンダーカット

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 重ドープ領域と、第１の選択されたドーピング濃度及び
    接合深さを持つ第１の軽ドープ領域と、及び第２の選択
    されたドーピング濃度及び接合深さを持つ第２の軽ドー
    プ領域とを含むドレイン領域であって、前記第１の選択
    されたドーピング濃度及び接合深さは前記第２の選択さ
    れたドーピング濃度及び接合深さから独立に制御される
    ことができる前記ドレイン領域と、 ソース領域と、 前記ソース領域と前記ドレイン領域とを分離するチャネ
    ル領域と、 前記チャネル領域の上と、前記ドレイン領域の前記第２
    の軽ドープ領域の上と、及び前記ソース領域の前記第２
    の軽ドープ領域の上とに形成される絶縁層と、及び前記
    絶縁層の上に形成されるゲートとを含む絶縁ゲート電界
    効果トランジスタ。
  2. 【請求項２】 半導体基板を提供するステップと、 重ドープ領域と、第１の選択されたドーピング濃度及び
    接合深さを持つ第１の軽ドープ領域と、第２の選択され
    たドーピング濃度及び接合深さを持つ第２の軽ドープ領
    域とを含むドレイン領域であって、前記第１の選択され
    たドーピング濃度及び接合深さは前記第２の選択された
    ドーピング濃度及び接合深さから独立に制御されること
    ができる前記ドレイン領域を形成するステップと、 重ドープ領域と、第１の選択されたドーピング濃度及び
    接合深さを持つ第１の軽ドープ領域と、第２の選択され
    たドーピング濃度及び接合深さを持つ第２の軽ドープ領
    域とを含むソース領域を形成するステップと、 前記ソース領域と前記ドレイン領域とを分離するチャネ
    ル領域の上と、前記ドレイン領域の前記第２の軽ドープ
    領域の上と、前記ソース領域の前記第２の軽ドープ領域
    の上とに絶縁層を形成するステップと、及び前記絶縁層
    の上にゲートを形成するステップとを含む絶縁ゲート電
    界効果トランジスタ製造方法。
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