JP2633571B2 - 紫外線消去型不揮発性半導体装置 - Google Patents
紫外線消去型不揮発性半導体装置Info
- Publication number
- JP2633571B2 JP2633571B2 JP62190863A JP19086387A JP2633571B2 JP 2633571 B2 JP2633571 B2 JP 2633571B2 JP 62190863 A JP62190863 A JP 62190863A JP 19086387 A JP19086387 A JP 19086387A JP 2633571 B2 JP2633571 B2 JP 2633571B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- oxide film
- gate electrode
- silicon oxide
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 24
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 24
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 8
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 238000000034 method Methods 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000002485 combustion reaction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はフローティングゲート電極とコントロール
ゲート電極とを備え、紫外線の照射によって記憶データ
の消去が行われる紫外線消去型不揮発性半導体メモリに
使用される紫外線消去型不揮発性半導体装置に関する。
ゲート電極とを備え、紫外線の照射によって記憶データ
の消去が行われる紫外線消去型不揮発性半導体メモリに
使用される紫外線消去型不揮発性半導体装置に関する。
（従来の技術） フローティングゲート電極とコントロールゲート電極
との間に絶縁膜が設けられた紫外線消去型不揮発性トラ
ンジスタでは、その絶縁膜としてシリコン酸化膜、シリ
コン窒化膜及びシリコン酸化膜からなる三層構造膜を用
いることにより、耐圧の向上が図れるともに欠陥密度が
低く押えられることが知られている。上記三層構造膜の
最上層に設けられたシリコン酸化膜は通常、燃焼酸化法
により下部のシリコン酸化膜を酸化することにより形成
されている。ところが、上記三層構造膜を備えた紫外線
消去型不揮発性トランジスタをメモリセルとして使用し
たEPROMは、絶縁膜としてシリコン酸化膜のみを使用し
たものに比べ消去特性が悪化することが知られている。
これについては、1985 VLSIシンポジウムのテクニカル
・ダイジェスト・ペーパーの第16頁の「Reliable CVD
Inter−poly dielectrics for advanced E and E2PRO
M」で詳細に説明されている。これによると、フローテ
ィングゲート電極とコントロールゲート電極との間の絶
縁膜として通常の熱酸化膜を使用した場合と比べ、上記
のような三層構造膜を使用すると消去時間が３倍程度長
くなってしまう。
との間に絶縁膜が設けられた紫外線消去型不揮発性トラ
ンジスタでは、その絶縁膜としてシリコン酸化膜、シリ
コン窒化膜及びシリコン酸化膜からなる三層構造膜を用
いることにより、耐圧の向上が図れるともに欠陥密度が
低く押えられることが知られている。上記三層構造膜の
最上層に設けられたシリコン酸化膜は通常、燃焼酸化法
により下部のシリコン酸化膜を酸化することにより形成
されている。ところが、上記三層構造膜を備えた紫外線
消去型不揮発性トランジスタをメモリセルとして使用し
たEPROMは、絶縁膜としてシリコン酸化膜のみを使用し
たものに比べ消去特性が悪化することが知られている。
これについては、1985 VLSIシンポジウムのテクニカル
・ダイジェスト・ペーパーの第16頁の「Reliable CVD
Inter−poly dielectrics for advanced E and E2PRO
M」で詳細に説明されている。これによると、フローテ
ィングゲート電極とコントロールゲート電極との間の絶
縁膜として通常の熱酸化膜を使用した場合と比べ、上記
のような三層構造膜を使用すると消去時間が３倍程度長
くなってしまう。
（発明が解決しようとする問題点） このように従来の紫外線消去型不揮発性半導体装置で
は消去時間が長くなるという欠点がある。
は消去時間が長くなるという欠点がある。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、シリコン酸化膜、シリコン窒化膜
及びシリコン酸化膜からなる三層構造膜が有する高い絶
縁性及び欠陥密度が低いという利点を維持しつつ、消去
時間の短縮を図ることができる紫外線消去型半導体装置
を提供することにある。
であり、その目的は、シリコン酸化膜、シリコン窒化膜
及びシリコン酸化膜からなる三層構造膜が有する高い絶
縁性及び欠陥密度が低いという利点を維持しつつ、消去
時間の短縮を図ることができる紫外線消去型半導体装置
を提供することにある。
［発明の構成］ （問題点を解決するための手段） この発明の紫外線消去型不揮発性半導体装置では、フ
ローティングゲート電極とコントロールゲート電極との
間の絶縁膜が第１のシリコン酸化膜、このシリコン酸化
膜上に設けられたシリコン窒化膜及びこのシリコン窒化
膜上に設けられた第２のシリコン酸化膜からなる三層構
造膜で構成され、その最上層の第２のシリコン酸化膜の
膜厚が30Å未満にされている。
ローティングゲート電極とコントロールゲート電極との
間の絶縁膜が第１のシリコン酸化膜、このシリコン酸化
膜上に設けられたシリコン窒化膜及びこのシリコン窒化
膜上に設けられた第２のシリコン酸化膜からなる三層構
造膜で構成され、その最上層の第２のシリコン酸化膜の
膜厚が30Å未満にされている。
（作用） 三層構造膜の最上層の第２のシリコン酸化膜の膜厚が
30Å未満にされていることにより、予めフローティング
ゲート電極に蓄積され、消去時に紫外線の照射により励
起された電荷が第２のシリコン酸化膜を通過し易くな
る。すなわち、光電流がフローティングゲート電極から
コントロールゲート電極に流れ易くなり、第２のシリコ
ン酸化膜の膜厚が30Å以上にされている場合に比べ、半
分程度の時間で消去が行われる。
30Å未満にされていることにより、予めフローティング
ゲート電極に蓄積され、消去時に紫外線の照射により励
起された電荷が第２のシリコン酸化膜を通過し易くな
る。すなわち、光電流がフローティングゲート電極から
コントロールゲート電極に流れ易くなり、第２のシリコ
ン酸化膜の膜厚が30Å以上にされている場合に比べ、半
分程度の時間で消去が行われる。
（実施例） 以下、この発明の紫外線消去型半導体装置をEPROMセ
ルに実施した場合の、その製造工程を第１図（ａ）〜
（ｅ）の断面図を参照して説明する。
ルに実施した場合の、その製造工程を第１図（ａ）〜
（ｅ）の断面図を参照して説明する。
まず、Ｐシリコン基板10の表面に選択酸化法によりフ
ィールド酸化膜11を形成した後、900℃で熱処理を行な
い、基板10の素子領域の表面に第１のゲート酸化膜とな
る膜厚200Å程度の熱酸化膜（シリコン酸化膜）12を形
成する。次に、全面にフローティングゲート電極となる
膜厚4000Åの第１の多結晶シリコン膜13を堆積した後、
900℃でPOCl3を拡散源として第１の多結晶シリコン膜13
にリンを拡散させる（第１図（ａ））。
ィールド酸化膜11を形成した後、900℃で熱処理を行な
い、基板10の素子領域の表面に第１のゲート酸化膜とな
る膜厚200Å程度の熱酸化膜（シリコン酸化膜）12を形
成する。次に、全面にフローティングゲート電極となる
膜厚4000Åの第１の多結晶シリコン膜13を堆積した後、
900℃でPOCl3を拡散源として第１の多結晶シリコン膜13
にリンを拡散させる（第１図（ａ））。
次に1000℃の希釈酸化法により上記第１の多結晶シリ
コン膜13の表面を酸化して熱酸化膜（シリコン酸化膜）
14を例えば150Å程度の厚さに形成する。続いてその上
にシリコン窒化膜15をLP−CVD法（減圧化学的気相成長
法）により例えば150Åの厚さに堆積する。さらにその
表面を950℃の乾燥酸素雰囲気中で80分程度処理し、上
記シリコン窒化膜15の表面に15Å程度の厚さの熱酸化膜
（シリコン酸化膜）16を形成する（第１図（ｂ））。
コン膜13の表面を酸化して熱酸化膜（シリコン酸化膜）
14を例えば150Å程度の厚さに形成する。続いてその上
にシリコン窒化膜15をLP−CVD法（減圧化学的気相成長
法）により例えば150Åの厚さに堆積する。さらにその
表面を950℃の乾燥酸素雰囲気中で80分程度処理し、上
記シリコン窒化膜15の表面に15Å程度の厚さの熱酸化膜
（シリコン酸化膜）16を形成する（第１図（ｂ））。
続いて全面にコントロールゲート電極となる膜厚4000
Åの第２の多結晶シリコン膜17を堆積した後、POCl3を
拡散源として900℃で30分間、第２の多結晶シリコン膜1
7にリンを拡散させる（第１図（ｃ））。
Åの第２の多結晶シリコン膜17を堆積した後、POCl3を
拡散源として900℃で30分間、第２の多結晶シリコン膜1
7にリンを拡散させる（第１図（ｃ））。
続いて写真蝕刻法により第２の多結晶シリコン膜17、
その下部の熱酸化膜16、シリコン窒化膜15、熱酸化膜14
及び第１の多結晶シリコン膜13を順次エッチングする。
この結果、基板10上には第１のゲート酸化膜12を介して
上記第１の多結晶シリコン膜13で構成されたフローティ
ングゲート電極18が、このフローティングゲート電極18
上には上記熱酸化膜14、シリコン窒化膜15及び熱酸化膜
16の三層構造膜からなる第２のゲート絶縁膜19を介して
コントロールゲート電極20がそれぞれ形成される。続い
てこのコントロールゲート電極20をマスクにヒ素（As）
をイオン注入することにより、基板10の表面にN+型のソ
ース領域21及びドレイン領域22を形成する（第１図
（ｄ））。
その下部の熱酸化膜16、シリコン窒化膜15、熱酸化膜14
及び第１の多結晶シリコン膜13を順次エッチングする。
この結果、基板10上には第１のゲート酸化膜12を介して
上記第１の多結晶シリコン膜13で構成されたフローティ
ングゲート電極18が、このフローティングゲート電極18
上には上記熱酸化膜14、シリコン窒化膜15及び熱酸化膜
16の三層構造膜からなる第２のゲート絶縁膜19を介して
コントロールゲート電極20がそれぞれ形成される。続い
てこのコントロールゲート電極20をマスクにヒ素（As）
をイオン注入することにより、基板10の表面にN+型のソ
ース領域21及びドレイン領域22を形成する（第１図
（ｄ））。
次に乾燥酸化雰囲気中で950℃の熱酸化を行ない、上
記フローティングゲート電極18及びコントロールゲーー
ト電極20のそれぞれの表面に膜厚400Å程度の薄い熱酸
化膜23を形成する。続いて全面にパッシベーション膜と
しての膜厚が0.8μｍのリンをドープしたCVD酸化膜24を
堆積した後、写真蝕刻法によりコンタクトホール25を開
孔する。続いて全面に膜厚1.0μｍのアルミニウムとシ
リコンからなる合金膜を堆積した後、パターニングを行
なってこの合金膜によるソース電極26及びドレイン電極
27を形成する（第１図（ｅ）。
記フローティングゲート電極18及びコントロールゲーー
ト電極20のそれぞれの表面に膜厚400Å程度の薄い熱酸
化膜23を形成する。続いて全面にパッシベーション膜と
しての膜厚が0.8μｍのリンをドープしたCVD酸化膜24を
堆積した後、写真蝕刻法によりコンタクトホール25を開
孔する。続いて全面に膜厚1.0μｍのアルミニウムとシ
リコンからなる合金膜を堆積した後、パターニングを行
なってこの合金膜によるソース電極26及びドレイン電極
27を形成する（第１図（ｅ）。
このようにして製造されたEPROMセルは、フローティ
ングゲート電極18とコントロールゲート電極20との間に
存在している３層構造膜からなる第２のゲート絶縁膜19
の最上層膜が、30Å未満である15Åの膜厚の熱酸化膜16
で構成されている。このため、消去時に、フローティン
グゲート電極18からコントロールゲート電極20に光電流
が入り易くなり、通常の燃焼酸化法で形成される30Å以
上の膜厚のシリコン酸化膜に比べて短時間でデータ消去
を行なうことができる。
ングゲート電極18とコントロールゲート電極20との間に
存在している３層構造膜からなる第２のゲート絶縁膜19
の最上層膜が、30Å未満である15Åの膜厚の熱酸化膜16
で構成されている。このため、消去時に、フローティン
グゲート電極18からコントロールゲート電極20に光電流
が入り易くなり、通常の燃焼酸化法で形成される30Å以
上の膜厚のシリコン酸化膜に比べて短時間でデータ消去
を行なうことができる。
第２図は従来の半導体装置と、この発明による半導体
装置のデータ消去特性を合せて示す特性である。図中の
特性ａは三層構造膜による第２のゲート酸化膜19の最上
層膜の膜厚を15Åにしたこの発明の場合のものであり、
特性ｂは対応する膜厚を60Åにした従来装置の場合のも
のである。一般にEPROMにおけるデータの消去時間は、
フローティングゲート電極の残留電荷量の割合いが当初
の1/10に減少するまでの時間で規定しており、この発明
の装置のデータ消去時間は従来装置の半分程度になる。
装置のデータ消去特性を合せて示す特性である。図中の
特性ａは三層構造膜による第２のゲート酸化膜19の最上
層膜の膜厚を15Åにしたこの発明の場合のものであり、
特性ｂは対応する膜厚を60Åにした従来装置の場合のも
のである。一般にEPROMにおけるデータの消去時間は、
フローティングゲート電極の残留電荷量の割合いが当初
の1/10に減少するまでの時間で規定しており、この発明
の装置のデータ消去時間は従来装置の半分程度になる。
第３図は上記第２のゲート絶縁膜19の最上層膜である
と熱酸化膜16の膜厚ｔ（Å）とデータ消去時間Ｔとの関
係を示す特性図である。図示のように膜厚ｔが30Å以上
の場合には消去時間Ｔはほぼ一定であり、30Å未満にな
ると消去時間Ｔは急激に低下し、また20Å以下では低い
値で一定になる。すなわち、熱酸化膜16の膜厚ｔを30Å
未満に設定することによってデータ消去時間の短縮を図
ることが可能である。
と熱酸化膜16の膜厚ｔ（Å）とデータ消去時間Ｔとの関
係を示す特性図である。図示のように膜厚ｔが30Å以上
の場合には消去時間Ｔはほぼ一定であり、30Å未満にな
ると消去時間Ｔは急激に低下し、また20Å以下では低い
値で一定になる。すなわち、熱酸化膜16の膜厚ｔを30Å
未満に設定することによってデータ消去時間の短縮を図
ることが可能である。
なお、この発明は上記した実施例に限定されるもので
はなく種々の変形が可能であることはいうまでもない。
例えば上記実施例ではフローティングゲート電極18を構
成する第１の多結晶シリコン膜13の膜厚を4000Åにし、
この膜に対してリンをドープする場合について説明した
が、その他にヒ素やボロンなどをドープしてもよく、ま
たその膜厚も変えることができる。さらに、シリコン窒
化膜14はLP−CVD法により堆積する場合について説明し
たが、その他に直接窒化法またはプラズマ窒化法によっ
て形成することもできる。また、第２のゲート絶縁膜19
の最上層膜として、シリコン窒化膜15の表面を950℃の
乾燥酸素雰囲気中で80分程度処理することによって形成
される15Åの膜厚の熱酸化膜を使用する場合について説
明したが、これは30Å未満の膜厚が得られるならばどの
ような方法で形成してもかまわない。
はなく種々の変形が可能であることはいうまでもない。
例えば上記実施例ではフローティングゲート電極18を構
成する第１の多結晶シリコン膜13の膜厚を4000Åにし、
この膜に対してリンをドープする場合について説明した
が、その他にヒ素やボロンなどをドープしてもよく、ま
たその膜厚も変えることができる。さらに、シリコン窒
化膜14はLP−CVD法により堆積する場合について説明し
たが、その他に直接窒化法またはプラズマ窒化法によっ
て形成することもできる。また、第２のゲート絶縁膜19
の最上層膜として、シリコン窒化膜15の表面を950℃の
乾燥酸素雰囲気中で80分程度処理することによって形成
される15Åの膜厚の熱酸化膜を使用する場合について説
明したが、これは30Å未満の膜厚が得られるならばどの
ような方法で形成してもかまわない。
［発明の効果］ 以上説明したようにこの発明によれば、シリコン酸化
膜、シリコン窒化膜及びシリコン酸化膜からなる三層構
造膜が有する高い絶縁性及び欠陥密度が低いという利点
を維持しつつ、消去時間の短縮を図ることができる紫外
線消去型不揮発性半導体装置を提供することができる。
膜、シリコン窒化膜及びシリコン酸化膜からなる三層構
造膜が有する高い絶縁性及び欠陥密度が低いという利点
を維持しつつ、消去時間の短縮を図ることができる紫外
線消去型不揮発性半導体装置を提供することができる。
第１図はこの発明に係る紫外線消去型不揮発性半導体装
置の一実施例装置を製造する場合の工程を示す断面図、
第２図及び第３図はそれぞれ上記実施例装置を説明する
ための特性図である。 10……Ｐシリコン基板、11……フィールド酸化膜、12…
…熱酸化膜、13……第１の多結晶シリコン膜、14……熱
酸化膜、15……シリコン窒化膜、16……熱酸化膜、17…
…第２の多結晶シリコン膜、18……フローティングゲー
ト電極、19……三層構造膜からなる第２のゲート絶縁
膜、20……コントロールゲート電極、21……ソース領
域、22……ドレイン領域、23……熱酸化膜、24……CVD
酸化膜、25……コンタクトホール、26……ソース電極、
27……ドレイン電極。
置の一実施例装置を製造する場合の工程を示す断面図、
第２図及び第３図はそれぞれ上記実施例装置を説明する
ための特性図である。 10……Ｐシリコン基板、11……フィールド酸化膜、12…
…熱酸化膜、13……第１の多結晶シリコン膜、14……熱
酸化膜、15……シリコン窒化膜、16……熱酸化膜、17…
…第２の多結晶シリコン膜、18……フローティングゲー
ト電極、19……三層構造膜からなる第２のゲート絶縁
膜、20……コントロールゲート電極、21……ソース領
域、22……ドレイン領域、23……熱酸化膜、24……CVD
酸化膜、25……コンタクトホール、26……ソース電極、
27……ドレイン電極。
Claims (2)
- 【請求項１】半導体基板と、 上記基板の表面に形成されたソース、ドレイン領域と、 上記ソース、ドレイン領域間の基板表面上に形成された
シリコン酸化膜からなる第１のゲート絶縁膜と、 上記第１のゲート絶縁膜上に形成されたフローティング
ゲート電極と、 上記フローティングゲート電極上に形成され、第１のシ
リコン酸化膜、この第１のシリコン酸化膜上に設けられ
たシリコン窒化膜及びこのシリコン窒化膜上に設けられ
膜厚が30Å未満にされた第２のシリコン酸化膜で構成さ
れた第２のゲート絶縁膜と、 上記第２のゲート絶縁膜上に形成されたコントロールゲ
ート電極 とを具備したことを特徴とする紫外線消去型不揮発性半
導体装置。 - 【請求項２】前記第２のシリコン酸化膜がその下層のシ
リコン窒化膜の表面を熱酸化することによって得られる
熱酸化膜である特許請求の範囲第１項に記載の紫外線消
去型不揮発性半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62190863A JP2633571B2 (ja) | 1987-07-30 | 1987-07-30 | 紫外線消去型不揮発性半導体装置 |
| EP88111965A EP0301460A3 (en) | 1987-07-30 | 1988-07-25 | Ultraviolet erasable nonvolatile semiconductor device |
| US07/224,026 US4943836A (en) | 1987-07-30 | 1988-07-25 | Ultraviolet erasable nonvolatile semiconductor device |
| KR1019880009746A KR910007378B1 (ko) | 1987-07-30 | 1988-07-30 | 자외선소거형 불휘발성 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62190863A JP2633571B2 (ja) | 1987-07-30 | 1987-07-30 | 紫外線消去型不揮発性半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6435964A JPS6435964A (en) | 1989-02-07 |
| JP2633571B2 true JP2633571B2 (ja) | 1997-07-23 |
Family
ID=16265021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62190863A Expired - Fee Related JP2633571B2 (ja) | 1987-07-30 | 1987-07-30 | 紫外線消去型不揮発性半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4943836A (ja) |
| EP (1) | EP0301460A3 (ja) |
| JP (1) | JP2633571B2 (ja) |
| KR (1) | KR910007378B1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5104819A (en) * | 1989-08-07 | 1992-04-14 | Intel Corporation | Fabrication of interpoly dielctric for EPROM-related technologies |
| KR920006736B1 (ko) * | 1989-11-08 | 1992-08-17 | 삼성전자 주식회사 | 반도체장치 및 그 제조방법 |
| EP0456319B1 (en) * | 1990-05-11 | 1996-03-13 | Koninklijke Philips Electronics N.V. | Floating gate field effect transistor structure and method for manufacturing the same |
| US5266509A (en) * | 1990-05-11 | 1993-11-30 | North American Philips Corporation | Fabrication method for a floating-gate field-effect transistor structure |
| JP2602575B2 (ja) * | 1990-07-06 | 1997-04-23 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| JPH04144278A (ja) * | 1990-10-05 | 1992-05-18 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| KR100274555B1 (ko) * | 1991-06-26 | 2000-12-15 | 윌리엄 비. 켐플러 | 절연 게이트 전계 효과 트랜지스터 구조물 및 이의 제조 방법 |
| US5495121A (en) * | 1991-09-30 | 1996-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JPH05110114A (ja) * | 1991-10-17 | 1993-04-30 | Rohm Co Ltd | 不揮発性半導体記憶素子 |
| US5619052A (en) * | 1994-09-29 | 1997-04-08 | Macronix International Co., Ltd. | Interpoly dielectric structure in EEPROM device |
| JPH10256400A (ja) * | 1997-03-10 | 1998-09-25 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US6008091A (en) * | 1998-01-27 | 1999-12-28 | Lucent Technologies Inc. | Floating gate avalanche injection MOS transistors with high K dielectric control gates |
| US6521496B1 (en) * | 1999-06-24 | 2003-02-18 | Lucent Technologies Inc. | Non-volatile memory semiconductor device including a graded, grown, high quality control gate oxide layer and associated methods |
| US6551946B1 (en) | 1999-06-24 | 2003-04-22 | Agere Systems Inc. | Two-step oxidation process for oxidizing a silicon substrate wherein the first step is carried out at a temperature below the viscoelastic temperature of silicon dioxide and the second step is carried out at a temperature above the viscoelastic temperature |
| US6670242B1 (en) | 1999-06-24 | 2003-12-30 | Agere Systems Inc. | Method for making an integrated circuit device including a graded, grown, high quality gate oxide layer and a nitride layer |
| US6509230B1 (en) | 1999-06-24 | 2003-01-21 | Lucent Technologies Inc. | Non-volatile memory semiconductor device including a graded, grown, high quality oxide layer and associated methods |
| US20030235957A1 (en) | 2002-06-25 | 2003-12-25 | Samir Chaudhry | Method and structure for graded gate oxides on vertical and non-planar surfaces |
| US6969654B1 (en) * | 2000-06-19 | 2005-11-29 | Advanced Micro Devices, Inc. | Flash NVROM devices with UV charge immunity |
| JP4281331B2 (ja) * | 2002-01-21 | 2009-06-17 | 株式会社デンソー | 不揮発性半導体記憶装置 |
| US20030232507A1 (en) * | 2002-06-12 | 2003-12-18 | Macronix International Co., Ltd. | Method for fabricating a semiconductor device having an ONO film |
| CN100341139C (zh) * | 2003-12-30 | 2007-10-03 | 旺宏电子股份有限公司 | 非挥发性内存元件的制造方法及金属内连线制程 |
| US7160775B2 (en) * | 2004-08-06 | 2007-01-09 | Freescale Semiconductor, Inc. | Method of discharging a semiconductor device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS577162A (en) * | 1980-06-17 | 1982-01-14 | Toshiba Corp | Nonvolatile semiconductor memory and manufacture therefor |
| JPS5955071A (ja) * | 1982-09-24 | 1984-03-29 | Hitachi Micro Comput Eng Ltd | 不揮発性半導体装置 |
| US4577390A (en) * | 1983-02-23 | 1986-03-25 | Texas Instruments Incorporated | Fabrication of polysilicon to polysilicon capacitors with a composite dielectric layer |
| JPS60134478A (ja) * | 1983-11-28 | 1985-07-17 | ローム・コーポレーション | 電気的プログラム式記憶装置を製造する方法 |
| JPS61136274A (ja) * | 1984-12-07 | 1986-06-24 | Toshiba Corp | 半導体装置 |
| US4665426A (en) * | 1985-02-01 | 1987-05-12 | Advanced Micro Devices, Inc. | EPROM with ultraviolet radiation transparent silicon nitride passivation layer |
-
1987
- 1987-07-30 JP JP62190863A patent/JP2633571B2/ja not_active Expired - Fee Related
-
1988
- 1988-07-25 US US07/224,026 patent/US4943836A/en not_active Expired - Lifetime
- 1988-07-25 EP EP88111965A patent/EP0301460A3/en not_active Withdrawn
- 1988-07-30 KR KR1019880009746A patent/KR910007378B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR890003037A (ko) | 1989-04-12 |
| EP0301460A2 (en) | 1989-02-01 |
| US4943836A (en) | 1990-07-24 |
| KR910007378B1 (ko) | 1991-09-25 |
| EP0301460A3 (en) | 1990-01-10 |
| JPS6435964A (en) | 1989-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2633571B2 (ja) | 紫外線消去型不揮発性半導体装置 | |
| JP3312102B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH05304277A (ja) | 半導体装置の製法 | |
| US4011576A (en) | Nonvolatile semiconductor memory devices | |
| JPS63318164A (ja) | 不揮発性記憶セルおよびその製造方法 | |
| JP2656986B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2855509B2 (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| CA1232365A (en) | Dual electron injection structure and process with self-limiting oxidation barrier | |
| US5880498A (en) | Semiconductor device having a nitrogen doped polysilicon layer | |
| JPH10233505A (ja) | 半導体装置の製造方法 | |
| KR930001888B1 (ko) | 불휘발성 반도체 기억장치 | |
| JPH05129630A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH04349670A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPS62200755A (ja) | 半導体装置の製造方法 | |
| KR930008081B1 (ko) | 싱글 폴리 이이피롬 셀 및 그 제조방법 | |
| JPS6315749B2 (ja) | ||
| JP3461107B2 (ja) | 半導体集積回路の製造方法 | |
| JP2650287B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH0685280A (ja) | 不揮発性半導体装置の製造方法 | |
| JPH05129632A (ja) | 電荷トラツプ膜 | |
| JPH0227773A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2733972B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH06318710A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH06252411A (ja) | 半導体記憶装置の製造方法 | |
| JPH03148875A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |