JPH05129632A - 電荷トラツプ膜 - Google Patents
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- JPH05129632A JPH05129632A JP31331891A JP31331891A JPH05129632A JP H05129632 A JPH05129632 A JP H05129632A JP 31331891 A JP31331891 A JP 31331891A JP 31331891 A JP31331891 A JP 31331891A JP H05129632 A JPH05129632 A JP H05129632A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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Abstract
(57)【要約】
【目的】 深いトラップ準位を有し、しかも優れた絶縁
耐圧を持った電荷トラップ膜を提供する。 【構成】 シリコン基板１１上のトンネル酸化膜１２の
上に電荷トラップ膜１５が形成されている。この電荷ト
ラップ膜１５は、ポリシリコン膜中のシリコングレイン
１３を熱酸化膜１４あるいは熱シリコン窒化膜のような
熱絶縁膜で覆うことにより形成されている。シリコング
レイン１３は、必要により、燐等の不純物がドープされ
る。熱酸化膜１４のような熱絶縁膜は、スパッタリング
やＣＶＤ法で得られる酸化膜に比べて、絶縁性が優れて
いるので、電荷トラップ膜１５は高い絶縁耐圧を持つ。
また、熱酸化膜１４で覆われたシリコングレイン１３
は、深いトラップ準位を持つので、信号電荷の保持特性
に優れている。
耐圧を持った電荷トラップ膜を提供する。 【構成】 シリコン基板１１上のトンネル酸化膜１２の
上に電荷トラップ膜１５が形成されている。この電荷ト
ラップ膜１５は、ポリシリコン膜中のシリコングレイン
１３を熱酸化膜１４あるいは熱シリコン窒化膜のような
熱絶縁膜で覆うことにより形成されている。シリコング
レイン１３は、必要により、燐等の不純物がドープされ
る。熱酸化膜１４のような熱絶縁膜は、スパッタリング
やＣＶＤ法で得られる酸化膜に比べて、絶縁性が優れて
いるので、電荷トラップ膜１５は高い絶縁耐圧を持つ。
また、熱酸化膜１４で覆われたシリコングレイン１３
は、深いトラップ準位を持つので、信号電荷の保持特性
に優れている。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に用いられる電荷トラップ膜に関する。
置に用いられる電荷トラップ膜に関する。
【０００２】
【従来の技術】従来、電荷トラップ膜中に電荷を保持す
ることで情報を記憶する不揮発性半導体記憶装置とし
て、ＭＮＯＳ（Metal-Nitride-Oxide-Semiconductor)構
造のメモリセルや、ＭＯＮＯＳ（Metal-Oxide-Nitride-
Oxide-Semiconductor)構造のメモリセルが知られてい
る。
ることで情報を記憶する不揮発性半導体記憶装置とし
て、ＭＮＯＳ（Metal-Nitride-Oxide-Semiconductor)構
造のメモリセルや、ＭＯＮＯＳ（Metal-Oxide-Nitride-
Oxide-Semiconductor)構造のメモリセルが知られてい
る。
【０００３】図１０に示すように、ＭＮＯＳ構造のメモ
リセルは、例えばＰ型シリコン基板１の上に、トンネル
酸化膜２、シリコン窒化膜３およびゲート電極４を積層
してなるゲート構造を備え、このゲート構造の両側の基
板中にＮ+領域であるドレイン拡散層５とソース拡散層
６とが形成された構造になっている。また、図１１に示
すように、ＭＯＮＯＳ構造のメモリセルは、トンネル酸
化膜７、シリコン窒化膜８、トップ酸化膜９およびゲー
ト電極１０を積層してなるゲート構造を備えている。
リセルは、例えばＰ型シリコン基板１の上に、トンネル
酸化膜２、シリコン窒化膜３およびゲート電極４を積層
してなるゲート構造を備え、このゲート構造の両側の基
板中にＮ+領域であるドレイン拡散層５とソース拡散層
６とが形成された構造になっている。また、図１１に示
すように、ＭＯＮＯＳ構造のメモリセルは、トンネル酸
化膜７、シリコン窒化膜８、トップ酸化膜９およびゲー
ト電極１０を積層してなるゲート構造を備えている。
【０００４】これらのメモリセルは、いずれも信号電荷
を蓄積するための電荷トラップ膜としてシリコン窒化膜
３，８を用いており、書き込みに当たってはゲート電極
４，１０に正の高電圧を印加することにより、基板１の
チャネル領域から電子がトンネル酸化膜２，７をトンネ
リングしてシリコン窒化膜３，８に注入されトラップさ
れる。ここで、電荷トラップ膜としてのシリコン窒化膜
３，８は、ＣＶＤ（Chemical Vapor Deposition)法によ
って形成され、具体的には、ＳｉＨ4 ガスあるいはＳｉ
Ｈ2 Ｃｌ2 ガスとＮＨ3 ガスとを７００〜９００℃の雰
囲気で反応させることによって生成される。
を蓄積するための電荷トラップ膜としてシリコン窒化膜
３，８を用いており、書き込みに当たってはゲート電極
４，１０に正の高電圧を印加することにより、基板１の
チャネル領域から電子がトンネル酸化膜２，７をトンネ
リングしてシリコン窒化膜３，８に注入されトラップさ
れる。ここで、電荷トラップ膜としてのシリコン窒化膜
３，８は、ＣＶＤ（Chemical Vapor Deposition)法によ
って形成され、具体的には、ＳｉＨ4 ガスあるいはＳｉ
Ｈ2 Ｃｌ2 ガスとＮＨ3 ガスとを７００〜９００℃の雰
囲気で反応させることによって生成される。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな構成を有する従来例の場合には、次のような問題が
ある。すなわち、電荷トラップ膜としてのシリコン窒化
膜は、トラップ準位が浅いために、電荷がデトラップし
やすく、そのため、信号電荷の保持特性が悪いという問
題点がある。
うな構成を有する従来例の場合には、次のような問題が
ある。すなわち、電荷トラップ膜としてのシリコン窒化
膜は、トラップ準位が浅いために、電荷がデトラップし
やすく、そのため、信号電荷の保持特性が悪いという問
題点がある。
【０００６】そこで、本出願人は先に、電導性のシリコ
ンと絶縁性の二酸化シリコンが混在する膜（いわゆるＳ
ｉリッチ酸化膜）を電荷トラップ膜として用いた半導体
記憶装置を提案している（特願平２−２１０６６０
号）。Ｓｉリッチ酸化膜は、原理上、深い準位を持つた
め、信号電荷の保持特性が優れている。しかしながら、
先に提案したＳｉリッチ酸化膜は、スパッタリングやＣ
ＶＤ法で形成されていたので、酸化膜中のシリコン結晶
粒（以下、シリコングレインという）間の絶縁性をコン
トロールするのが難しいという問題点がある。特に、書
き込み電圧を低くするために、Ｓｉリッチ酸化膜を薄く
した場合、絶縁耐圧を確保するのが困難であり、信号電
荷の書き込み時にＳｉリッチ酸化膜に注入された電子が
そのままゲート電極に抜けてしまうという不都合な現象
が生じることもあった。
ンと絶縁性の二酸化シリコンが混在する膜（いわゆるＳ
ｉリッチ酸化膜）を電荷トラップ膜として用いた半導体
記憶装置を提案している（特願平２−２１０６６０
号）。Ｓｉリッチ酸化膜は、原理上、深い準位を持つた
め、信号電荷の保持特性が優れている。しかしながら、
先に提案したＳｉリッチ酸化膜は、スパッタリングやＣ
ＶＤ法で形成されていたので、酸化膜中のシリコン結晶
粒（以下、シリコングレインという）間の絶縁性をコン
トロールするのが難しいという問題点がある。特に、書
き込み電圧を低くするために、Ｓｉリッチ酸化膜を薄く
した場合、絶縁耐圧を確保するのが困難であり、信号電
荷の書き込み時にＳｉリッチ酸化膜に注入された電子が
そのままゲート電極に抜けてしまうという不都合な現象
が生じることもあった。
【０００７】本発明は、このような事情に鑑みてなされ
たものであって、深いトラップ準位を有し、しかも優れ
た絶縁耐圧を持った電荷トラップ膜を提供することを目
的としている。
たものであって、深いトラップ準位を有し、しかも優れ
た絶縁耐圧を持った電荷トラップ膜を提供することを目
的としている。
【０００８】
【課題を解決するための手段】本発明は、このような目
的を達成するために、次のような構成をとる。すなわ
ち、本発明は、半導体基板上の絶縁膜の上に形成された
電荷トラップ膜において、前記電荷トラップ膜は、ポリ
シリコン膜中のシリコン結晶粒が熱絶縁膜で覆われたも
のである。
的を達成するために、次のような構成をとる。すなわ
ち、本発明は、半導体基板上の絶縁膜の上に形成された
電荷トラップ膜において、前記電荷トラップ膜は、ポリ
シリコン膜中のシリコン結晶粒が熱絶縁膜で覆われたも
のである。
【０００９】
【作用】本発明の作用は次のとおりである。本発明によ
れば、ポリシリコン膜中のシリコン結晶粒が、スパッタ
リングやＣＶＤ法で得られる絶縁膜に比べて膜質の良好
な熱絶縁膜によって覆われているので、高い絶縁耐圧が
得られる。
れば、ポリシリコン膜中のシリコン結晶粒が、スパッタ
リングやＣＶＤ法で得られる絶縁膜に比べて膜質の良好
な熱絶縁膜によって覆われているので、高い絶縁耐圧が
得られる。
【００１０】
【実施例】以下、図面を参照して本発明の一実施例を説
明する。図１は本発明の一実施例に係る電荷トラップ膜
の構造を示した断面図である。図中、符号１１はシリコ
ン基板であり、このシリコン基板１１の上に絶縁膜とし
てのトンネル酸化膜１２が形成されている。このトンネ
ル酸化膜１２の上に、信号電荷のトラップの中心として
働く多数のシリコングレイン１３があり、これらのシリ
コングレイン１３が熱絶縁膜としての例えば熱酸化膜１
４で覆われて相互に絶縁されている。なお、上述したト
ンネル酸化膜１２および熱酸化膜１４の替わりに、それ
ぞれ熱シリコン窒化膜を用いてもよい。
明する。図１は本発明の一実施例に係る電荷トラップ膜
の構造を示した断面図である。図中、符号１１はシリコ
ン基板であり、このシリコン基板１１の上に絶縁膜とし
てのトンネル酸化膜１２が形成されている。このトンネ
ル酸化膜１２の上に、信号電荷のトラップの中心として
働く多数のシリコングレイン１３があり、これらのシリ
コングレイン１３が熱絶縁膜としての例えば熱酸化膜１
４で覆われて相互に絶縁されている。なお、上述したト
ンネル酸化膜１２および熱酸化膜１４の替わりに、それ
ぞれ熱シリコン窒化膜を用いてもよい。
【００１１】熱酸化膜や熱シリコン窒化膜のような熱絶
縁膜は、スパッタリングやＣＶＤ法で形成された絶縁膜
に比べて絶縁性が高いので、シリコングレイン１３は、
その相互間、およびシリコン基板１１や、電荷トラップ
膜１５の上に形成される図示しないゲート電極に対して
それぞれ良好に絶縁される。なお、電荷トラップ膜１５
が薄過ぎると、シリコングレイン１３を熱酸化膜１４で
覆っても、絶縁性を確保するのが難しい場合もある。こ
のような場合は、図２に示すように、電荷トラップ膜１
５を多層構造にすればよい。
縁膜は、スパッタリングやＣＶＤ法で形成された絶縁膜
に比べて絶縁性が高いので、シリコングレイン１３は、
その相互間、およびシリコン基板１１や、電荷トラップ
膜１５の上に形成される図示しないゲート電極に対して
それぞれ良好に絶縁される。なお、電荷トラップ膜１５
が薄過ぎると、シリコングレイン１３を熱酸化膜１４で
覆っても、絶縁性を確保するのが難しい場合もある。こ
のような場合は、図２に示すように、電荷トラップ膜１
５を多層構造にすればよい。
【００１２】図１および図２に示したような電荷トラッ
プ膜に書き込み電圧が印加された場合、シリコングレイ
ン１３に空乏層が発生し、電荷トラップ膜１５の誘電率
が変化するおそれがある。電荷トラップ膜１５の誘電率
が変化すると、トンネル酸化膜１２に加わる電界が小さ
くなり書き込み効率が低下するので、書き込み電圧を高
く設定する必要が生じたり、また、トランジスタのチャ
ネル表面のポテンシャルが変化するので、トランジスタ
の閾値が変動するといった不都合も生じる。そこで、シ
リコングレイン１３に燐等の不純物をドープして、シリ
コングレイン１３の導電率を上げることにより、空乏層
の発生を抑制することが好ましい。
プ膜に書き込み電圧が印加された場合、シリコングレイ
ン１３に空乏層が発生し、電荷トラップ膜１５の誘電率
が変化するおそれがある。電荷トラップ膜１５の誘電率
が変化すると、トンネル酸化膜１２に加わる電界が小さ
くなり書き込み効率が低下するので、書き込み電圧を高
く設定する必要が生じたり、また、トランジスタのチャ
ネル表面のポテンシャルが変化するので、トランジスタ
の閾値が変動するといった不都合も生じる。そこで、シ
リコングレイン１３に燐等の不純物をドープして、シリ
コングレイン１３の導電率を上げることにより、空乏層
の発生を抑制することが好ましい。
【００１３】図３は、上述した電荷トラップ膜１５のエ
ネルギバンド構造を示している。図中、Ｅ1 ，Ｅ2 はト
ンネル酸化膜１２および熱酸化膜１４のエネルギバン
ド、Ｅ3 はシリコングレイン１３のエネルギバンドを示
している。シリコングレイン１３と前記酸化膜１２，１
４とのバンド間障壁は、約３．１ｅＶである。シリコン
窒化膜のトラップ準位が約０．３ｅＶであるの対し、本
実施例の電荷トラップ膜１５のトラップ準位は充分に深
く、シリコン窒化膜を電荷トラップ膜に用いたものに比
べて信号電荷の保持特性が優れていることが理解でき
る。
ネルギバンド構造を示している。図中、Ｅ1 ，Ｅ2 はト
ンネル酸化膜１２および熱酸化膜１４のエネルギバン
ド、Ｅ3 はシリコングレイン１３のエネルギバンドを示
している。シリコングレイン１３と前記酸化膜１２，１
４とのバンド間障壁は、約３．１ｅＶである。シリコン
窒化膜のトラップ準位が約０．３ｅＶであるの対し、本
実施例の電荷トラップ膜１５のトラップ準位は充分に深
く、シリコン窒化膜を電荷トラップ膜に用いたものに比
べて信号電荷の保持特性が優れていることが理解でき
る。
【００１４】以下、上述した電荷トラップ膜の製造方法
の一例を図４を参照して説明する。まず、図４の（ａ）
に示すように、シリコン基板１１の上に熱酸化により１
００オングストローム程度のトンネル酸化膜１２を形成
する。
の一例を図４を参照して説明する。まず、図４の（ａ）
に示すように、シリコン基板１１の上に熱酸化により１
００オングストローム程度のトンネル酸化膜１２を形成
する。
【００１５】次に、図４の（ｂ）に示すように、減圧Ｃ
ＶＤ法により、トンネル酸化膜１２の上に薄いポリシリ
コン膜１６を堆積する。具体的には、５７０℃程度の温
度雰囲気でＳｉＨ4 を熱分解することにより、６００オ
ングストローム程度のポリシリコン膜１６を堆積する。
このポリシリコン膜１６を厚く堆積することは好ましく
ない。何故なら、後の熱酸化工程において、酸素原子が
ポリシリコン膜１６のグレインバウンダリ（結晶粒界）
１６ａに沿って内部に拡散し難くなり、ポリシリコン膜
１６の内部においてシリコングレイン１３の絶縁が不十
分になるおそれがあるからである。
ＶＤ法により、トンネル酸化膜１２の上に薄いポリシリ
コン膜１６を堆積する。具体的には、５７０℃程度の温
度雰囲気でＳｉＨ4 を熱分解することにより、６００オ
ングストローム程度のポリシリコン膜１６を堆積する。
このポリシリコン膜１６を厚く堆積することは好ましく
ない。何故なら、後の熱酸化工程において、酸素原子が
ポリシリコン膜１６のグレインバウンダリ（結晶粒界）
１６ａに沿って内部に拡散し難くなり、ポリシリコン膜
１６の内部においてシリコングレイン１３の絶縁が不十
分になるおそれがあるからである。
【００１６】ポリシリコン膜１６を堆積する初期段階で
は、ポリシリコンの核が発生し、その核を中心としてエ
ピタキシャル成長あるいはマイグレーションによってシ
リコングレイン１３が成長する。したがって、ポリシリ
コン膜１６が薄い段階では、図３の（ｂ）に示すよう
に、グレインバウンダリ１６ａは、ポリシリコン膜１６
を上下に貫通する。このグレインバウンダリ１６ａは格
子不整合面であり、酸素原子の拡散速度がシリコングレ
イン１３内部よりも速くなる。したがって、この状態で
酸化を行ったとすると、酸化はポリシリコン膜１６の上
面だけでなく、グレインバウンダリ１６ａに沿った側面
からも進行する。これにより、シリコングレイン１３が
熱酸化膜１４によって完全に覆われるのである。
は、ポリシリコンの核が発生し、その核を中心としてエ
ピタキシャル成長あるいはマイグレーションによってシ
リコングレイン１３が成長する。したがって、ポリシリ
コン膜１６が薄い段階では、図３の（ｂ）に示すよう
に、グレインバウンダリ１６ａは、ポリシリコン膜１６
を上下に貫通する。このグレインバウンダリ１６ａは格
子不整合面であり、酸素原子の拡散速度がシリコングレ
イン１３内部よりも速くなる。したがって、この状態で
酸化を行ったとすると、酸化はポリシリコン膜１６の上
面だけでなく、グレインバウンダリ１６ａに沿った側面
からも進行する。これにより、シリコングレイン１３が
熱酸化膜１４によって完全に覆われるのである。
【００１７】ポリシリコン膜１６を堆積すると、次に、
図４の（ｃ）に示すように、９００℃程度の温度雰囲気
でＰＯＣｌ3 ガスを供給することにより、ポリシリコン
膜１６中に燐をドープして、ポリシリコン膜１６の導電
率を上げる。この理由は、前述した通りである。
図４の（ｃ）に示すように、９００℃程度の温度雰囲気
でＰＯＣｌ3 ガスを供給することにより、ポリシリコン
膜１６中に燐をドープして、ポリシリコン膜１６の導電
率を上げる。この理由は、前述した通りである。
【００１８】次に、図４の（ｄ）に示すように、９００
℃程度の雰囲気でウエット酸化を行うことにより、ポリ
シリコン膜１６中のシリコングレイン１３を熱酸化し、
その表面に３００オングストローム程度の熱酸化膜１４
を形成する。これまでの工程により、図１で説明したよ
うな電荷トラップ膜１５が形成される。
℃程度の雰囲気でウエット酸化を行うことにより、ポリ
シリコン膜１６中のシリコングレイン１３を熱酸化し、
その表面に３００オングストローム程度の熱酸化膜１４
を形成する。これまでの工程により、図１で説明したよ
うな電荷トラップ膜１５が形成される。
【００１９】図２に示したような多層構造の電荷トラッ
プ膜１５を生成する場合には、図４の（ｅ）に示したよ
うに、熱酸化膜１４を形成した後に、再び薄いポリシリ
コン膜１７を堆積する。そして、燐ドープ工程（図４の
（ｃ））および熱酸化工程（図４の（ｄ））を経て、図
４の（ｆ）に示すように、多層構造の電荷トラップ膜１
５を得る。
プ膜１５を生成する場合には、図４の（ｅ）に示したよ
うに、熱酸化膜１４を形成した後に、再び薄いポリシリ
コン膜１７を堆積する。そして、燐ドープ工程（図４の
（ｃ））および熱酸化工程（図４の（ｄ））を経て、図
４の（ｆ）に示すように、多層構造の電荷トラップ膜１
５を得る。
【００２０】図５は、電荷トラップ膜１５内のシリコン
グレイン１３相互の絶縁性をより確実にするための製造
方法を示している。すなわち、図５の（ａ）は、図４の
（ａ）〜（ｄ）までの工程によって得られた電荷トラッ
プ膜１５である。ここでは、図５の（ｂ）に示すよう
に、希釈ＨＦ溶液によって、熱酸化膜１４を除去する。
そして、図５の（ｃ）に示すように、基板を再び熱酸化
することにより、シリコングレイン１３の表面に新たな
熱酸化膜１４ａを形成する。その結果、シリコングレイ
ン１３が細って、その周囲が熱酸化膜１４ａで覆われる
ので、シリコングレイン１３間の絶縁性が一層高められ
る。
グレイン１３相互の絶縁性をより確実にするための製造
方法を示している。すなわち、図５の（ａ）は、図４の
（ａ）〜（ｄ）までの工程によって得られた電荷トラッ
プ膜１５である。ここでは、図５の（ｂ）に示すよう
に、希釈ＨＦ溶液によって、熱酸化膜１４を除去する。
そして、図５の（ｃ）に示すように、基板を再び熱酸化
することにより、シリコングレイン１３の表面に新たな
熱酸化膜１４ａを形成する。その結果、シリコングレイ
ン１３が細って、その周囲が熱酸化膜１４ａで覆われる
ので、シリコングレイン１３間の絶縁性が一層高められ
る。
【００２１】なお、トンネル酸化膜１２および熱酸化膜
１４の替わりに、熱シリコン窒化膜を用いる場合は、シ
リコン基板１１あるいはポリシリコン膜１６が堆積され
た基板を、Ｎ2 やＮＨ3 等の雰囲気中で高温処理すれば
よい。
１４の替わりに、熱シリコン窒化膜を用いる場合は、シ
リコン基板１１あるいはポリシリコン膜１６が堆積され
た基板を、Ｎ2 やＮＨ3 等の雰囲気中で高温処理すれば
よい。
【００２２】次に、図６を参照して、上述した実施例に
係る電荷トラップ膜を用いた不揮発性メモリの構造を説
明する。この不揮発性メモリは、Ｐ型のシリコン基板１
１上に、トンネル酸化膜１２、電荷トラップ膜１５およ
びゲート電極２０を積層してなるゲート構造を備え、そ
の両側の基板中にＮ+ 領域であるドレイン拡散層２１お
よびソース拡散層２２が形成されている。電荷トラップ
膜１５は、図１あるいは図２で説明したように構成され
ている。
係る電荷トラップ膜を用いた不揮発性メモリの構造を説
明する。この不揮発性メモリは、Ｐ型のシリコン基板１
１上に、トンネル酸化膜１２、電荷トラップ膜１５およ
びゲート電極２０を積層してなるゲート構造を備え、そ
の両側の基板中にＮ+ 領域であるドレイン拡散層２１お
よびソース拡散層２２が形成されている。電荷トラップ
膜１５は、図１あるいは図２で説明したように構成され
ている。
【００２３】この不揮発性メモリへの信号電荷の書き込
み／消去／読み出しは次のように行われる。信号電荷の
書き込み時は、ゲート電極２０に正の高電圧を印加する
とともに、チャネル領域２３を接地する。これにより、
ゲート電極２０とチャネル領域２３との間に発生する電
界によって、チャネル領域２３内の電子は高いエネルギ
を持つようになり、いくつかの電子はトンネル酸化膜１
２をトンネリングして電荷トラップ膜１５に注入され、
電荷トラップ膜１５内のシリコングレイン１３にトラッ
プされる。これにより、不揮発性メモリトランジスタの
閾値は、図７に示すように、高い方にシフトする。
み／消去／読み出しは次のように行われる。信号電荷の
書き込み時は、ゲート電極２０に正の高電圧を印加する
とともに、チャネル領域２３を接地する。これにより、
ゲート電極２０とチャネル領域２３との間に発生する電
界によって、チャネル領域２３内の電子は高いエネルギ
を持つようになり、いくつかの電子はトンネル酸化膜１
２をトンネリングして電荷トラップ膜１５に注入され、
電荷トラップ膜１５内のシリコングレイン１３にトラッ
プされる。これにより、不揮発性メモリトランジスタの
閾値は、図７に示すように、高い方にシフトする。
【００２４】信号電荷の消去は、チャネル領域２３に正
の高電圧を印加して信号電荷の書き込み時とは反対方向
の電界を発生させることにより、シリコングレイン１３
にトラップされた電子をチャネル領域２３に戻してや
る。これにより、不揮発性メモリトランジスタの閾値
は、図７に示すように、初期状態に戻る。
の高電圧を印加して信号電荷の書き込み時とは反対方向
の電界を発生させることにより、シリコングレイン１３
にトラップされた電子をチャネル領域２３に戻してや
る。これにより、不揮発性メモリトランジスタの閾値
は、図７に示すように、初期状態に戻る。
【００２５】信号電荷の読み出しは、図７に示した初期
状態の閾値と書き込み後の閾値の中間にあたる電圧ＶS
をゲート電極２０に、ドレイン拡散領域２１に正電圧
（例えば、５Ｖ程度）をそれぞれ印加することによって
行われる。シリコングレイン１３に電子がトラップされ
た状態では、図８（ａ）に示すように、ソース、ドレイ
ン間にチャネルが形成されず非導通状態となる。この状
態をデータ『０』として読み出す。シリコングレイン１
３に電子がトラップされていない状態では、図８（ｂ）
に示すように、ソース、ドレイン間にチャネルが形成さ
れ、導通状態となり、この状態をデータ『１』として読
み出す。
状態の閾値と書き込み後の閾値の中間にあたる電圧ＶS
をゲート電極２０に、ドレイン拡散領域２１に正電圧
（例えば、５Ｖ程度）をそれぞれ印加することによって
行われる。シリコングレイン１３に電子がトラップされ
た状態では、図８（ａ）に示すように、ソース、ドレイ
ン間にチャネルが形成されず非導通状態となる。この状
態をデータ『０』として読み出す。シリコングレイン１
３に電子がトラップされていない状態では、図８（ｂ）
に示すように、ソース、ドレイン間にチャネルが形成さ
れ、導通状態となり、この状態をデータ『１』として読
み出す。
【００２６】次に、図６に示した不揮発性メモリの製造
方法を、図９を参照して説明する。まず、ＬＯＣＯＳ
（Local Oxidation of Silicon) 法によりシリコン基板
上に素子領域を分離形成した後、図９の（ａ）に示すよ
うに、Ｐ型シリコン基板１１の上に２０オングストロー
ム程度のトンネル酸化膜１２を形成する。そして、図９
の（ｂ）に示すように、トンネル酸化膜１２の上に２０
０オングストローム程度の電荷トラップ膜１５を堆積す
る。電荷トラップ膜１５の生成方法は、図４および図５
で説明した通りであるので、ここでの説明は省略する。
電荷トラップ膜１５の上に、ゲート電極となる４０００
オングストローム程度のポリシリコン膜を堆積し、燐等
の不純物をドープして導電性を付与する。次に、フォト
エッチング法により、トンネル酸化膜１２、電荷トラッ
プ膜１５およびポリシリコン膜をパターンニングして、
図９の（ｃ）に示すようなゲート構造を形成する。この
ゲート構造をマスクとして、シリコン基板１１に砒素等
のＮ型不純物をイオン注入することにより、ドレイン拡
散層２１およびソース拡散層２２を自己整合によって形
成する。
方法を、図９を参照して説明する。まず、ＬＯＣＯＳ
（Local Oxidation of Silicon) 法によりシリコン基板
上に素子領域を分離形成した後、図９の（ａ）に示すよ
うに、Ｐ型シリコン基板１１の上に２０オングストロー
ム程度のトンネル酸化膜１２を形成する。そして、図９
の（ｂ）に示すように、トンネル酸化膜１２の上に２０
０オングストローム程度の電荷トラップ膜１５を堆積す
る。電荷トラップ膜１５の生成方法は、図４および図５
で説明した通りであるので、ここでの説明は省略する。
電荷トラップ膜１５の上に、ゲート電極となる４０００
オングストローム程度のポリシリコン膜を堆積し、燐等
の不純物をドープして導電性を付与する。次に、フォト
エッチング法により、トンネル酸化膜１２、電荷トラッ
プ膜１５およびポリシリコン膜をパターンニングして、
図９の（ｃ）に示すようなゲート構造を形成する。この
ゲート構造をマスクとして、シリコン基板１１に砒素等
のＮ型不純物をイオン注入することにより、ドレイン拡
散層２１およびソース拡散層２２を自己整合によって形
成する。
【００２７】なお、上述の実施例では本発明の要旨とな
る電荷トラップ膜を備えたＮチャネル型の不揮発性メモ
リについて説明したが、本発明はＰチャネル型の不揮発
性メモリにも適用できることは勿論である。
る電荷トラップ膜を備えたＮチャネル型の不揮発性メモ
リについて説明したが、本発明はＰチャネル型の不揮発
性メモリにも適用できることは勿論である。
【００２８】
【発明の効果】以上の説明から明らかなように、本発明
に係る電荷トラップ膜は、ポリシリコン膜中のシリコン
結晶粒が、スパッタリングやＣＶＤ法で得られる絶縁膜
に比べて膜質の良好な熱絶縁膜によって覆われるので、
高い絶縁耐圧を得ることができる。また、シリコングレ
インは、シリコン窒化膜に比べて、深いトラップ準位を
持っているので、優れた信号電荷の保持特性を得ること
ができる。
に係る電荷トラップ膜は、ポリシリコン膜中のシリコン
結晶粒が、スパッタリングやＣＶＤ法で得られる絶縁膜
に比べて膜質の良好な熱絶縁膜によって覆われるので、
高い絶縁耐圧を得ることができる。また、シリコングレ
インは、シリコン窒化膜に比べて、深いトラップ準位を
持っているので、優れた信号電荷の保持特性を得ること
ができる。
【図１】本発明の一実施例に係る電荷トラップ膜の構成
を示した断面図である。
を示した断面図である。
【図２】多層構造の電荷トラップ膜の構成を示した断面
図である。
図である。
【図３】実施例に係る電荷トラップ膜のバンド構造図で
ある。
ある。
【図４】実施例に係る電荷トラップ膜の製造方法の説明
図である。
図である。
【図５】電荷トラップ膜の製造方法の別実施例の説明図
である。
である。
【図６】実施例に係る電荷トラップ膜を用いた不揮発性
メモリの構成を示した断面図である。
メモリの構成を示した断面図である。
【図７】図６に示した不揮発性メモリの書き込み前後の
閾値のシフト状態を示した説明図である。
閾値のシフト状態を示した説明図である。
【図８】図６に示した不揮発性メモリの読み出し動作の
説明図である。
説明図である。
【図９】図６に示した不揮発性メモリの製造方法の説明
図である。
図である。
【図１０】従来例に係るＭＮＯＳ素子の構造を示した断
面図である。
面図である。
【図１１】従来例に係るＭＯＮＯＳ素子の構造を示した
断面図である。
断面図である。
１１…シリコン基板 １２…トンネル酸化膜 １３…シリコングレイン １４…熱酸化膜 １５…電荷トラップ膜 １６，１７…ポリシリコン膜 １６ａ…グレインバウンダリ ２０…ゲート電極 ２１…ドレイン拡散層 ２２…ソース拡散層 ２３…チャネル領域
Claims (1)
- 【請求項１】 半導体基板上の絶縁膜の上に形成された
電荷トラップ膜において、 前記電荷トラップ膜は、ポリシリコン膜中のシリコン結
晶粒が熱絶縁膜で覆われていること、 を特徴とする電荷トラップ膜。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31331891A JP3272007B2 (ja) | 1991-10-31 | 1991-10-31 | 電荷トラップ膜の製造方法 |
| US08/200,313 US5357134A (en) | 1991-10-31 | 1994-02-23 | Nonvolatile semiconductor device having charge trap film containing silicon crystal grains |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31331891A JP3272007B2 (ja) | 1991-10-31 | 1991-10-31 | 電荷トラップ膜の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129632A true JPH05129632A (ja) | 1993-05-25 |
| JP3272007B2 JP3272007B2 (ja) | 2002-04-08 |
Family
ID=18039789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31331891A Expired - Fee Related JP3272007B2 (ja) | 1991-10-31 | 1991-10-31 | 電荷トラップ膜の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3272007B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0933820A1 (en) * | 1993-08-19 | 1999-08-04 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
| JP2007294082A (ja) * | 2006-03-31 | 2007-11-08 | Semiconductor Energy Lab Co Ltd | Ｎａｎｄ型不揮発性メモリのデータ消去方法 |
| KR100953035B1 (ko) * | 2008-03-27 | 2010-04-14 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그의 제조 방법 |
| US8212304B2 (en) | 2006-03-31 | 2012-07-03 | Semiconductor Energy Laboratory Co., Ltd. | Method for deleting data from NAND type nonvolatile memory |
-
1991
- 1991-10-31 JP JP31331891A patent/JP3272007B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0933820A1 (en) * | 1993-08-19 | 1999-08-04 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
| US6104056A (en) * | 1993-08-19 | 2000-08-15 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
| EP1204146A1 (en) * | 1993-08-19 | 2002-05-08 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
| JP2007294082A (ja) * | 2006-03-31 | 2007-11-08 | Semiconductor Energy Lab Co Ltd | Ｎａｎｄ型不揮発性メモリのデータ消去方法 |
| US8212304B2 (en) | 2006-03-31 | 2012-07-03 | Semiconductor Energy Laboratory Co., Ltd. | Method for deleting data from NAND type nonvolatile memory |
| KR100953035B1 (ko) * | 2008-03-27 | 2010-04-14 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3272007B2 (ja) | 2002-04-08 |
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