JPH0992738A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0992738A JPH0992738A JP7250417A JP25041795A JPH0992738A JP H0992738 A JPH0992738 A JP H0992738A JP 7250417 A JP7250417 A JP 7250417A JP 25041795 A JP25041795 A JP 25041795A JP H0992738 A JPH0992738 A JP H0992738A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 69
- 239000000758 substrate Substances 0.000 claims abstract description 64
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 63
- 239000010703 silicon Substances 0.000 claims abstract description 59
- 125000004433 nitrogen atom Chemical group N* 0.000 claims abstract description 54
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 43
- 125000004430 oxygen atom Chemical group O* 0.000 claims abstract description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 11
- 239000000969 carrier Substances 0.000 claims description 11
- 239000001301 oxygen Substances 0.000 claims description 11
- 229910052760 oxygen Inorganic materials 0.000 claims description 11
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 6
- 239000001257 hydrogen Substances 0.000 claims description 6
- 229910052739 hydrogen Inorganic materials 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 35
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 35
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 abstract description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 12
- 229920005591 polysilicon Polymers 0.000 abstract description 12
- 229910052785 arsenic Inorganic materials 0.000 abstract description 7
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract description 7
- 230000007774 longterm Effects 0.000 abstract description 6
- 238000009413 insulation Methods 0.000 abstract 5
- 238000000034 method Methods 0.000 description 16
- 230000005684 electric field Effects 0.000 description 13
- 230000000694 effects Effects 0.000 description 9
- 238000012545 processing Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000009826 distribution Methods 0.000 description 7
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 4
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000002485 combustion reaction Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 239000007791 liquid phase Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000005121 nitriding Methods 0.000 description 2
- 239000001272 nitrous oxide Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000000446 fuel Substances 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】本発明は、この点を鑑みてなされたものであ
り、熱酸化膜と比べて電流密度が低下することなく、か
つ、オキシナイトライド膜中での窒素原子の効果を充分
に生かし、長期的信頼性を確保することが可能なトンネ
ル絶縁を備えた半導体装置と、このような特性を備えた
半導体装置の簡便な製造方法を提供することを目的とす
る。 【解決手段】本発明の第１は半導体装置に関するもので
あり、半導体基板あるいは第１の導電膜と導体、半導体
基板あるいは第１の導電膜と隣接して形成され、少なく
とも、シリコン原子、酸素原子及び窒素原子が導入され
た絶縁膜であり、キャリアがトンネルする領域の窒素原
子濃度が他の領域の窒素原子濃度よりも低く形成された
トンネル絶縁膜と、このトンネル絶縁膜と隣接して形成
された第２の導電膜とが備えられたことを特徴とする。
り、熱酸化膜と比べて電流密度が低下することなく、か
つ、オキシナイトライド膜中での窒素原子の効果を充分
に生かし、長期的信頼性を確保することが可能なトンネ
ル絶縁を備えた半導体装置と、このような特性を備えた
半導体装置の簡便な製造方法を提供することを目的とす
る。 【解決手段】本発明の第１は半導体装置に関するもので
あり、半導体基板あるいは第１の導電膜と導体、半導体
基板あるいは第１の導電膜と隣接して形成され、少なく
とも、シリコン原子、酸素原子及び窒素原子が導入され
た絶縁膜であり、キャリアがトンネルする領域の窒素原
子濃度が他の領域の窒素原子濃度よりも低く形成された
トンネル絶縁膜と、このトンネル絶縁膜と隣接して形成
された第２の導電膜とが備えられたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、高速動作が可能であり、長期的な信頼
性に優れたトンネル絶縁膜を備えた半導体装置及びこの
ような特性を備えた半導体装置を簡便に実現するための
製造方法に関する。
製造方法に関し、高速動作が可能であり、長期的な信頼
性に優れたトンネル絶縁膜を備えた半導体装置及びこの
ような特性を備えた半導体装置を簡便に実現するための
製造方法に関する。
【０００２】
【従来の技術】低コスト、高信頼性かつ高速書き込み特
性を特徴とするＥＥＰＲＯＭが、磁気メモリの代替品と
して注目されている。ＥＥＰＲＯＭは図１１に、その断
面図を示すように電荷を貯めるための電極（フローティ
ングゲート）１６と、フローティングゲート１６に電荷
を出し入れする電界を形成するための電極（コントロー
ルゲート）２２の２つの電極を有している。
性を特徴とするＥＥＰＲＯＭが、磁気メモリの代替品と
して注目されている。ＥＥＰＲＯＭは図１１に、その断
面図を示すように電荷を貯めるための電極（フローティ
ングゲート）１６と、フローティングゲート１６に電荷
を出し入れする電界を形成するための電極（コントロー
ルゲート）２２の２つの電極を有している。
【０００３】その動作はコントロールゲート２２に高い
電圧が印加されることにより絶縁膜１３を介して基板１
１とフローティングゲート１６の間で電子が出し入れさ
れ、電気的な書き込み及び消去が行われるものである。
基板１１とフローティングゲート１６の間の電子の出し
入れは、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル機構
を利用して行われるため、基板１１とフローティングゲ
ート１６間に挿入される酸化膜等の絶縁膜１３はトンネ
ル絶縁膜と呼ばれている。
電圧が印加されることにより絶縁膜１３を介して基板１
１とフローティングゲート１６の間で電子が出し入れさ
れ、電気的な書き込み及び消去が行われるものである。
基板１１とフローティングゲート１６の間の電子の出し
入れは、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル機構
を利用して行われるため、基板１１とフローティングゲ
ート１６間に挿入される酸化膜等の絶縁膜１３はトンネ
ル絶縁膜と呼ばれている。
【０００４】高電界が印加され、電子が通過するトンネ
ル酸化膜１３の信頼性は絶縁破壊に至るまでの通過電子
総量（Ｑｂｄ）の値、及び高電界の印加に併って、低電
界でのリーク電流が増加するストレス誘起リーク電流の
値に示される。つまり、Ｑｂｄが高く、ストレス誘起リ
−ク電流を低くすることが好ましい。
ル酸化膜１３の信頼性は絶縁破壊に至るまでの通過電子
総量（Ｑｂｄ）の値、及び高電界の印加に併って、低電
界でのリーク電流が増加するストレス誘起リーク電流の
値に示される。つまり、Ｑｂｄが高く、ストレス誘起リ
−ク電流を低くすることが好ましい。
【０００５】Ｑｂｄを高くリ−ク電流を低くする一手段
として、シリコン酸化膜１３中に窒素原子を導入した窒
化酸化膜（オキシナイトライド膜）のトンネル絶縁膜へ
の採用が提案されている。このオキシナイトライドは膜
中に高濃度に窒素原子を導入して構造的にシリコン窒化
膜（ＳｉＮ）に近いものとしている。しかし、膜中の窒
素原子濃度を高くすればするほどオキシナイトライド膜
の誘電率は増大する。そして、誘電率が増大すると、誘
電率の逆数に比例する実効的な電界は低下して、電流密
度が低下し、書き込み・消去特性が悪化する。このよう
に、オキシナイトライド膜への高濃度の窒素原子の導入
のみによって、ＥＥＰＲＯＭの動作特性の改善・向上を
図ることは困難である。
として、シリコン酸化膜１３中に窒素原子を導入した窒
化酸化膜（オキシナイトライド膜）のトンネル絶縁膜へ
の採用が提案されている。このオキシナイトライドは膜
中に高濃度に窒素原子を導入して構造的にシリコン窒化
膜（ＳｉＮ）に近いものとしている。しかし、膜中の窒
素原子濃度を高くすればするほどオキシナイトライド膜
の誘電率は増大する。そして、誘電率が増大すると、誘
電率の逆数に比例する実効的な電界は低下して、電流密
度が低下し、書き込み・消去特性が悪化する。このよう
に、オキシナイトライド膜への高濃度の窒素原子の導入
のみによって、ＥＥＰＲＯＭの動作特性の改善・向上を
図ることは困難である。
【０００６】
【発明が解決しようとする課題】一般的に、オキシナイ
トライド膜の形成は、シリコン熱酸化膜を形成した後
に、高温において窒素原子を含むガス例えば、アンモニ
アガス、亜酸化窒素ガス、一酸化窒素ガス等にウェファ
表面を晒して、窒素原子をシリコン熱酸化膜に導入する
ことにより形成している。一例として、１１００℃にお
いて６０秒間アンモニアガス中に晒した後、１１００℃
において６０秒間、乾燥酸素中に晒することによって本
発明者が形成したオキシナイトライド膜の窒素濃度の膜
厚方向分布を、二次イオン質量分析（ＳＩＭＳ）によっ
て測定した結果を図１２に示す。図に見られるように、
オキシナイトライド膜の表面（深さ１０Ａ）近傍に濃度
のピークを待ち、膜中央に濃度の低い領域があり、オキ
シナイトライド膜とシリコン基板１１界面（深さ１００
Ａ）に再びピークを持つような窒素濃度分布になってい
る。一般的に、電気的な信頼性（深さ９０〜１００Ａ）
を確保するためには、オキシナイトライド膜１３中ある
いはオキシナイトライド膜１３／シリコン基板１１界面
における窒素濃度は膜中で数％〜１０％程度の濃度にす
る必要があると報告されており、図１２の例において
も、オキシナイトライド膜表面、オキシナイトライド膜
／シリコン基板界面の窒素濃度は８×１０20〜１×１０
21ｃｍ-3程度の濃度になっている。
トライド膜の形成は、シリコン熱酸化膜を形成した後
に、高温において窒素原子を含むガス例えば、アンモニ
アガス、亜酸化窒素ガス、一酸化窒素ガス等にウェファ
表面を晒して、窒素原子をシリコン熱酸化膜に導入する
ことにより形成している。一例として、１１００℃にお
いて６０秒間アンモニアガス中に晒した後、１１００℃
において６０秒間、乾燥酸素中に晒することによって本
発明者が形成したオキシナイトライド膜の窒素濃度の膜
厚方向分布を、二次イオン質量分析（ＳＩＭＳ）によっ
て測定した結果を図１２に示す。図に見られるように、
オキシナイトライド膜の表面（深さ１０Ａ）近傍に濃度
のピークを待ち、膜中央に濃度の低い領域があり、オキ
シナイトライド膜とシリコン基板１１界面（深さ１００
Ａ）に再びピークを持つような窒素濃度分布になってい
る。一般的に、電気的な信頼性（深さ９０〜１００Ａ）
を確保するためには、オキシナイトライド膜１３中ある
いはオキシナイトライド膜１３／シリコン基板１１界面
における窒素濃度は膜中で数％〜１０％程度の濃度にす
る必要があると報告されており、図１２の例において
も、オキシナイトライド膜表面、オキシナイトライド膜
／シリコン基板界面の窒素濃度は８×１０20〜１×１０
21ｃｍ-3程度の濃度になっている。
【０００７】オキシナイトライド膜１３表面およびオキ
シナイトライド膜１３／シリコン基板１１界面に高濃度
の窒素が存在することは、先に記述した誘電率の増大に
伴う電流の減少という、問題を引き起こす原因となる。
図１３は、シリコン熱酸化膜を用いたキャパシタと、こ
のシリコン熱酸化膜に変えてオキシナイトライド膜を用
いたキャパシタとの、基板から電子を注入した場合の、
ゲート電流密度−ゲート電圧特性の相違を示した図であ
る。横軸には、ゲート電圧Ｖｇをシリコン酸化膜換算膜
厚Ｔｅｆｆで除した値を取っている。Ｖｇ／Ｔｅｆｆ
は、シリコン酸化膜における電界に相当する。Ｔｅｆｆ
はシリコン酸化膜の誘電率ε（＝３．９）を用いて、容
量−ゲート電圧から求めた膜厚と定義している。
シナイトライド膜１３／シリコン基板１１界面に高濃度
の窒素が存在することは、先に記述した誘電率の増大に
伴う電流の減少という、問題を引き起こす原因となる。
図１３は、シリコン熱酸化膜を用いたキャパシタと、こ
のシリコン熱酸化膜に変えてオキシナイトライド膜を用
いたキャパシタとの、基板から電子を注入した場合の、
ゲート電流密度−ゲート電圧特性の相違を示した図であ
る。横軸には、ゲート電圧Ｖｇをシリコン酸化膜換算膜
厚Ｔｅｆｆで除した値を取っている。Ｖｇ／Ｔｅｆｆ
は、シリコン酸化膜における電界に相当する。Ｔｅｆｆ
はシリコン酸化膜の誘電率ε（＝３．９）を用いて、容
量−ゲート電圧から求めた膜厚と定義している。
【０００８】図１３に明瞭に見られるように、シリコン
熱酸化膜に比べて、オキシナイトライド膜を用いた場合
には電流密度が低下している。例えば、７ＭＶ／ｃｍの
電界を印加した場合、熱酸化膜では７×１０-8Ａ／ｃｍ
2 程度の電流が流れるのに対して、オキシナイトライド
膜を用いた場合には、５×１０-9Ａ／ｃｍ2 しか流れな
い。電流量が少なければＥＥＰＲＯＭの書き込み速度が
遅くなり、不具合である。
熱酸化膜に比べて、オキシナイトライド膜を用いた場合
には電流密度が低下している。例えば、７ＭＶ／ｃｍの
電界を印加した場合、熱酸化膜では７×１０-8Ａ／ｃｍ
2 程度の電流が流れるのに対して、オキシナイトライド
膜を用いた場合には、５×１０-9Ａ／ｃｍ2 しか流れな
い。電流量が少なければＥＥＰＲＯＭの書き込み速度が
遅くなり、不具合である。
【０００９】熱酸化膜と同等の電流を流すために、高い
電界をオキシナイトライド膜に印加して動作させると長
期的な信頼性の確保が困難になる。オキシナイトライド
膜厚を薄くすると、具体的には次のような不具合を生ず
る。図１４は、Ｑｂｄのゲート酸化膜厚依存性を示す図
である。図１４に見られるように、基板から電子を注入
した場合のＱｂｄはゲート酸化膜厚が薄くなるとともに
増加していくが、ゲート電極から電子を注入した場合に
は、Ｑｂｄは膜厚の減少に伴って低下していく。ＥＥＰ
ＲＯＭでは、書き込み及び消去の動作が行われ、電子は
基板／ゲート電極のいずれからも注入されるので、ゲー
ト電極から電子が注入された場合のＱｂｄが低下してし
まうことは問題である。
電界をオキシナイトライド膜に印加して動作させると長
期的な信頼性の確保が困難になる。オキシナイトライド
膜厚を薄くすると、具体的には次のような不具合を生ず
る。図１４は、Ｑｂｄのゲート酸化膜厚依存性を示す図
である。図１４に見られるように、基板から電子を注入
した場合のＱｂｄはゲート酸化膜厚が薄くなるとともに
増加していくが、ゲート電極から電子を注入した場合に
は、Ｑｂｄは膜厚の減少に伴って低下していく。ＥＥＰ
ＲＯＭでは、書き込み及び消去の動作が行われ、電子は
基板／ゲート電極のいずれからも注入されるので、ゲー
ト電極から電子が注入された場合のＱｂｄが低下してし
まうことは問題である。
【００１０】さらに、オキシナイトライド膜厚を薄くす
るとストレス誘起リーク電流が発生し、問題である。図
１５は、ストレス誘起リーク電流の膜厚依存性の一例を
示す図である。図１５からわかるように、ストレス誘起
リーク電流は、ゲート酸化膜圧が薄くなるとともに、急
激に増加する。以上膜厚依存性を酸化膜について述べた
が、オキシナイトライド膜についても定性的には同様で
ある。ストレスリーク電流が増加することは、ＥＥＰＲ
ＯＭのデータ保持特性の劣化に直結し、ＥＥＰＲＯＭの
品質の悪化に直結する。従って、安易には、オキシナイ
トライド膜を薄膜化することはできない。
るとストレス誘起リーク電流が発生し、問題である。図
１５は、ストレス誘起リーク電流の膜厚依存性の一例を
示す図である。図１５からわかるように、ストレス誘起
リーク電流は、ゲート酸化膜圧が薄くなるとともに、急
激に増加する。以上膜厚依存性を酸化膜について述べた
が、オキシナイトライド膜についても定性的には同様で
ある。ストレスリーク電流が増加することは、ＥＥＰＲ
ＯＭのデータ保持特性の劣化に直結し、ＥＥＰＲＯＭの
品質の悪化に直結する。従って、安易には、オキシナイ
トライド膜を薄膜化することはできない。
【００１１】上記のように従来の半導体装置のオキシナ
イトライド膜は、同一の電界を印加した場合の熱酸化膜
に比べて、電流密度が低下し、熱酸化膜に比べて、書き
込み時間・消去時間に長時間を要するという問題があっ
た。
イトライド膜は、同一の電界を印加した場合の熱酸化膜
に比べて、電流密度が低下し、熱酸化膜に比べて、書き
込み時間・消去時間に長時間を要するという問題があっ
た。
【００１２】本発明は、この点を鑑みてなされたもので
あり、熱酸化膜と比べて電流密度が低下することなくか
つ、オキシナイトライド膜中での窒素原子の効果を充分
に生かし、長期的信頼性を確保することが可能なトンネ
ル絶縁膜を備えた半導体装置と、このような特性を備え
た半導体装置の簡便な製造方法を提供することを目的と
する。
あり、熱酸化膜と比べて電流密度が低下することなくか
つ、オキシナイトライド膜中での窒素原子の効果を充分
に生かし、長期的信頼性を確保することが可能なトンネ
ル絶縁膜を備えた半導体装置と、このような特性を備え
た半導体装置の簡便な製造方法を提供することを目的と
する。
【００１３】
【課題を解決するための手段】本発明者らは上述の窒素
原子濃度分布電流−電圧特性、Ｑｂｄ特性等の測定、検
討をもとに以下の如く考察した。オキシナイトライド膜
を用いた場合に、熱酸化膜に比べて電流量が低下するの
は、オキシナイトライド膜のシリコン基板及び電極との
界面領域の多量の窒素原子にあり、この影響で、オキシ
ナイトライド膜の誘電率が大きくなっていると考えた。
原子濃度分布電流−電圧特性、Ｑｂｄ特性等の測定、検
討をもとに以下の如く考察した。オキシナイトライド膜
を用いた場合に、熱酸化膜に比べて電流量が低下するの
は、オキシナイトライド膜のシリコン基板及び電極との
界面領域の多量の窒素原子にあり、この影響で、オキシ
ナイトライド膜の誘電率が大きくなっていると考えた。
【００１４】そこで、上記課題を解決するために本発明
の第１は半導体基板あるいは第１の導電膜と、半導体基
板あるいは第１の導電膜と隣接して形成され、少なくと
もシリコン原子、酸素原子及び窒素原子が導入された絶
縁膜であり、キャリアがトンネルする領域の窒素原子濃
度が他の領域の窒素原子濃度よりも低く形成されたトン
ネル絶縁膜と、この絶縁膜と隣接して形成された第２の
導電膜とが備えられた半導体装置を提供する。
の第１は半導体基板あるいは第１の導電膜と、半導体基
板あるいは第１の導電膜と隣接して形成され、少なくと
もシリコン原子、酸素原子及び窒素原子が導入された絶
縁膜であり、キャリアがトンネルする領域の窒素原子濃
度が他の領域の窒素原子濃度よりも低く形成されたトン
ネル絶縁膜と、この絶縁膜と隣接して形成された第２の
導電膜とが備えられた半導体装置を提供する。
【００１５】本発明の第１によれば、トンネル絶縁膜の
うちＦｏｗｌｅｒ−Ｎｏｒｄ ｈｅｉｍ（Ｆ−Ｎ）トン
ネル機構によりキャリアがトンネルする領域の窒素原子
濃度を低減しているため、誘電率を抑制できる。
うちＦｏｗｌｅｒ−Ｎｏｒｄ ｈｅｉｍ（Ｆ−Ｎ）トン
ネル機構によりキャリアがトンネルする領域の窒素原子
濃度を低減しているため、誘電率を抑制できる。
【００１６】絶縁膜に印加される実効的な電界Ｅは膜の
誘電率εに反比例し、キャリアが所定のポテンシャルバ
リアを透過するトンネル確率Ｐは実効的な電界Ｅに比例
する。
誘電率εに反比例し、キャリアが所定のポテンシャルバ
リアを透過するトンネル確率Ｐは実効的な電界Ｅに比例
する。
【００１７】よって、トンネル領域の誘電率が抑制され
れば、トンネル確率Ｐが増大し、従ってＦ−Ｎトンネル
の電流密度を増大させることができる。トンネル絶縁膜
を流れる電流量は、このＦ−Ｎトンネル機構に基づいて
流れるキャリア量により決定されるので、ＦＮトンネル
領域の誘電率を抑制すれば動作速度を高速ならしめるこ
とができる。
れば、トンネル確率Ｐが増大し、従ってＦ−Ｎトンネル
の電流密度を増大させることができる。トンネル絶縁膜
を流れる電流量は、このＦ−Ｎトンネル機構に基づいて
流れるキャリア量により決定されるので、ＦＮトンネル
領域の誘電率を抑制すれば動作速度を高速ならしめるこ
とができる。
【００１８】一方、トンネル領域の他の領域（キャリア
は伝導帯を流れる）では、窒素原子濃度を十分高く保っ
ているため、上述のオキシナイトライド膜の長所である
膜構造の補強の効果は備えられ、長期的信頼性は確保さ
れる。
は伝導帯を流れる）では、窒素原子濃度を十分高く保っ
ているため、上述のオキシナイトライド膜の長所である
膜構造の補強の効果は備えられ、長期的信頼性は確保さ
れる。
【００１９】また、上記本発明の第１においてはキャリ
アがトンネルする領域に、窒素原子濃度が１×１０20ｃ
ｍ-2以下の領域が形成されることが好ましい。
アがトンネルする領域に、窒素原子濃度が１×１０20ｃ
ｍ-2以下の領域が形成されることが好ましい。
【００２０】これは、シリコン酸化膜中の誘電率が窒素
原子濃度に依存し、特に窒素原子濃度１×１０20ｃｍ-2
付近において誘電率が急激に変化するという本発明者ら
の知見に基づく。
原子濃度に依存し、特に窒素原子濃度１×１０20ｃｍ-2
付近において誘電率が急激に変化するという本発明者ら
の知見に基づく。
【００２１】また、キャリアがトンネルする領域の禁制
帯幅はこの他の領域の禁制帯幅よりも小さいことは本発
明の特徴である。また、上記課題を解決するために本発
明の第２は半導体基板あるいは第１の導電膜と、半導体
基板あるいは第１の導電膜と隣接して形成され、少なく
ともシリコン原子、酸素原子及び窒素原子が導入された
絶縁膜であり、片側の表面領域あるいは両側の表面領域
の窒素原子濃度が他の領域の窒素原子濃度よりも低く形
成されたトンネル絶縁膜と、このトンネル絶縁膜と隣接
して形成された第２の導電膜とが備えられた半導体装置
を提供する。
帯幅はこの他の領域の禁制帯幅よりも小さいことは本発
明の特徴である。また、上記課題を解決するために本発
明の第２は半導体基板あるいは第１の導電膜と、半導体
基板あるいは第１の導電膜と隣接して形成され、少なく
ともシリコン原子、酸素原子及び窒素原子が導入された
絶縁膜であり、片側の表面領域あるいは両側の表面領域
の窒素原子濃度が他の領域の窒素原子濃度よりも低く形
成されたトンネル絶縁膜と、このトンネル絶縁膜と隣接
して形成された第２の導電膜とが備えられた半導体装置
を提供する。
【００２２】さらに本発明の第３は第１導電型の半導体
基板と、この半導体基板の表面領域に形成された第２導
電型の不純物拡散領域と、半導体基板の表面に形成さ
れ、少なくともシリコン原子、酸素原子、及び窒素原子
が、導入された絶縁膜であり、半導体基板との界面領域
及び界面領域と反対側の表面領域の窒素原子濃度が他の
領域の窒素原子濃度よりも低く形成されたトンネル絶縁
膜と、絶縁膜の前記表面領域上に形成された電極と、が
備えられた半導体装置を提供する。
基板と、この半導体基板の表面領域に形成された第２導
電型の不純物拡散領域と、半導体基板の表面に形成さ
れ、少なくともシリコン原子、酸素原子、及び窒素原子
が、導入された絶縁膜であり、半導体基板との界面領域
及び界面領域と反対側の表面領域の窒素原子濃度が他の
領域の窒素原子濃度よりも低く形成されたトンネル絶縁
膜と、絶縁膜の前記表面領域上に形成された電極と、が
備えられた半導体装置を提供する。
【００２３】本発明の第２及び第３によれば、高電界が
印加されてＦ−Ｎトンネル機構により、キャリアがトン
ネルする絶縁膜の表面領域の誘電率を抑制しているた
め、電流密度が低下することなく動作速度を確保できる
とともに長期的信頼性も十分確保できる。
印加されてＦ−Ｎトンネル機構により、キャリアがトン
ネルする絶縁膜の表面領域の誘電率を抑制しているた
め、電流密度が低下することなく動作速度を確保できる
とともに長期的信頼性も十分確保できる。
【００２４】また、絶縁膜の両側の表面領域の窒素原子
濃度が低減される構造では両側からキャリアが注入され
るＥＥＰＲＯＭ等の半導体装置であっても、キャリアの
注入方向にかかわらず電気的に平衡な装置が提供でき
る。
濃度が低減される構造では両側からキャリアが注入され
るＥＥＰＲＯＭ等の半導体装置であっても、キャリアの
注入方向にかかわらず電気的に平衡な装置が提供でき
る。
【００２５】また、上記本発明の第２及び第３において
窒素原子濃度が他の領域に比べ低く設定された領域には
窒素原子濃度が１×１０20ｃｍ-2以下の領域が形成され
ることがこの領域において誘電率を特に低下させるため
に好ましい。
窒素原子濃度が他の領域に比べ低く設定された領域には
窒素原子濃度が１×１０20ｃｍ-2以下の領域が形成され
ることがこの領域において誘電率を特に低下させるため
に好ましい。
【００２６】また、本発明の第４及び第５はトンネル絶
縁膜中で窒素原子濃度を所望の値に制御する簡便な手段
として、シリコン基板表面に第１の絶縁層を形成する工
程と、シリコン基板を乾燥酸素雰囲気中に晒して、第１
の絶縁層とシリコン基板との界面に第２の絶縁層を形成
する工程と、第１の絶縁層上に、シリコン原子及び酸素
原子を含む雰囲気に晒して、第３の絶縁層を堆積する工
程とを、備えていることを特徴とする半導体装置の製造
方法及びシリコン基板表面に第１の絶縁層を形成する工
程と、シリコン基板を水素焼焼雰囲気中に晒して、第１
の絶縁層とシリコン基板との界面に第２の絶縁層を形成
する工程と、第１の絶縁層上に、シリコン原子及び酸素
原子を含む雰囲気に晒して、第３の絶縁層を堆積する工
程とを、備えていることを特徴とする半導体装置の製造
方法を提供する。
縁膜中で窒素原子濃度を所望の値に制御する簡便な手段
として、シリコン基板表面に第１の絶縁層を形成する工
程と、シリコン基板を乾燥酸素雰囲気中に晒して、第１
の絶縁層とシリコン基板との界面に第２の絶縁層を形成
する工程と、第１の絶縁層上に、シリコン原子及び酸素
原子を含む雰囲気に晒して、第３の絶縁層を堆積する工
程とを、備えていることを特徴とする半導体装置の製造
方法及びシリコン基板表面に第１の絶縁層を形成する工
程と、シリコン基板を水素焼焼雰囲気中に晒して、第１
の絶縁層とシリコン基板との界面に第２の絶縁層を形成
する工程と、第１の絶縁層上に、シリコン原子及び酸素
原子を含む雰囲気に晒して、第３の絶縁層を堆積する工
程とを、備えていることを特徴とする半導体装置の製造
方法を提供する。
【００２７】そして、本発明の第４及び第５において、
第２の絶縁層を形成する際の処理温度は第１の絶縁層を
形成する際の処理温度よりも低いことが好ましい。これ
は、第１の絶縁層にてシリコン原子と結合している主な
成分をシリコンからかい離させることで、第２の絶縁層
中に導入することを防ぐためである。
第２の絶縁層を形成する際の処理温度は第１の絶縁層を
形成する際の処理温度よりも低いことが好ましい。これ
は、第１の絶縁層にてシリコン原子と結合している主な
成分をシリコンからかい離させることで、第２の絶縁層
中に導入することを防ぐためである。
【００２８】さらに、最も好ましくは、第１の絶縁層を
形成する際に、処理温度を複数の温度設定を利用して処
理している場合は、最も低い処理温度よりも低い温度に
て第２の絶縁層を形成することが好ましい。
形成する際に、処理温度を複数の温度設定を利用して処
理している場合は、最も低い処理温度よりも低い温度に
て第２の絶縁層を形成することが好ましい。
【００２９】さらに、本発明の第４及び第５において第
２の絶縁層を形成する際には、第１の絶縁層を形成する
際の処理速度よりも遅い処理速度とすることが好まし
い。これは、第１の絶縁層の形成に比較して遅く第２の
絶縁層を形成することにより、第２の絶縁層中の原子間
の結合を密にし、第１の絶縁層中からの原子の導入を防
ぐためである。また、両者の処理速度を調整することに
より、各々の膜中の原子濃度分布を所望の値に制御しう
る。
２の絶縁層を形成する際には、第１の絶縁層を形成する
際の処理速度よりも遅い処理速度とすることが好まし
い。これは、第１の絶縁層の形成に比較して遅く第２の
絶縁層を形成することにより、第２の絶縁層中の原子間
の結合を密にし、第１の絶縁層中からの原子の導入を防
ぐためである。また、両者の処理速度を調整することに
より、各々の膜中の原子濃度分布を所望の値に制御しう
る。
【００３０】
【発明の実態の形態】以下に、本発明の各実施の形態を
図面を用いて詳細に説明する。図１は、この発明の第一
の実施形態である半導体装置を説明するための断面図で
ある。本実施の形態では、本発明の絶縁膜構造を、ＥＥ
ＰＲＯＭに適用した例を示している。
図面を用いて詳細に説明する。図１は、この発明の第一
の実施形態である半導体装置を説明するための断面図で
ある。本実施の形態では、本発明の絶縁膜構造を、ＥＥ
ＰＲＯＭに適用した例を示している。
【００３１】この実施形態のｎチャネルＭＯＳトランジ
スタではｐ型シリコン基板１１１上に形成された溝に、
ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓ
ｉｔｉｏｎ）シリコン酸化膜が埋め込まれた素子分離領
域１１２1 ，１１２2 が形成され、シリコン基板１１１
表面には、ソース領域１１７及びドレイン領域１１８と
なる高濃度ｎ型不純物領域が形成されている。ｐ型シリ
コン基板１１１上には、シリコン熱酸化層１１４1 が形
成され、シリコン熱酸化層１１４1 上には、シリコン熱
酸化層に窒素を導入したオキシナイトライド層１１３が
形成され、さらに、オキシナイトライド層１１３上に
は、堆積シリコン酸化層１１５が形成されている。堆積
シリコン酸化層１１５上には、砒素を含有したポリシリ
コン膜１１６が堆積されている。次いで、堆積シリコン
酸化膜１２１、砒素を含有したポリシリコン膜１２２が
形成されている。さらに、基板１１１の全面にＣＶＤシ
リコン酸化膜１１９が堆積され、コンタクト孔が開口さ
れて、ソース、ドレイン及びゲートへの電極となるＡｌ
電極１２０が形成されている。
スタではｐ型シリコン基板１１１上に形成された溝に、
ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓ
ｉｔｉｏｎ）シリコン酸化膜が埋め込まれた素子分離領
域１１２1 ，１１２2 が形成され、シリコン基板１１１
表面には、ソース領域１１７及びドレイン領域１１８と
なる高濃度ｎ型不純物領域が形成されている。ｐ型シリ
コン基板１１１上には、シリコン熱酸化層１１４1 が形
成され、シリコン熱酸化層１１４1 上には、シリコン熱
酸化層に窒素を導入したオキシナイトライド層１１３が
形成され、さらに、オキシナイトライド層１１３上に
は、堆積シリコン酸化層１１５が形成されている。堆積
シリコン酸化層１１５上には、砒素を含有したポリシリ
コン膜１１６が堆積されている。次いで、堆積シリコン
酸化膜１２１、砒素を含有したポリシリコン膜１２２が
形成されている。さらに、基板１１１の全面にＣＶＤシ
リコン酸化膜１１９が堆積され、コンタクト孔が開口さ
れて、ソース、ドレイン及びゲートへの電極となるＡｌ
電極１２０が形成されている。
【００３２】次に、このＥＥＲＲＯＭの製造方法を図面
を参照して説明する。図３（ａ）〜（ｃ）乃至図４
（ａ）〜（ｃ）は、製造方法を説明するための工程別の
断面図である。
を参照して説明する。図３（ａ）〜（ｃ）乃至図４
（ａ）〜（ｃ）は、製造方法を説明するための工程別の
断面図である。
【００３３】まず、ｐ型シリコン基板１１１にＲＩＥ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法等に
より深い溝を形成し、例えば液相ＣＶＤ法を用いて、Ｃ
ＶＤシリコン酸化膜を埋め込み、素子分離領域１２１，
１２１2 を形成する（図３（ａ））。
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法等に
より深い溝を形成し、例えば液相ＣＶＤ法を用いて、Ｃ
ＶＤシリコン酸化膜を埋め込み、素子分離領域１２１，
１２１2 を形成する（図３（ａ））。
【００３４】次に、ｐ型シリコン基板１１１上に、８０
０℃の乾燥酸素雰囲気中において、膜厚２ｎｍのシリコ
ン熱酸化層を形成した後、１１００℃において６０秒
間、１０％の濃度のアンモニアガス雰囲気中に晒した
後、１１００℃において６０秒間、乾燥酸素中に晒し
て、窒素を多量に含むオキシナイトライド膜１１３を形
成する。さらに、８５０℃の乾燥酸素中に晒して、オキ
シナイトライド膜１１３とｐ型シリコン基板１１１との
界面に、シリコン熱酸化層１１４1 を形成する（図３
（ｂ））。
０℃の乾燥酸素雰囲気中において、膜厚２ｎｍのシリコ
ン熱酸化層を形成した後、１１００℃において６０秒
間、１０％の濃度のアンモニアガス雰囲気中に晒した
後、１１００℃において６０秒間、乾燥酸素中に晒し
て、窒素を多量に含むオキシナイトライド膜１１３を形
成する。さらに、８５０℃の乾燥酸素中に晒して、オキ
シナイトライド膜１１３とｐ型シリコン基板１１１との
界面に、シリコン熱酸化層１１４1 を形成する（図３
（ｂ））。
【００３５】次いで、低圧ＣＶＤ法を用いて、７５０℃
においてシリコン酸化膜１１５をウェファ全面に堆積す
る（図３（ｃ））。この時点における、Ａ−Ａ’断面の
窒素原子分布を図２に示す。図に見られるように、絶縁
膜１１４1 ，１１３，１１５の中央の層１１３には高濃
度の窒素が存在しているが、両界面の、シリコン熱酸化
層１１４1 中と堆積シリコン酸化層１１５中への窒素原
子の混入は抑制されている。
においてシリコン酸化膜１１５をウェファ全面に堆積す
る（図３（ｃ））。この時点における、Ａ−Ａ’断面の
窒素原子分布を図２に示す。図に見られるように、絶縁
膜１１４1 ，１１３，１１５の中央の層１１３には高濃
度の窒素が存在しているが、両界面の、シリコン熱酸化
層１１４1 中と堆積シリコン酸化層１１５中への窒素原
子の混入は抑制されている。
【００３６】ここで窒素原子濃度を低減するＦ−Ｎトン
ネル領域は、図２に示されるうち堆積シリコン酸化層及
びシリコン熱酸化層である。この領域の厚さは以下のよ
うに決定される。
ネル領域は、図２に示されるうち堆積シリコン酸化層及
びシリコン熱酸化層である。この領域の厚さは以下のよ
うに決定される。
【００３７】Ｆ−Ｎトンネルの距離は概かには材料に固
有のバリアハイトを実効的に印加された電界Ｅｘにより
割った値に等しいものとなる。つまり、Ｆ−Ｎトンネル
させる領域（窒素原子濃度を低減させた領域の厚さの）
の厚さは予定する材料（ここでは堆積シリコン酸化層及
びシリコン熱酸化層）のバリアハイトと、トンネル絶縁
層に印加する電界とから決定される。
有のバリアハイトを実効的に印加された電界Ｅｘにより
割った値に等しいものとなる。つまり、Ｆ−Ｎトンネル
させる領域（窒素原子濃度を低減させた領域の厚さの）
の厚さは予定する材料（ここでは堆積シリコン酸化層及
びシリコン熱酸化層）のバリアハイトと、トンネル絶縁
層に印加する電界とから決定される。
【００３８】そしてこのＦ−Ｎトンネル領域以外の領域
では窒素原子が十分に添加された領域（オキシナイトラ
イド層）とする。シリコン酸化膜１１５の堆積に続いて
低圧ＣＶＤ法を用いて、６５０℃において砒素をドープ
したポリシリコン膜１１６をウェファ全面に堆積し、Ｒ
ＩＥ法により、ポリシリコン膜１１６、堆積シリコン酸
化層１１５、オキシナイトライド層１１３、シリコン熱
酸化層１１４1 を連続的に堆積する（図４（ａ））。
では窒素原子が十分に添加された領域（オキシナイトラ
イド層）とする。シリコン酸化膜１１５の堆積に続いて
低圧ＣＶＤ法を用いて、６５０℃において砒素をドープ
したポリシリコン膜１１６をウェファ全面に堆積し、Ｒ
ＩＥ法により、ポリシリコン膜１１６、堆積シリコン酸
化層１１５、オキシナイトライド層１１３、シリコン熱
酸化層１１４1 を連続的に堆積する（図４（ａ））。
【００３９】次に、加速電圧４０ｋｅＶ、ドーズ量２×
１０15ｃｍ-2の条件で砒素をイオン注入して、ソース領
域１１７及びドレイン領域１１８を形成する。次いで、
低圧ＣＶＤ法を用いて、シリコン酸化層１１９をウェフ
ァ全面に堆積する（図４（ｂ））。
１０15ｃｍ-2の条件で砒素をイオン注入して、ソース領
域１１７及びドレイン領域１１８を形成する。次いで、
低圧ＣＶＤ法を用いて、シリコン酸化層１１９をウェフ
ァ全面に堆積する（図４（ｂ））。
【００４０】さらに、ソース領域１１７、ドレイン領域
１１８及びゲート電極１１６に接続をとるためのコンタ
クト孔を開口する。さらに、電極材料として、例えばア
ルミニウムを基板１１１全面に堆積した後、ソース領域
１１７、ドレイン領域１１８及びゲート電極１１６への
Ａｌ電極１２０を形成して本実施の形態のＥＥＰＲＯＭ
のメモリセルが完成する（図４（ｃ））。
１１８及びゲート電極１１６に接続をとるためのコンタ
クト孔を開口する。さらに、電極材料として、例えばア
ルミニウムを基板１１１全面に堆積した後、ソース領域
１１７、ドレイン領域１１８及びゲート電極１１６への
Ａｌ電極１２０を形成して本実施の形態のＥＥＰＲＯＭ
のメモリセルが完成する（図４（ｃ））。
【００４１】図５は、この発明の第二の実施の態様であ
る。図５では、図１と同様に、本発明の絶縁膜構造を、
ＥＥＰＲＯＭのメモリセルに適用した例を示しており、
ＥＥＰＲＯＭのフローティングゲートから基板側の構造
と等価なものである。
る。図５では、図１と同様に、本発明の絶縁膜構造を、
ＥＥＰＲＯＭのメモリセルに適用した例を示しており、
ＥＥＰＲＯＭのフローティングゲートから基板側の構造
と等価なものである。
【００４２】図５においてｐ型シリコン基板２１１上に
形成された溝に、ＣＶＤシリコン酸化層を埋め込んだ素
子分離領域２１２2 ，２１２2 が形成されている。シリ
コン基板２１１表面には、ソース領域２１７及びドレイ
ン領域２１８となる高濃度ｎ型不純物領域が形成されて
いる。さらに、ｐ型シリコン基板２１１上に、シリコン
熱酸化層２１４2 が形成されている。シリコン熱酸化層
２１４2 上には、シリコン熱酸化膜に窒素を導入したオ
キシナイトライド層２１３が形成されている。さらに、
オキシナイトライド層２１３上には、堆積シリコン酸化
層２１５が形成されている。堆積シリコン酸化層２１５
上には、砒素を含有したポリシリコン膜２１６が堆積さ
れている。次いで堆積シリコン酸化膜２２１、砒素を含
有したポリシリコン膜２２２が形成されている。さら
に、ウェファ全面にＣＶＤシリコン酸化膜２１９が堆積
された後、コンタクト孔が開口されている。そして、電
極となるアルミニウムが全面に堆積された後パターニン
グされて、ソース、ドレイン及びゲートへの電極となる
Ａｌ電極２２０が形成されている。以上が、この発明の
第二の実施例に係わる、ＥＥＰＲＯＭのメモリセルであ
る。
形成された溝に、ＣＶＤシリコン酸化層を埋め込んだ素
子分離領域２１２2 ，２１２2 が形成されている。シリ
コン基板２１１表面には、ソース領域２１７及びドレイ
ン領域２１８となる高濃度ｎ型不純物領域が形成されて
いる。さらに、ｐ型シリコン基板２１１上に、シリコン
熱酸化層２１４2 が形成されている。シリコン熱酸化層
２１４2 上には、シリコン熱酸化膜に窒素を導入したオ
キシナイトライド層２１３が形成されている。さらに、
オキシナイトライド層２１３上には、堆積シリコン酸化
層２１５が形成されている。堆積シリコン酸化層２１５
上には、砒素を含有したポリシリコン膜２１６が堆積さ
れている。次いで堆積シリコン酸化膜２２１、砒素を含
有したポリシリコン膜２２２が形成されている。さら
に、ウェファ全面にＣＶＤシリコン酸化膜２１９が堆積
された後、コンタクト孔が開口されている。そして、電
極となるアルミニウムが全面に堆積された後パターニン
グされて、ソース、ドレイン及びゲートへの電極となる
Ａｌ電極２２０が形成されている。以上が、この発明の
第二の実施例に係わる、ＥＥＰＲＯＭのメモリセルであ
る。
【００４３】次に、上記の構造の一製造方法を図６
（ａ）乃至（ｃ）及び図７（ａ）乃至（ｃ）の製造工程
別の断面図を参照して説明する。まず、ｐ型シリコン基
板２１１に深い溝を形成し、例えば液相ＣＶＤ法を用い
て、ＣＶＤシリコン酸化膜で溝を埋め込み素子分離領域
２１２1 ，２１２2 を形成する（図６（ａ））。
（ａ）乃至（ｃ）及び図７（ａ）乃至（ｃ）の製造工程
別の断面図を参照して説明する。まず、ｐ型シリコン基
板２１１に深い溝を形成し、例えば液相ＣＶＤ法を用い
て、ＣＶＤシリコン酸化膜で溝を埋め込み素子分離領域
２１２1 ，２１２2 を形成する（図６（ａ））。
【００４４】次に、ｐ型シリコン基板２１１上に、８０
０℃の乾燥酸素雰囲気中において、膜厚２ｎｍのシリコ
ン熱酸化層を形成した後、１１００℃において６０秒
間、１０％の濃度のアンモニアガス雰囲気中に晒した
後、１１００℃において６０秒間、乾燥酸素中に晒し
て、窒素を多量に含むオキシナイトライド層２１３を形
成する。さらに、８５０℃の水素燃焼酸化雰囲気中に晒
して、オキシナイトライド層２１３とｐ型シリコン基板
２１１との界面に、シリコン熱酸化層２１４を形成する
（図６（ｂ））。
０℃の乾燥酸素雰囲気中において、膜厚２ｎｍのシリコ
ン熱酸化層を形成した後、１１００℃において６０秒
間、１０％の濃度のアンモニアガス雰囲気中に晒した
後、１１００℃において６０秒間、乾燥酸素中に晒し
て、窒素を多量に含むオキシナイトライド層２１３を形
成する。さらに、８５０℃の水素燃焼酸化雰囲気中に晒
して、オキシナイトライド層２１３とｐ型シリコン基板
２１１との界面に、シリコン熱酸化層２１４を形成する
（図６（ｂ））。
【００４５】次いで、低圧ＣＶＤ法を用いて、７５０℃
においてシリコン酸化膜２１５をウェファ全面に堆積す
る（図６（ｃ））。さらに、低圧ＣＶＤ法を用いて、６
５０℃において砒素をドープしたポリシリコン膜２１６
をウェファ全面に滞積する。次いで、反応性イオンエッ
チング法を用いて、ポリシリコン膜２１６、滞積シリコ
ン酸化層２１５、オキシナイトライド層２１３、シリコ
ン熱酸化層２１４を連続的に滞積する（図７（ａ））。
においてシリコン酸化膜２１５をウェファ全面に堆積す
る（図６（ｃ））。さらに、低圧ＣＶＤ法を用いて、６
５０℃において砒素をドープしたポリシリコン膜２１６
をウェファ全面に滞積する。次いで、反応性イオンエッ
チング法を用いて、ポリシリコン膜２１６、滞積シリコ
ン酸化層２１５、オキシナイトライド層２１３、シリコ
ン熱酸化層２１４を連続的に滞積する（図７（ａ））。
【００４６】次に、加速電圧４０ｋｅＶ、ドーズ量２×
１０15ｃｍ-2の条件で砒素をイオン注入して、ソース領
域２１７及びドレイン領域２１８を形成する。次いで、
低圧ＣＶＤ法を用いて、シリコン酸化層２１９をウェフ
ァ全面に堆積する（図７（ｂ））。
１０15ｃｍ-2の条件で砒素をイオン注入して、ソース領
域２１７及びドレイン領域２１８を形成する。次いで、
低圧ＣＶＤ法を用いて、シリコン酸化層２１９をウェフ
ァ全面に堆積する（図７（ｂ））。
【００４７】さらに、ソース領域２１７、ドレイン領域
２１８及びゲート電極２１６に接続をとるためのコンタ
クト孔を開口する。さらに、電極材料として、例えばア
ルミニウムをウェファ全面に堆積した後、ソース領域２
１７、ドレイン領域２１８及びゲート電極２１６へのＡ
ｌ電極２２０を形成する（図７（ｃ））。
２１８及びゲート電極２１６に接続をとるためのコンタ
クト孔を開口する。さらに、電極材料として、例えばア
ルミニウムをウェファ全面に堆積した後、ソース領域２
１７、ドレイン領域２１８及びゲート電極２１６へのＡ
ｌ電極２２０を形成する（図７（ｃ））。
【００４８】以上が、図５に示したＥＥＰＲＯＭのメモ
リセルの製造方法の一形態である。水素燃焼酸化雰囲気
中に晒して、オキシナイトライド層２１３とｐ型シリコ
ン基板２１１との界面に、シリコン熱酸化層を形成する
ことは、信頼性の高いトンネル絶縁膜を形成する上で、
きわめて効果的である。
リセルの製造方法の一形態である。水素燃焼酸化雰囲気
中に晒して、オキシナイトライド層２１３とｐ型シリコ
ン基板２１１との界面に、シリコン熱酸化層を形成する
ことは、信頼性の高いトンネル絶縁膜を形成する上で、
きわめて効果的である。
【００４９】図８は、異なるトンネル酸化膜形成手法を
用いた場合の、Ｑｂｄの相違を示している。図８に見ら
れるように、オキシナイトライド層とシリコン基板界面
に、水素燃料雰囲気に晒してシリコン酸化層を形成した
場合（ＲＴＮ／Ｗｅｔ）が、乾燥酸素のみでゲート酸化
膜を形成した場合（Ｄｒｙ）、水素燃焼雰囲気のみでゲ
ート酸化膜を形成した場合（Ｗｅｔ）、急速熱窒化で窒
素素子を導入した後に、乾燥酸素雰囲気下で急速熱酸化
を行なった場合（ＲＴＮ／ＲＴＯ）と比較して最も大き
いＱｂｄが得られる。また、図９に示した、ウェット酸
化膜でのＱｂｄの極性依存性の改善効果も享受でき、総
合的に高い信頼性を有するトンネル酸化膜を得ることが
できる。図９に見られるように、水素燃焼雰囲気で酸化
した場合（Ｗｅｔ）は、ゲート負極性（Ｇａ（−））で
のＱｂｄが、乾燥酸素雰囲気で酸化した場合（Ｄｒｙ）
に比べて、顕著に高い。
用いた場合の、Ｑｂｄの相違を示している。図８に見ら
れるように、オキシナイトライド層とシリコン基板界面
に、水素燃料雰囲気に晒してシリコン酸化層を形成した
場合（ＲＴＮ／Ｗｅｔ）が、乾燥酸素のみでゲート酸化
膜を形成した場合（Ｄｒｙ）、水素燃焼雰囲気のみでゲ
ート酸化膜を形成した場合（Ｗｅｔ）、急速熱窒化で窒
素素子を導入した後に、乾燥酸素雰囲気下で急速熱酸化
を行なった場合（ＲＴＮ／ＲＴＯ）と比較して最も大き
いＱｂｄが得られる。また、図９に示した、ウェット酸
化膜でのＱｂｄの極性依存性の改善効果も享受でき、総
合的に高い信頼性を有するトンネル酸化膜を得ることが
できる。図９に見られるように、水素燃焼雰囲気で酸化
した場合（Ｗｅｔ）は、ゲート負極性（Ｇａ（−））で
のＱｂｄが、乾燥酸素雰囲気で酸化した場合（Ｄｒｙ）
に比べて、顕著に高い。
【００５０】また、本発明に係わるトンネル絶縁膜の効
果は、ＥＥＰＲＯＭのトンネル酸化膜以外の用途で使用
される場合にも発揮される。第３の実施の形態として、
トンネル絶縁膜を備える単電子トランジスタに、本発明
を適用した実施形態の断面を図１０に示す。本実施の形
態では、半導体Ｓｉ基板上に堆積されたＣＶＤシリコン
酸化膜３２３上に、ポリシリコン電極３２４が堆積され
パターニングされている。さらに、窒素原子濃度を低減
したシリコン酸化層３２５1 、３２５2 により挟まれる
オキシナイトライド層３２６が形成されている。次い
で、ＣＶＤシリコン酸化層３２７が堆積、パターニング
された後、ポリシリコン電極３２８が形成され、単電子
トランジスタの基本構造が完成する。このように、ＥＥ
ＰＲＯＭに限定されることなく、高い電気的な信頼性が
要求される装置には、広範に適用することができる。
果は、ＥＥＰＲＯＭのトンネル酸化膜以外の用途で使用
される場合にも発揮される。第３の実施の形態として、
トンネル絶縁膜を備える単電子トランジスタに、本発明
を適用した実施形態の断面を図１０に示す。本実施の形
態では、半導体Ｓｉ基板上に堆積されたＣＶＤシリコン
酸化膜３２３上に、ポリシリコン電極３２４が堆積され
パターニングされている。さらに、窒素原子濃度を低減
したシリコン酸化層３２５1 、３２５2 により挟まれる
オキシナイトライド層３２６が形成されている。次い
で、ＣＶＤシリコン酸化層３２７が堆積、パターニング
された後、ポリシリコン電極３２８が形成され、単電子
トランジスタの基本構造が完成する。このように、ＥＥ
ＰＲＯＭに限定されることなく、高い電気的な信頼性が
要求される装置には、広範に適用することができる。
【００５１】本発明は、第１及び第２の実施の形態のみ
に限定されるものではない。トンネル絶縁膜の片側から
のみトンネルする半導体装置では、トンネル絶縁膜の両
側の窒素原子濃度を低減する必要はなく、トンネルする
片側の領域の窒素原子濃度が低減されていればよい。
に限定されるものではない。トンネル絶縁膜の片側から
のみトンネルする半導体装置では、トンネル絶縁膜の両
側の窒素原子濃度を低減する必要はなく、トンネルする
片側の領域の窒素原子濃度が低減されていればよい。
【００５２】尚製造方法において膜の形成段階に、窒素
を膜中に導入する際の温度よりも低温の雰囲気におい
て、オキシナイトライド膜とのシリコン基板の界面にシ
リコン酸化膜を形成することによって、窒素原子の膜中
での再拡散を抑制でき、トンネル酸化膜の両界面に、効
果的に窒素を含まない領域を形成することができること
を本発明者らは確認している。
を膜中に導入する際の温度よりも低温の雰囲気におい
て、オキシナイトライド膜とのシリコン基板の界面にシ
リコン酸化膜を形成することによって、窒素原子の膜中
での再拡散を抑制でき、トンネル酸化膜の両界面に、効
果的に窒素を含まない領域を形成することができること
を本発明者らは確認している。
【００５３】また、窒素を導入する際の温度が、より低
温でも、高温でも同様の効果を得ることは可能である。
またオキシナイトライド層を形成する工程のうち窒素を
層の中に導入する工程を、例えば、亜酸化窒素ガスや一
酸化窒素ガス等のガスを用いて行ってもよい。
温でも、高温でも同様の効果を得ることは可能である。
またオキシナイトライド層を形成する工程のうち窒素を
層の中に導入する工程を、例えば、亜酸化窒素ガスや一
酸化窒素ガス等のガスを用いて行ってもよい。
【００５４】さらに、オキシナイトライド層上に低圧の
ＣＶＤ法を用いた堆積シリコン層の形成は、低圧雰囲気
でなくとも、例えば、常圧ＣＶＤ法を用いて行っても、
本発明が意図するところと同様の効果を得ることは可能
である。
ＣＶＤ法を用いた堆積シリコン層の形成は、低圧雰囲気
でなくとも、例えば、常圧ＣＶＤ法を用いて行っても、
本発明が意図するところと同様の効果を得ることは可能
である。
【００５５】
【発明の効果】以上詳述に述べてきたように、本発明に
よれば、トンネル絶縁膜のキャリアをＦ−Ｎトンネル領
域に、窒素原子濃度を低減した層領域を形成することに
よって、Ｆ−Ｎトンネル領域の誘電率の増加が抑えら
れ、電流の減少は抑制される。これによって、動作の高
速性が維持される。Ｆ−Ｎトンネル領域の他の領域では
窒素原子による膜質の強化は同時に達成される。
よれば、トンネル絶縁膜のキャリアをＦ−Ｎトンネル領
域に、窒素原子濃度を低減した層領域を形成することに
よって、Ｆ−Ｎトンネル領域の誘電率の増加が抑えら
れ、電流の減少は抑制される。これによって、動作の高
速性が維持される。Ｆ−Ｎトンネル領域の他の領域では
窒素原子による膜質の強化は同時に達成される。
【００５６】また、上述の如く優れた効果を備えるトン
ネル絶縁膜を簡便な方法により提供できる。これらの効
果は、製品の信頼性を向上させることに直結しており、
高い電気的な信頼性を示す製品の提供において大きな効
力を持っている。
ネル絶縁膜を簡便な方法により提供できる。これらの効
果は、製品の信頼性を向上させることに直結しており、
高い電気的な信頼性を示す製品の提供において大きな効
力を持っている。
【図１】 この発明の第１の実施の態様に係わるＥＥＰ
ＲＯＭのメモリセルの断面図。
ＲＯＭのメモリセルの断面図。
【図２】 図３（ｃ）のＡ−Ａ’断面における窒素原子
のトンネル酸化膜厚方向分布の一例。
のトンネル酸化膜厚方向分布の一例。
【図３】 この発明の第１の実施の態様に係わるＥＥＰ
ＲＯＭのメモリセルの製造方法の一部を示す図。
ＲＯＭのメモリセルの製造方法の一部を示す図。
【図４】 この発明の第１の実施の態様に係わるＥＥＰ
ＲＯＭのメモリセルの製造方法の一部を示す図。
ＲＯＭのメモリセルの製造方法の一部を示す図。
【図５】 この発明の第１の実施の態様に係わるＥＥＰ
ＲＯＭのメモリセルの断面図。
ＲＯＭのメモリセルの断面図。
【図６】 この発明の第２の実施の態様に係わるＥＥＰ
ＲＯＭのメモリセルの製造方法の一部を示す図。
ＲＯＭのメモリセルの製造方法の一部を示す図。
【図７】 この発明の第２の実施の態様に係わるＥＥＰ
ＲＯＭのメモリセルの製造方法の一部を示す図。
ＲＯＭのメモリセルの製造方法の一部を示す図。
【図８】 トンネル酸化膜の形成手法によるＱｂｄにの
相違。
相違。
【図９】 ウェット酸化膜とドライ酸化膜での、電子を
基板から注入した場合（ゲート（＋））とゲート電極か
ら注入した場合（ゲート（−））の、絶縁破壊に至るま
でにゲート酸化膜中を通過した電子総量Ｑｂｄのゲート
酸化膜厚依存性。
基板から注入した場合（ゲート（＋））とゲート電極か
ら注入した場合（ゲート（−））の、絶縁破壊に至るま
でにゲート酸化膜中を通過した電子総量Ｑｂｄのゲート
酸化膜厚依存性。
【図１０】 この発明の第３の実施の態様に係わる、単
電子トランジスタの断面図。
電子トランジスタの断面図。
【図１１】 従来の技術によるＥＥＰＲＯＭの断面図。
【図１２】 従来の技術によるオキシナイトライド膜中
の窒素原子濃度分布のＳＩＭＳ分析の結果を示す図。
の窒素原子濃度分布のＳＩＭＳ分析の結果を示す図。
【図１３】 従来の技術による、オキシナイトライド膜
の電流−電圧特性。
の電流−電圧特性。
【図１４】 電子を基板から注入した場合（ゲート
（＋））とゲート電極から注入した場合（ゲート
（−））の、絶縁破壊に至るまでにゲート酸化膜中を通
過した電子総量Ｑｂｄのゲート酸化膜厚依存性。
（＋））とゲート電極から注入した場合（ゲート
（−））の、絶縁破壊に至るまでにゲート酸化膜中を通
過した電子総量Ｑｂｄのゲート酸化膜厚依存性。
【図１５】 従来の技術によるストレスリーク電流のゲ
ート酸化膜厚依存性。
ート酸化膜厚依存性。
１１，１１１…ｐ型シリコン基板 １９，１１９，２１９…ＣＶＤシリコン酸化膜 １３…オキシナイトライド膜層 １１４1 ，２１４2 ，３２５1 ，３２５2 …シリコン熱
酸化層 １１３，２１３，３２６…オキシナイトライド層 １５，２１５，３２１…堆積シリコン酸化層 １６，２２，２４，２８，１１１…砒素ドープポリシリ
コン膜 １７，１１７，２１７，２１８…ソース領域 １８，１１８，２１８…ドレイン領域 ２０，１２０，２２０…Ａｌ電極
酸化層 １１３，２１３，３２６…オキシナイトライド層 １５，２１５，３２１…堆積シリコン酸化層 １６，２２，２４，２８，１１１…砒素ドープポリシリ
コン膜 １７，１１７，２１７，２１８…ソース領域 １８，１１８，２１８…ドレイン領域 ２０，１２０，２２０…Ａｌ電極
Claims (7)
- 【請求項１】半導体基板あるいは第１の導電膜と、 半導体基板あるいは第１の導電膜と隣接して形成され、
少なくともシリコン原子、酸素原子及び窒素原子が導入
された絶縁膜であり、キャリアがトンネルする領域の窒
素原子濃度が他の領域の窒素原子濃度よりも低く形成さ
れたトンネル絶縁膜と、 このトンネル絶縁膜と隣接して形成された第２の導電膜
と、が備えられたことを特徴とする半導体装置。 - 【請求項２】前記キャリアがトンネルする領域には窒素
原子濃度が１×１０20ｃｍ-2以下の領域が形成されたこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】半導体基板あるいは第１の導電膜と、 半導体基板あるいは第１の導電膜と隣接して形成され、
少なくともシリコン原子、酸素原子、及び窒素原子が導
入された絶縁膜であり、片側の表面領域あるいは両側の
表面領域の窒素原子濃度が他の領域の窒素原子濃度より
も低く形成されたトンネル絶縁膜と、 このトンネル絶縁膜と隣接して形成された第２の導電膜
と、が備えられたことを特徴とする半導体装置。 - 【請求項４】前記トンネル絶縁膜の片側の表面領域ある
いは両側の表面領域には窒素原子濃度が１×１０20ｃｍ
-2以下の領域が形成されたことを特徴とする請求項３記
載の半導体装置。 - 【請求項５】第１導電型の半導体基板と、 この半導体基板の表面領域に形成された第２導電型の不
純物拡散領域と、 半導体基板の表面に形成され、少なくともシリコン原
子、酸素原子、及び窒素原子が、導入された絶縁膜であ
り、半導体基板との界面領域及び界面領域と反対側の表
面領域の窒素原子濃度が他の領域の窒素原子濃度よりも
低く形成されたトンネル絶縁膜と、 絶縁膜の前記表面領域上に形成された電極と、 が備えられた半導体装置。 - 【請求項６】シリコン基板或いはシリコン膜表面に第１
の絶縁層を形成する工程と、 前記第１の絶縁層を乾燥酸素雰囲気中に晒して、第１の
絶縁層とシリコン基板との界面に第２の絶縁層を形成す
る工程と、 第１の絶縁層上に、シリコン原子及び酸素原子を含む雰
囲気に晒して、第３の絶縁層を堆積する工程とを、備え
ていることを特徴とする半導体装置の製造方法。 - 【請求項７】シリコン基板或いはシリコン膜表面に第１
の絶縁層を形成する工程と、 前記第１の絶縁層を水素焼焼雰囲気中に晒して、第１の
絶縁層とシリコン基板との界面に第２の絶縁層を形成す
る工程と、 第１の絶縁層上に、シリコン原子及び酸素原子を含む雰
囲気に晒して、第３の絶縁層を堆積する工程とを、備え
ていることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7250417A JPH0992738A (ja) | 1995-09-28 | 1995-09-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7250417A JPH0992738A (ja) | 1995-09-28 | 1995-09-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0992738A true JPH0992738A (ja) | 1997-04-04 |
Family
ID=17207584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7250417A Pending JPH0992738A (ja) | 1995-09-28 | 1995-09-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0992738A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006216215A (ja) * | 2005-01-27 | 2006-08-17 | Micronics Internatl Co Ltd | 不揮発性メモリセル、これを有するメモリアレイ、並びに、セル及びアレイの操作方法 |
| JP2007059872A (ja) * | 2005-07-25 | 2007-03-08 | Toshiba Corp | 不揮発性半導体メモリ装置と半導体装置、及び不揮発性半導体メモリ装置の製造方法 |
| KR100950478B1 (ko) * | 2008-05-27 | 2010-03-31 | 주식회사 하이닉스반도체 | 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법 |
| EP1677311B1 (en) * | 2005-01-03 | 2010-12-15 | Macronix International Co., Ltd. | Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays |
| JP2011165941A (ja) * | 2010-02-10 | 2011-08-25 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| US8264028B2 (en) | 2005-01-03 | 2012-09-11 | Macronix International Co., Ltd. | Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays |
-
1995
- 1995-09-28 JP JP7250417A patent/JPH0992738A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1677311B1 (en) * | 2005-01-03 | 2010-12-15 | Macronix International Co., Ltd. | Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays |
| EP2320426A1 (en) * | 2005-01-03 | 2011-05-11 | Macronix International Co., Ltd. | Non-volatile memory memory arrays and methods of operating thereof |
| US8264028B2 (en) | 2005-01-03 | 2012-09-11 | Macronix International Co., Ltd. | Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays |
| JP2006216215A (ja) * | 2005-01-27 | 2006-08-17 | Micronics Internatl Co Ltd | 不揮発性メモリセル、これを有するメモリアレイ、並びに、セル及びアレイの操作方法 |
| JP2007059872A (ja) * | 2005-07-25 | 2007-03-08 | Toshiba Corp | 不揮発性半導体メモリ装置と半導体装置、及び不揮発性半導体メモリ装置の製造方法 |
| US8093126B2 (en) | 2005-07-25 | 2012-01-10 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device, semiconductor device and manufacturing method of nonvolatile semiconductor memory device |
| KR100950478B1 (ko) * | 2008-05-27 | 2010-03-31 | 주식회사 하이닉스반도체 | 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법 |
| JP2011165941A (ja) * | 2010-02-10 | 2011-08-25 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
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