KR100372328B1 - 반도체저장장치 - Google Patents
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Abstract
이 반도체저장장치에서는, 부동게이트 아래에서 발생하는 게이트새부리가 억압된다. 부동게이트(3)의 측면에 형성된 측벽은 고온열산화(HTO)막(7), 질화막(8), 및 HTO막(9)에 의해 구성된다.
Description
본 발명은 반도체저장장치에 관한 것으로, 보다 상세하게는, 부동게이트를 갖는 비휘발성메모리를 구비한 반도체저장장치에 관한 것이다.
근년에, 파워가 턴오프된 이후에도 저장된 데이터가 유지되는 비휘발성메모리에 대한 요구가 증가하고 있다. 특히, EEPROM(Electrically Erasable Read-Only Memory)에 대한 요구가 증가하고 있다. 기존 EEPROM의 셀구조를 도 7a 내지 도 7c 및 도 8을 참조하여 설명한다. 이 EEPROM은 소스(12), 드레인(11), 전하들을 축적하기 위한 부동게이트(3), 부동게이트 및 P-우물(1) 사이에 형성된 게이트절연막(터널산화막, 2), 제어게이트(5) 및 부동게이트 사이에 형성된 산화막-질화막-산화막의 쌓아진 층인 ONO막(절연막, 4), 그리고 부동게이트 및 제어게이트의 측면들을 덮는 측벽(13)을 포함한다. 도 7a의 라인 A-A'을 따라 그 일부가 확대되게 취해진 도 8의 단면에서 보인 것처럼, 부동게이트(3) 및 제어게이트(5)의 측면들은 100Å 이상의 두께를 갖는 열산화막(13-1)으로 덮이며, 열산화막(13-1)은 고온(hot)열산화막(13-2)으로 덮이고, HTO막(13-2)은 화학증기증착(CVD)에 의해 증착된 CVD산화막(13-3)으로 덮인다. HTO막(13-2) 및 CVD산화막(13-3) 만이 사용되는 경우 부동게이트(3)의 전자들은 누출되며 데이터유지특성들은 나빠지므로, 열산화막(13-1)은 열처리 동안에 형성되어 HTO막(13-2)의 막품질을 향상시키고 데이터유지특성들을 향상시킨다. 이 열산화막은 산소를 HTO막(13-2)을 통해 부동게이트 및 제어게이트 속으로 확산시켜 형성된다.
기존 EEPROM의 문제점들은 다음과 같다. 부동게이트(3) 아래의 게이트절연막(2) 또한 측벽(13)을 형성하는데 사용된 열산화(thermal oxidation)의 열에 기인한 것과 유사하게 산화를 겪게 된다. 그 결과, 부동게이트(3)의 에지 부근의 게이트산화막(2)인 터널막이 두꺼워지는 이른바 게이트새부리(bird's beak)가 발생한다. 드레인불순물농도가 높아질수록 그 전류가 커지고 터널막이 얇아질수록 그 전류밀도가 높아지는 파울러-노르드하임(Fowler-Nordheim)전류는, 드레인불순물농도가 높으며 터널막이 얇은 부동게이트의 에지 부근으로 통과되지 않는다. 그러므로 파울러-노르드하임터널링현상(FN터널링현상)은 쓰기에 기여하지 않는다. 그 결과로서, 부동게이트에서 드레인으로 움직이는 전자들의 속력이 감소한다는 첫 번째 문제점이 발생한다. 두 번째 문제점은 다음과 같다. FN터널링전류는 부동게이트(3)의 에지 주변을 통과하지 않으며, 전자들은 오직 터널막의 일부분으로부터만 움직이며, 단위면적 당 터널막을 통과하는 전자들의 양은 증가하고, 그래서 다시쓰기(rewriting)횟수에 대한 허용오차가 나빠진다. 세 번째 문제점으로는, 전자들이 쓰기전류의 작은 양으로 움직여 질 수 있게 되는 FN현상이 발생하는 에지 부근의 터널막이 두껍게 되므로, 밴드간(interband)터널링전류가 우세하게 되고 쓰기효율(FN전류/쓰기시에 소비된 전류)이 나빠진다.
그러므로 본 발명의 목적은 데이터를 더욱 신속히 쓸 수 있으며, 다시쓰기에 대한 허용오차가 개선되고, 게다가 쓰기에 의해 소비되는 전류를 줄일 수 있는 EEPROM을 제공함에 있다.
도 1은 본 발명의 제 1실시예에 따른 EEPROM의 구조를 보여주는 단면도,
도 2a 내지 도 2c는 그 각각이 본 발명의 제 1실시예에 따른 EEPROM의 제작공정을 보여주는 단면도들,
도 3은 전자들의 이동의 초기기간에서의 FN전류밀도, 밴드간터널링전류밀도, 그리고 게이트에지 및 접합 간의 거리를 보여주는 특성도,
도 4는 본 발명의 제 2실시예에 따른 EEPROM의 구조를 보여주는 단면도,
도 5는 본 발명의 제 3실시예에 따른 EEPROM의 구조를 보여주는 단면도,
도 6은 본 발명의 제 1실시예의 특성들을 기존 기술의 특성들과 비교한 특성도,
도 7a는 기존 EEPROM의 평면도,
도 7b는 기존 EEPROM에서 도 7a의 라인 A-A'을 따라 취해진 단면도,
도 7c는 기존 EEPROM에서 도 7a의 라인 B-B'을 따라 취해진 단면도, 그리고
도 8은 기존 EEPROM의 일부의 구조를 보여주는 확대단면도이다.
*도면의 주요부분에 대한 부호의 설명
1 : P-우물 2 : 산화막
3 : 부동게이트 4 : ONO막
5 : 제어게이트 6 : 열산화막
7,9 : 고온열산화(HTO)막 8 : 질화막
10 : CVD산화막 11 : 드레인
본 발명에 의하면, 부동게이트에 유지된 캐리어들에 근거하여 데이터를 유지하기 위한 반도체저장장치가 제공되고, 이 반도체저장장치는, 부동게이트의 측면에 형성된 제 1산화막; 제 1산화막의 측면에 형성된 질화막; 및 질화막의 측면에 형성된 제 2산화막을 포함하고, 제 1산화막, 질화막 및 제 2산화막은 부동게이트의 측벽을 형성한다.
이러한 구조에 의해, HTO막의 막품질을 향상시키도록 기존에 수행된 열산화의 시간을 짧게 할 수 있게 되고 게이트산화막의 에지부분에서 발생하는 게이트새부리가 감소될 수 있게 된다.
본 발명에 의하면, 부동게이트에 유지된 캐리어들에 근거하여 데이터를 유지하기 위한 것으로서, 부동게이트의 측면에 형성된 제 1질화막; 제 1질화막의 측면에 형성된 제 1산화막; 제 1산화막의 측면에 형성된 제 2질화막; 및 제 2질화막의 측면에 형성된 제 2산화막을 포함하고, 제 1질화막, 제 1산화막, 제 2질화막 및 제 2산화막이 부동게이트의 측벽을 형성하는, 반도체저장장치 또한 제공된다.
이러한 구조에 의해, 제 1질화막은 열산화가 일어나는 경우에 장벽층으로 작용하고 게이트새부리의 발생이 방지될 수 있게 된다.
본 발명의 바람직한 실시예들을 도면들을 참조하여 상세하게 설명한다.
제 1실시예에 따른 EEPROM은 도 1 및 도 2a 내지 도 2c에 도시된다.
P-우물(1)은 반도체기판 내에 형성되며, 80Å의 SiO2막(산화막, 2)은 이 반도체기판을 열산화시켜 형성된다. 중간농도의 인이 도프된 1500Å의 폴리실리콘막(3), 800℃ 이상의 온도에서 형성된 두께 40Å을 갖는 고온열산화 (HTO)막, 80Å의 두께를 갖는 Si3N4(질화물)막 및 40Å의 두께를 갖는 HTO막으로 구성된 ONO막(4), 그리고 3000Å의 두께를 갖는 WSi(실리콘화 텅스텐)막(5)이 순서대로 증착되고 포토리소그래피(photolithography)에 의해 선택적으로 식각된다. 도 2a는 식각이 종료된 이후의 상태를 보여준다. ONO막(4)은 누출이 제어게이트(5) 및 부동게이트(3) 사이에 일어나지 않도록 하는 충분한 리크(leak)특성을 지니게 형성되어야 한다. 이 게이트들 사이에 큰 용량을 유지하는 것이 필요하므로, 높은 용량비를 갖는 질화막이 두껍게 형성된다. 질화막의 용량비 보다 낮은 용량비를 갖는 산화막이 두껍게되도록 형성되는 경우와 비교하면, ONO막(4)은 더 얇게 형성될 수 있고 게이트들 사이의 큰 용량이 유지될 수 있다.
그 이후에, 이온들이 선택적으로 남겨진 게이트전극을 마스크로 사용하여 주입되며 높은 농도의 비소가 도프되고, 그래서 (도면의 드레인(11)에 해당하는) 확산층이 형성된다. 뒤이어, 도 2b에 보여진 HTO막(7)이 형성되고 열산화가 HTO막(7)의 막품질을 향상시키기 위하여 900℃ 및 5 내지 6분의 조건하의 산소분위기에서 수행된다. 이 때, 기존 기술과 유사한 방식으로, 약 30Å의 열산화막(6)이 도 2b에 보인 것처럼 부동게이트 측면에 형성되고 이 산화는 부동게이트의 바깥쪽에서 안쪽으로 그리고 이 부동게이트의 에지 주변에서 진행된다. HTO막(7)이 얇으므로, 열산화에 많은 시간이 걸리지 않고, 열산화막(6)의 두께는 30Å까지 얇게 되도록 억제될 수 있다. 그 결과로서, 게이트새부리는 100Å 이하로 억제되고 에지 부근의 터널막은 약 90Å의 두께로 된다. 열산화의 열처리에 의해, 드레인(11)으로 주입된 불순물들은 활성화되고 이 불순물들의 농도는 1.5 ×1020/㎤이 된다. 활성화된 불순물들은 부동게이트(3)의 에지로부터 부동게이트의 아래 부분으로 0.07㎛의 양만큼 확산된다. 드레인접합(drain junction)에 대한 0.07㎛의 좁은 범위 내에서, 불순물농도는 1020차수/㎤ 내지 1017차수/㎤에서 변경된다.
도 2c를 참조하면, HTO막(7) 위에, 80Å의 Si3N4막(질화막, 8), 40Å의 HTO막(9), 게다가 CVD에 의해 증착된 1100Å의 CVD-SiO2막(CVD산화막, 10)이 순서대로 형성된다. CVD산화막(10), HTO막(9), 질화막(8), HTO막(7) 및 열산화막(6)은 이방성적으로 식각되어 측벽들을 형성한다. 3층구조의 HTO막(7)-질화막(8)-HTO막(9)을 이용함으로써, 측벽으로부터의 캐리어들(이 경우는 전자들)의 누출이 억제될 수 있다. 더 두꺼운 CVD산화막(10)의 측벽에 의해, 측벽을 형성하는 식각 및 그 이후의 공정에서 대전하는 플라즈마가 부동게이트 측면의 절연막에 영향을 미치는 것이 방지될 수 있다.
본 발명의 제 1실시예에 의하면, 터널산화막(2)의 에지부분에서의 게이트새부리의 발생이 억제될 수 있다. 도 3은 게이트새부리가 억제되는 경우의 터널산화막의 게이트에지로부터 접합까지의 거리 및 터널산화막을 통과하는 전류의 밀도 사이의 관계를 보여준다. EEPROM에 데이터를 쓰는 경우에, -7.8V가 제어게이트(5)에 인가되며, 4.8V가 드레인(11)에 인가되며, 0V가 P-우물(1)에 인가되고, 소스는 개방된다. 전자들이 부동게이트(3)에 존재하고 부동게이트(3)에 인가되는 전체 용량이 1로 설정되는 경우의 부동게이트(3) 및 제어게이트(5) 사이의 0.68의 용량비에 의해, 부동게이트(3)의 전위는 -7.0V가 된다. 불순물농도는 부동게이트 아래에서 횡방향으로 퍼진 드레인의 0.07㎛의 범위 내에서 세 자릿수 만큼 변경되므로, 드레인(11) 표면의 공핍층에 의해 분담되는 전압은 도 3의 횡축에 비례한다. 따라서 터널막에서의 전기장은 횡축에 비례한다. 그 결과, FN터널링전류밀도 및 밴드간터널링전류밀도는 유사하게 횡축에 비례한다. FN전류밀도가 게이트에지 주변에서 감소하는 이유는 이 부분의 터널막이 약 100Å의 게이트새부리에 기인하여 90Å의 두께에서 약간 더 두껍기 때문이다.
게이트새부리가 기존 기술에서는 매우 크므로, 0.02㎛에서 왼쪽(게이트에지 부근)의 FN전류밀도는 거의 영까지 낮아진다. 이 실시예에서, 0.02㎛에서 왼쪽의 FN전류밀도는 쓰기에 기여하고, 그래서 쓰기속력은 증가하고 쓰기효율(FN전류/밴드간터널링전류)이 향상된다. 이 실시예에서, 각 메모리셀의 밴드간터널링전류는 쓰기처리의 시작에서 90㎁이다. 전자들이 쓰기동작에 의해 이동되면, 부동게이트(3)의 전위는 증가하고 터널막에서의 전기장은 작아지게 된다. FN전류 및 밴드간터널링전류는 그 결과로서 전기장의 감소에 관련하여 감소한다. 쓰기에 의해 요구된 시간은 600㎲이고 FN전류밀도가 가장 높은 부분에서의 통과전하들의 밀도는 다시쓰기동작들의 100,000회 당 8.4C/㎠이다.
도 6은 제 1실시예 및 기존 EEPROM들의 각각의 EEPROM의 제어게이트전압(Vcg), 드레인전압(Vd), 쓰기시간, 초기쓰기전류, 및 최대통과전하밀도를 보여준다. 기존 기술들 1 및 2는 다른 제어전압들(Vcg) 및 드레인전압들 (Vd)을 가지나 동일한 EEPROM구조를 갖는다.
이 실시예의 EEPROM이 동일한 전압이 인가되는 기존 기술 1의 EEPROM과 비교되는 경우, 이 실시예의 쓰기시간은 기존 기술 1의 9.7㎳ 보다 한 자릿수 더 많이 빠른 600㎲이다. 기존 기술 1의 초기쓰기전류가 이 실시예의 그것보다 작음에도 불구하고, 이 실시예의 최대통과전하밀도는 기존 기술 1의 13.0C/㎠ 보다 낮은 8.4C/㎠이다. EEPROM이 이 EEPROM의 터널산화막의 최대통과전하밀도가 15.0C/㎠인 설계에 따라 제작되는 경우, 기존 기술 1의 구성에서 다시쓰기횟수는 약 115,000인 반면, 약 178,000의 다시쓰기횟수가 제 1실시예로 실현된다. 그러므로 제 1실시예가 기존 기술 1 보다 높은 신뢰도를 실현함이 이해될 것이다.
지금 제 1실시예를 전압들은 다르나 쓰기시간은 동일한 기존 기술 2와 비교한다. 제 1실시예의 초기쓰기전류는 기존 기술 2의 150㎁ 보다 작은 90㎁이다. 기존 기술 1에 유사한 방식으로, 이 실시예의 최대통과전하밀도는 기존 기술 2의 12.6C/㎠ 보다 작은 8.4C/㎠ 이다. EEPROM의 터널산화막의 최대통과전하밀도가 15.0C/㎠로 설계되는 경우는, 그러므로, 기존 기술 2의 다시쓰기횟수는 약 119,000인 반면, 제 1실시예는 약 178,000의 다시쓰기횟수를 실현한다. 그러므로 제 1실시예는 기존 기술 2 보다 높은 신뢰도를 실현함을 이해하게 될 것이다.
도 4는 본 발명의 제 2실시예에 따른 EEPROM을 보여준다.
게이트전극을 선택적으로 형성하고 불순물들을 선택적으로 도핑하는 공정들이 제 1실시예의 도 2a에 보여진 것들과 실질적으로 동일하므로, 여기서는 그것들의 설명을 생략한다.
질화막(14), 40Å의 HTO막(15), 80Å의 질화막(16), 및 1100Å의 CVD산화막(10)은 전체 표면에 순서대로 증착된다. CVD산화막(10), 질화막(16), HTO막(15), 및 질화막(14)은 이방성적으로 식각되어 측벽을 형성한다. 그 결과, 도 4에 보여진 구조가 얻어진다.
질화막(14)이 터널산화막의 측면에 형성되므로, 질화막(14)은 산소가 터널산화막 속으로 확산되어지는 것을 방지할 수 있도록 하는 장벽층으로 소용된다. 열처리 이를테면 열산화 또는 불순물활성화가 부동게이트(3) 및 제어게이트(5)의 측면들에 질화막(14)을 형성한 이후에 수행될 지라도, 산소는 터널산화막 속으로 확산되지 않고, 그래서 게이트새부리가 발생하지 않는다. ONO구조의 HTO막(15)- 질화막(16)-CVD산화막(10)이 질화막을 개재하여 측벽에 형성되므로, 측벽으로부터의 리크전류 역시 억압될 수 있다.
게이트새부리에 기인한 특성들의 나빠짐은 그러므로 제거될 수 있다. 제 1실시예와 비교하면, 쓰기속력은 더욱 증가되며, 다시쓰기허용오차는 더욱 개선되고, 쓰기동작에 의해 소비된 전류는 더욱 줄어들 수 있다.
도 5는 본 발명의 제 3실시예에 따른 EEPROM을 보여준다.
제 3실시예에서도, 게이트전극을 선택적으로 형성하고 불순물들을 선택적으로 도핑하는 공정들이 제 1실시예의 그것들과 실질적으로 동일하므로, 여기서는 그것들의 설명을 생략한다.
질화막(14), 40Å의 HTO막(15), 80Å의 질화막(16), 및 40Å의 HTO막(17)은 전체 표면에 순서대로 형성된다. 게다가, 1100Å의 CVD산화막(10)이 HTO막(17) 위에 형성된다. CVD산화막(10), HTO막(17), 질화막(16), HTO막(15) 및 질화막(14)은 이방성적으로 식각되어 측벽을 형성한다. HTO막(15 및 17)의 막품질을 향상시키고 불순물을 활성화시키는 열처리가 수행될 지라도, 제 2실시예와 유사한 방식으로, 질화막(14)은 장벽층으로서 작용하며 산소는 터널산화막 속으로 확산되지 않고, 그래서 게이트새부리는 발생하지 않는다. 더욱이, HTO막(15)-질화막(16)-HTO막(17)으로 구성된 ONO막이 질화막(14)을 개재하여 게이트전극의 측면에 형성되므로, 부동게이트(3)의 캐리어유지특성들은 제 2실시예 보다 더 향상될 수 있다.
상세한 설명은 전자들이 제 1 내지 제 3실시예들의 드레인 속으로 이동된다는 가정하에서 주어졌음에도 불구하고, 본 발명은 이 실시예들로 한정되지는 않는다. 본 발명은 쓰기가 본 발명의 기술적인 개념의 범위 내의 다른 방법들에 의해 행해지는 경우에도 적용될 수 있다.
상술한 바와 같이, 본 발명에 따르면, ONO구조로 된 막을 제어 및 부동 게이트들의 측면들에 형성함에 의해, 게이트새부리의 발생은 억압되거나 제거될 수 있고, 그래서 EEPROM의 신뢰도는 현저하게 향상될 수 있다.
Claims (6)
- 부동게이트에 유지된 캐리어들에 근거하여 데이터를 유지하기 위한 반도체저장장치에 있어서,부동게이트 및 반도체기판 사이에 형성된 제1절연막;부동게이트 및 제어게이트 사이에 형성된 제2절연막;부동게이트 및 제어게이트의 측면에 형성된 제 1산화막;제 1산화막의 측면에 형성된 질화막; 및질화막의 측면에 형성된 제 2산화막을 포함하고,제 1산화막, 질화막 및 제 2산화막은 부동게이트 및 제어게이트의 측벽을 형성하고,제1산화막은 고온열산화(HTO)막 및 열산화막으로 구성되는 반도체저장장치.
- 삭제
- 제 1항에 있어서, 열산화막은 HTO막의 막품질을 향상시키도록 열처리함에 의해 형성되는 반도체저장장치.
- 부동게이트에 유지된 캐리어들에 근거하여 데이터를 유지하기 위한 반도체저장장치에 있어서,부동게이트 및 반도체기판 사이에 형성된 제1절연막;부동게이트 및 제어게이트 사이에 형성된 제2절연막;부동게이트 및 제어게이트의 측면에 형성된 제 1질화막;제 1질화막의 측면에 형성된 제 1산화막;제 1산화막의 측면에 형성된 제 2질화막; 및제 2질화막의 측면에 형성된 제 2산화막을 포함하고,제 1질화막, 제 1산화막, 제 2질화막 및 제 2산화막은 부동게이트 및 제어게이트의 측벽을 형성하는 반도체저장장치.
- 제 4항에 있어서, 제 1 및 제 2산화막들의 각각은 고온열산화(HTO)막인 반도체저장장치.
- 제 4항에 있어서, 제 2산화막은 고온열산화(HTO)막 및 CVD에 의해 증착된 CVD산화막으로 구성된 반도체저장장치.
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