KR101006512B1 - 엠이이엘 소자의 제조방법 - Google Patents
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Abstract
본 발명은 MEEL 소자의 제조방법을 개시한다. 개시된 본 발명은, 실리콘 기판 상에 터널링 산화막과 플로팅 게이트용 폴리 실리콘막 및 하드마스크용 산화막을 차례로 형성하는 단계와, 상기 하드마스크용 산화막과 플로팅 게이트용 폴리 실리콘막을 패터닝하여 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트 측면을 질화(Nitridation)시켜 제1 질화막을 형성하는 단계와, 상기 플로팅 게이트 및 상기 제1질화막 상에 인-시튜 공정으로 제2 질화막을 형성하는 단계와, 상기 제2 질화막 상에 산화막을 형성하는 단계와, 상기 산화막과 제2 질화막을 식각하여 상기 플로팅 게이트 측면에 상기 제1질화막, 상기 제2질화막 및 상기 산화막으로 이루어진 유전체막을 형성하는 단계와, 상기 유전체막 상에 컨트롤 게이트용 폴리 실리콘막을 형성하는 단계와, 상기 컨트롤 게이트용 폴리 실리콘막을 패터닝하여 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 실리콘 기판 상에 플로팅 게이트를 형성한 후에 플로팅 게이트의 측면을 질화시켜 제1 질화막을 형성하고, 기판 결과물 전면 상에 인-시튜 공정으로 제2 질화막을 형성함으로써 터널링 전자 트래핑 기능을 향상시킬 수 있어 MEEL 소자의 특성을 향상시킬 수 있다.
Description
도 1a 내지 도 1f는 종래의 MEEL 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 MEEL 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 실리콘 기판 23 : 터널링 산화막
25 : 플로팅 게이트용 폴리 실리콘막 27 : 하드마스크용 산화막
28 : 플로팅 게이트 31 : 제1 질화막
33 : 제2 질화막 35 : 산화막
37 : 컨트롤 게이트
본 발명은 MEEL 소자의 제조방법에 관한 것으로, 보다 상세하게는, MEEL(Merged EEPROM & Logic) 소자의 컨트롤/플로팅 게이트 구현에 있어서 MEEL 소자의 특성을 개선할 수 있는 MEEL 소자의 제조방법에 관한 것이다.
디램(DRAM)과 로직(Logic) 또는 이이피롬(EEPROM)과 로직(Logic)을 단일 칩에 구현한 반도체 소자가 최근들어 그 관심이 높아지고 있다. 이것은 디램 또는 이이피롬 로직이 단일 칩에 구현되는 것과 관련해서 칩의 크기가 증가하고 제조 공정이 복잡하며 제조 수율이 낮다는 단점은 있지만, 단일 칩에 디램 또는 이이피롬 로직이 구현되는 것으로부터 기존 칩들에 비해 고속 및 저전력 구동이 가능한 잇점을 갖기 때문이다.
이하에서는 종래 MEEL 소자의 제조방법에 대해 도 1a 내지 도 1f를 참조하여 설명하도록 한다. 여기에서, 각 도면 및 설명은 이이피롬 셀에 대해서만 도시하고 설명하도록 한다.
먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 터널링 산화막(3)과 플로팅 게이트용 폴리 실리콘막(5)을 차례대로 형성한 후에 하드마스크용 산화막(7)을 증착하고, 플로팅 게이트를 형성하기 위한 감광막 패턴(9)을 형성한다. 이때, 플로팅 게이트용 폴리 실리콘막(5)은 캐패시턴스(Capacitance)를 높이기 위해 기존의 로직(Logic) 공정에서 적용하는 폴리 실리콘막보다 훨씬 두껍게 약 3500~4000Å 정도로 형성한다.
그 다음, 도 1b에 도시된 바와 같이, 감광막 패턴(9)을 식각 마스크로 사용하여 하드마스크용 산화막(7)과 플로팅 게이트용 폴리 실리콘막(5)에 차례대로 비등방성 식각 공정을 진행한다. 이때, 터널링 산화막(3)을 식각정지용막으로 사용한다.
이어서, 도 1c에 도시된 바와 같이, 상기 결과물 상에 질화막(11) 및 산화막(13)을 차례대로 형성한다.
그 다음, 도 1d에 도시된 바와 같이, 하드마스크용 산화막(7)이 노출되도록 산화막(13) 및 질화막(11)을 차례로 비등방성 식각하고 이를 통해 유전체막을 형성한다.
이어서, 도 1e에 도시된 바와 같이, 상기 결과물의 전면 상에 컨트롤 게이트용 폴리 실리콘막(15)을 형성하고, 컨트롤 게이트를 형성하기 위한 감광막 패턴(17)을 형성한다.
그 다음, 도 1f에 도시된 바와 같이, 감광막 패턴(17)을 식각 마스크로 사용하여 컨트롤 게이트용 폴리 실리콘막(15)을 비등성 식각함으로써 컨트롤 게이트(15a)를 형성한다.
이후, 도시하지는 않았으나, 배선 공정을 포함한 일련의 후속 공정을 진행하여 MEEL 소자를 제조한다.
상기와 같은 종래 MEEL 소자의 유전체막은 FN(Fowler Nordheim) 터널링 전자를 트래핑(Trapping) 하고, 트래핑(Trapping)된 전자를 계속 유지하려는 역할을 한다.
그러나, 유전체막의 두께를 얇게 형성하면 터널링 전자의 트래핑은 향상되나, 유전체막이 얇기 때문에 트래핑된 전자들이 빠져나가게 되어 누설 전류가 발생된다.
또한, 유전체막의 두께를 두껍게 형성하면, 전자를 계속 유지하려는 전자 유지(Retention) 능력은 향상되나, FN 터널링 전자를 트래핑하는 경우에 절연막이 두껍기 때문에 소자를 구동시 높은 전압을 인가해야 하는 단점을 가지고 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, MEEL 소자의 FN 터널링 전자 트래핑 특성 및 전자 유지 능력을 동시에 개선할 수 있는 MEEL 소자의 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 실리콘 기판 상에 터널링 산화막과 플로팅 게이트용 폴리 실리콘막 및 하드마스크용 산화막을 차례로 형성하는 단계; 상기 하드마스크용 산화막과 플로팅 게이트용 폴리 실리콘막을 패터닝하여 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트의 측면을 질화(Nitridation)시켜 제1 질화막을 형성하는 단계; 상기 플로팅 게이트 및 상기 제1질화막을 포함한 전면 상에 인-시튜 공정으로 제2 질화막을 형성하는 단계; 상기 제2 질화막 상에 산화막을 형성하는 단계; 상기 산화막과 제2 질화막을 식각하여 상기 플로팅 게이트 측면에 상기 제1질화막, 상기 제2질화막 및 상기 산화막으로 이루어진 유전체막을 형성하는 단계; 상기 유전체막 상에 컨트롤 게이트용 폴리 실리콘막을 형성하는 단계; 및 상기 컨트롤 게이트용 폴리 실리콘막을 패터닝하여 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 MEEL 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a에 도시된 바와 같이, 실리콘 기판(21) 상에 터널링 산화막(23)과 플로팅 게이트용 폴리 실리콘막(25) 및 하드마스크용 산화막(27)을 차례로 형성하고, 플로팅 게이트를 형성하기 위한 감광막 패턴(29)을 형성한다. 이때, 플로팅 게이트용 폴리 실리콘막(25)은 퍼니스(Furnace) CVD(Chemical Vapor Deposition) 공정을 사용하며, SiH4, Si2H6, DCS 가스를 사용할 수 있다. 또한, 플로팅 게이트용 폴리 실리콘막(25)은 500~650℃의 온도에서 1000~5000Å의 두께로 형성된다.
그 다음, 도 2b에 도시된 바와 같이, 감광막 패턴(29)을 식각 마스크로 이용하여 하드마스크용 산화막(27)과 플로팅 게이트용 폴리 실리콘막(25)에 차례대로 비등방성 식각 공정을 진행하여 플로팅 게이트(28)를 형성한다. 이때, 터널링 산화막(23)을 식각정지용막으로 사용한다.
이어서, 도 2c에 도시된 바와 같이, 상기 플로팅 게이트(28)의 측면을 질화(Nitridation)시켜 제1 질화막(31)을 형성한다. 이때, 제1 질화막(31)을 형성하기 위해 습식 또는 건식 분위기의 퍼니스 공정(30)으로 수행하거나 또는 RTP(Rapid Thermal Process) 공정으로 진행한다.
또한, 제1 질화막(31)을 형성하기 위해 800~1200℃의 퍼니스 내에 NO 또는 N20, NH3 가스로 구성된 그룹으로부터 선택되는 어느 하나를 1~30 SLM(Standard Liters Per Minute)으로 주입시킨다. 그리고, 제1 질화막(31)을 10~100Å의 두께로 형성한다.
이렇게 제1 질화막(31)은 플로팅 게이트(28) 측면의 실리콘과 NO 또는 N20, NH3에서 열분해된 질소의 반응을 유도시켜 형성되며, 퍼니스 공정(30)은 온도, 가스의 종류, 가스 주입률에 따라 제어할 수 있다.
그 다음, 도 2d에 도시된 바와 같이, 기판(21) 결과물의 전면 상에 인-시튜(In-situ) 공정으로 제2 질화막(33)을 형성하고 제2 질화막(33) 상에 산화막(35)을 형성한다. 이때, 제2 질화막(33)과 산화막(35)은 각각 50~200Å 및 300~500Å의 두께로 형성된다.
도시되지 않았으나, 산화막(35) 및 제2 질화막(33)을 식각하여 플로팅 게이트(28) 측면에 제1질화막(31), 제2질화막(33) 및 산화막(25)으로 이루어진 유전체막을 형성한다. 계속해서, 유전체막 상에 컨트롤 게이트용 폴리 실리콘막(미도시)을 형성하고, 컨트롤 게이트를 형성하기 위한 감광막 패턴(미도시)을 형성한다.
이어서, 도 2e에 도시된 바와 같이, 감광막 패턴(미도시)을 식각 마스크로 사용하여 컨트롤 게이트용 폴리 실리콘막(미도시)에 비등성 식각 공정을 진행하므로써 컨트롤 게이트(37)를 형성한다.
따라서, 본 발명은 실리콘 기판 상에 플로팅 게이트를 형성한 후에 플로팅 게이트의 측면을 질화시켜 제1 질화막을 형성하고, 기판 결과물 전면 상에 인-시튜 공정으로 제2 질화막을 형성함으로써 터널링 전자 트래핑 기능을 향상시킬 수 있어 MEEL 소자의 특성을 향상시킬 수 있다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명은 실리콘 기판 상에 플로팅 게이트를 형성한 후에 기판 결과물을 NO 분위기에서 어닐링하여 플로팅 게이트의 측면을 질화시켜 제1질화막을 형성하고, 기판 결과물 전면 상에 인-시튜 공정으로 제2질화막을 형성함으로써 FN 터널링 전자 트래핑 기능을 향상시킬 수 있으며, 동시에 트래핑된 전자의 유지 능력을 향상시킬 수 있어 MEEL 소자의 특성을 효과적으로 향상시킬 수 있다.
Claims (5)
- 실리콘 기판 상에 터널링 산화막과 플로팅 게이트용 폴리 실리콘막 및 하드마스크용 산화막을 차례로 형성하는 단계;상기 하드마스크용 산화막과 플로팅 게이트용 폴리 실리콘막을 패터닝하여 플로팅 게이트를 형성하는 단계;상기 플로팅 게이트 측면을 질화(Nitridation)시켜 제1 질화막을 형성하는 단계;상기 플로팅 게이트 및 상기 제1질화막 상에 인-시튜 공정으로 제2 질화막을 형성하는 단계;상기 제2 질화막 상에 산화막을 형성하는 단계;상기 산화막과 제2 질화막을 식각하여 상기 플로팅 게이트 측면에 상기 제1질화막, 상기 제2질화막 및 상기 산화막으로 이루어진 유전체막을 형성하는 단계;상기 유전체막 상에 컨트롤 게이트용 폴리 실리콘막을 형성하는 단계; 및상기 컨트롤 게이트용 폴리 실리콘막을 패터닝하여 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 MEEL 소자의 제조방법.
- 제 1 항에 있어서, 상기 제1 질화막을 형성하는 단계는 습식 또는 건식 분위기의 퍼니스 공정으로 수행하거나 RTP 공정으로 진행하는 것을 특징으로 하는 MEEL 소자의 제조방법.
- 제 1 항에 있어서, 상기 제1 질화막을 형성하는 단계는 800~1200℃의 퍼니스 내에 NO, N20 및 NH3 가스로 구성된 그룹으로부터 선택되는 어느 하나를 1~30 SLM으로 주입시키는 방식으로 진행하는 것을 특징으로 하는 MEEL 소자의 제조방법.
- 제 1 항에 있어서, 상기 제1 질화막은 10~100Å의 두께로 형성하는 것을 특징으로 하는 MEEL 소자의 제조방법.
- 제 1 항에 있어서, 상기 제2 질화막과 산화막은 각각 50~200Å 및 300~500Å의 두께로 형성하는 것을 특징으로 하는 MEEL 소자의 제조방법.
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