KR100380270B1 - 반도체 소자의 게이트 제조방법 - Google Patents
반도체 소자의 게이트 제조방법 Download PDFInfo
- Publication number
- KR100380270B1 KR100380270B1 KR10-2000-0071272A KR20000071272A KR100380270B1 KR 100380270 B1 KR100380270 B1 KR 100380270B1 KR 20000071272 A KR20000071272 A KR 20000071272A KR 100380270 B1 KR100380270 B1 KR 100380270B1
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- gate
- film
- silicon nitride
- gas
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 title claims description 40
- 239000010408 film Substances 0.000 claims abstract description 100
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 41
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 239000010409 thin film Substances 0.000 claims abstract description 15
- 238000010438 heat treatment Methods 0.000 claims abstract description 14
- 150000004767 nitrides Chemical class 0.000 claims abstract description 8
- 239000007789 gas Substances 0.000 claims description 29
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 12
- 229910052760 oxygen Inorganic materials 0.000 claims description 7
- 229910052786 argon Inorganic materials 0.000 claims description 6
- 238000009826 distribution Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 230000036632 reaction speed Effects 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 8
- 238000005121 nitriding Methods 0.000 abstract description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 15
- 229910052757 nitrogen Inorganic materials 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
Landscapes
- Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Formation Of Insulating Films (AREA)
Abstract
본 발명은 반도체 소자의 게이트 제조방법에 관한 것으로, 소자를 분리하는 필드 산화막이 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상부에 게이트용 열산화막을 형성하는 단계; 상기 게이트용 열산화막이 형성된 반도체 기판상에 실리콘 질화막을 형성시키는 단계; 상기 실리콘 질화막내에 질화함량을 증가시키기 위한 열처리를 수행하는 단계; 상기 열처리 후, 플라즈마를 이용하여 상기 실리콘 질화막 표면을 질화시키면서, 상기 실리콘 산화막 상부에 박막의 산화막을 형성하는 단계; 및 상기 박막의 산화막 상부에 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다. 이에의해, 안정적인 적층 구조를 갖는 게이트 산화막을 형성할 수 있다.
Description
본 발명은 반도체 소자의 게이트 제조방법에 관한 것으로, 보다 구체적으로는, 게이트 산화막 특성을 향상시킨 게이트 제조방법에 관한 것이다.
반도체의 집적도가 높아짐에 따라 반도체 소자의 게이트 산화막도 계속 박막화되어가고 있다. 그러나 게이트 산화막이 약 30Å 이하에서는 다이렉트 터널링(direct tunneling)이 일어나기 때문에 이러한 게이트 산화막은 반도체에 적용할 수 없다. 그러므로 최근에는 유전율이 높은 실리콘 질화막을 얇은 게이트 산화막위에 적층하여 사용함으로써 반도체의 속도도 높이고, 전기적 두께는 동일하면서도 물리적인 두께는 두껍게 하여 상기와 같은 문제점을 해결하고 있다. 다이렉트 터널링은 물리적인 두께에 영향을 받기 때문에 이러한 적층으로 형성되는 구조, 즉 게이트 산화막과 실리콘 질화막이 적층된 구조는 동작시 게이트 전류를 줄이고, 반도체의 신뢰성을 높인다.
도 1은 종래 기술에 따른 반도체 기판상에 적층 게이트 산화막이 형성된 단면도를 도시한 것이다.
반도체 기판(1)상에 일정 두께의 열산화막(2)을 성장시키고, 상기 열산화막(2) 상부에 실리콘 질화막(3)을 화학증기증착방법으로 증착시킨다. 그런다음 상기 실리콘 질화막(3)이 형성된 반도체 기판(1)을 높은 온도에서 O2, N2, N2O, 또는 NH3의 분위기에서 후속 열처리를 해줌으로써 적층 게이트 산화막을 형성시킨다.
이후, 도시되지는 않았지만, 계속해서 반도체 소자의 게이트 형성과정이 이어진다.
그러나 일정 두께의 열산화막(2) 상부에 화학적 증착법으로 증착된 얇은 두께의 실리콘 질화막(3)은 조성적으로 완전한 Si3N4으로 형성되지 못하고 Si의 양이 상대적으로 많아 Si 본딩이 끊어진 상태가 된다. 조성적으로 완전치 못한 Si3N4는그 만큼 트랩 사이트가 많이 존재하기 때문에 게이트나 기판으로부터 주입되는 전자들을 쉽게 트랩하여 누설 전류를 증가시키고, 쉽게 깨지는 특성을 갖게 된다. 또한, 이러한 실리콘 질화막(3)은 실리콘 질화막위를 얇게 산화시키기 위한 후속 O2나 N2O 열처리에서 산소가 실리콘 질화막내의 많은 양의 Si와 결합하여 실리콘 질화막 자체를 실리콘 산화막으로 만들어 버리기 때문에 적층 게이트 산화막의 이점이 없어지게 된다.
따라서, 최근에는 NH3분위기에서 열처리를 수행하여 실리콘 질화막에 질소함량을 증가시켜주고 있으나 효과적으로 질소함량을 증가시켜 주지 못하고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 신뢰성 높은 적층게이트 산화막을 제조함에 있어서 플라즈마법을 이용하여 실리콘 질화막내의 질소함량을 증가시켜, 신뢰성 높은 게이트 산화막을 제조하는 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 소자의 게이트 제조방법을 설명하기 위한 단면도.
도 2a 및 도 2b는 본 발명의 반도체 소자의 게이트 제조방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호설명 *
11 : 반도체 기판 12 : 필드산화막
13 : 게이트용 실리콘 산화막 14 : 실리콘 질화막
15 : 박막의 산화막
상기와 같은 목적을 달성하기 위하여, 본 발명은 소자를 분리하는 필드 산화막이 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상부에 게이트용 열산화막을 형성하는 단계; 상기 게이트용 열산화막이 형성된 반도체 기판상에 실리콘 질화막을 형성시키는 단계; 상기 실리콘 질화막내에 질화함량을 증가시키기 위한 열처리를 수행하는 단계; 상기 열처리 후, 플라즈마를 이용하여 상기 실리콘 질화막 표면을 질화시키면서, 상기 실리콘 산화막 상부에 박막의 산화막을 형성하는단계; 및 상기 박막의 산화막 상부에 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트용 열산화막은 바람직하게 30Å의 두께로 형성되고, 상기 실리콘 질화막은 20 ~ 60Å의 두께로 형성된다.
여기서, 상기 실리콘 질화막은 500 ~ 800℃ 범위에서 증착되는데, SiH4가스의 유량은 50 ~ 1000sccm, NH3가스의 유량은 800 ~ 1000sccm의 공정조건에서 진행된다.
또한, 상기 열처리는 NH3가스 분위기에서 수행되며, 900℃의 온도에서 NH3가스의 유량을 50 ~ 1000sccm 범위로 하여 수행된다.
상기 실리콘 질화막 표면의 질화 및 박막의 산화막 형성은 N2O 및 NO 가스 중 어느하나에 의한 가스 분위기에서 수행되며, 상기 박막의 산화막은 바람직하게 5 ~ 40Å의 두께로 형성된다.
여기서, 상기 플라즈마가 N2O 가스를 이용한 리모트(remote) 플라즈마법으로 진행된다. 또한, 상기 N2O 가스의 플로우(flow) 비율은 30 ~ 70sccm 범위의 유량이며, RF 전압을 100 ~ 300 와트로 인가하고, 파형은 13.56MHz를 사용하여 플라즈마 이온분포가 균일하도록 하는 것을 특징으로 한다.
아울러, 상기 리모트 플라즈마법의 가드링(Guard ring) 전위는 플로팅 전위와 플라즈마 전위 사이의 에너지 차를 완만하게 하기 위하여 플라즈마 전위보다 -20 ~ -30V 낮은 전위를 인가한다.
상기 리모트 플라즈마법은 반응속도를 조절하기 위해 서브 바이어스의 인가 범위를 -50 ~ -100V로 하고, 플라즈마내의 이온화율을 증가시키기 위하여 아르곤 가스를 주입하여 수행하는것을 더 포함한다. 이 때, 상기 아르곤 가스는 유량이 10 ~ 40sccm 범위로 주입되고, 산화온도범위가 200 ~ 500℃에서 진행되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 게이트 제조방법에 대한 바람직한 실시예를 상세히 설명한다.
도 2a 및 도 2b는 본 발명의 반도체 소자의 게이트 제조방법을 설명하기 위한 단면도이다.
먼저, 도 2a를 참조하면, 소자를 분리하는 필드산화막(12)이 형성된 반도체 기판(11)상에 열산화막, 예컨데, 게이트용 실리콘 산화막(13)을 형성한다. 게이트용 실리콘 산화막(13)은 바람직하게 30Å 두께 이하의 일정두께로 성장시킨다. 그런다음, 게이트용 실리콘 산화막(13) 상부에 실리콘 질화막(14)을 증착하여 적층된 구조를 갖는 게이트 산화막을 형성한다. 여기서, 실리콘 질화막(14)은 화학증착법으로 500 ~ 800℃의 온도범위에서 증착되는데, SiH4가스의 유량을 50 ~ 1000sccm, NH3가스의 유량을 800 ~ 1000sccm의 공정조건으로 하여 바람직하게 20 ~ 60Å의 두께로 증착된다.
이어서, 실리콘 질화막(14) 내에 질소함량을 높이기 위해 열처리 공정을 수행한다. 상기 열처리는 NH3, N2O, 및 NO 가스중 어느 하나에 의해 수행되며, 900℃ 온도 조건에서 NH3가스 유량이 50 ~ 1000sccm 조건에서 진행된다.
그런다음, 도 2b에 도시된 바와같이, 실리콘 질화막(14) 내에 질소함량을 증가시키기 위한 열처리 공정 후, 플라즈마 공정을 이용하여 실리콘 질화막(14) 표면을 질화시키면서 실리콘 질화막(14) 상부에 박막의 산화막(15)을 형성한다. 여기서, 상기 플라즈마 공정은 N2O 및 NO 가스중 어느 하나에 의한 가스 분위기에서 수행되는데, 바람직하게 실리콘 질화막(14)의 데미지를 최소화 할 수 있는 리모트 (Remote) 플라즈마법을 이용하여 N2O 가스 분위기에서 수행된다. 이에따라, 실리콘 질화막(14)은 질화되면서 막 계면에 결합이 끊어져 있던 Si 원자들이 질소와 결합하게 되고 동시에 실리콘 질화막(14) 상부에 박막의 산화막(15)이 형성된다.
상기 리모트 플라즈마법에 있어서, N2O 가스의 플로우(flow) 비율은 30 ~ 70sccm 범위의 유량, RF 전압을 100 ~ 300 와트로 인가하고, 파형은 13.56MHz를 사용하여 플라즈마 이온분포가 균일하도록 한다. 아울러, 상기 리모트 플라즈마법의 가드링(Guard ring) 전위는 플로팅 전위와 플라즈마 전위 사이의 에너지 차를 완만하게 하기 위하여 플라즈마 전위보다 -20 ~ -30V 낮은 전위를 인가한다.
또한, 상기 리모트 플라즈마법은 반응속도를 조절하기 위해 서브 바이어스의 인가 범위를 -50 ~ -100V로 하고, 플라즈마내의 이온화율을 증가시키기 위하여 아르곤 가스를 주입하여 수행하는것을 더 포함한다. 이 때, 상기 아르곤 가스는 유량이 10 ~ 40sccm 범위로 주입되고, 산화온도범위는 200 ~ 500℃에서 진행된다.
이후, 도시되지는 않았지만 박막의 산화막(15) 상부에 게이트용 폴리 실리콘막을 증착한 다음, 패터닝 과정을 통하여 게이트를 형성한다.
상술한 실시예에서, 본 발명은 실리콘 질화막(14) 증착과 웨이퍼에 영향을 주지 않는 리모트 플라즈마법을 사용하여 실리콘 질화막(14)의 Si3N4의 화학적 조성을 안정화할 수 있고, 또한 실리콘 질화막 증착후, O2, N20 또는 NO 분위기에서박막의 산화막을 형성하기 위한 열처리 공정을 거치지 않기 때문에 실리콘 질화막 자체가 쉽게 산화되지않아 적층된 구조를 갖는 게이트 산화막의 물리적, 전기적 두께를 증가시키지 않고 후속 공정을 진행할 수 있기 때문에 후속 공정이 용이해질 수 있다.
이상에서 자세히 설명한 바와같이, 게이트용 실리콘 산화막 상부에 실리콘 증착 후, 웨이퍼에 데미지를 주지않는 리모트(Remote) 플라즈마법을 이용하여 실리콘 질화막 표면을 질화시키면서, 동시에 그 상부에 박막의 산화막을 형성한다. 따라서 종래 실리콘 질화막 상부에 박막의 산화막을 형성하기 위한 후속 열처리를 수행하지 않고 적층된 구조를 갖는 게이트 산화막을 형성함으로써, 실리콘 질화막에 효과적으로 질소의 함량을 높여 줄 수 있고, 후속 공정이 용이해지는 장점이 있다.
또한, 실리콘 질화막내에 끊어진 Si 본딩을 질소와 결합시킴으로 트랩 사이트가 감소되고, 적층된 구조를 갖는 게이트 산화막의 신뢰성이 증가함에 따라GOI(Gate Oxide Integrity) 특성이 개선되며, 트랜지스터 특성 향상을 통한 수율 증대의 효과가 있다.
기타, 본 발명의 요지를 벗어나지 않는 범위내에서 다양하게 변경하여 실시할 수 있다.
Claims (17)
- 소자를 분리하는 필드 산화막이 형성된 반도체 기판을 제공하는 단계;상기 반도체 기판 상부에 게이트용 열산화막을 형성하는 단계;상기 게이트용 열산화막을 포함한 반도체 기판 상에 500 ~ 800℃ 온도에서 SiH4가스 유량을 50 ~ 1000sccm으로 하고 NH3가스의 유량을 800 ~ 1000sccm으로 공급하여 실리콘 질화막을 형성시키는 단계;900℃ 온도 하에서 NH3,N2O 및 NO 가스 중 어느 하나를 공급하며, 상기 NH3가스를 공급할 경우 상기 NH3유량을 50 ~ 1000sccm범위로 공급하고, 상기 실리콘 질화막에 열처리를 진행하여 상기 실리콘 질화막 내에 질화 함량을 증가시키는 단계;N2O 및 NO 가스 중 어느 하나에 의한 가스 분위기 하에서 RF전압을 100∼300와트로 인가하고 13.56MHz 파형을 사용하여 리모트 플라즈마 공정을 진행하여 상기 실리콘 질화막 표면을 질화시키면서 상기 실리콘 질화막 상부에 박막의 산화막을 형성하는 단계; 및상기 박막의 산화막 상부에 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
- 제 1항에 있어서, 상기 게이트용 열산화막은 30Å 이하의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
- 제 1항에 있어서, 상기 실리콘 질화막은 20 ~ 60Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
- 삭제
- 삭제
- 삭제
- 삭제
- 제 1항에 있어서, 상기 박막의 산화막은 5 ~ 40Å의 일정 두께 이상으로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
- 삭제
- 삭제
- 제 1에 있어서, 상기 리모우트 플라즈법에서 상기 N2O 가스의 플로우(flow) 비율은 30 ~ 70sccm의 유량인 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
- 제 1항에 있어서, 상기 리모트 플라즈마법는 RF 전압을 100 ~ 300 와트로 인가하고, 파형은 13.56MHz를 사용하여 플라즈마 이온분포가 균일하도록 하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
- 제 1항에 있어서, 상기 리모트 플라즈마법의 가드링(Guard ring) 전위는 플로팅 전위와 플라즈마 전위 사이의 에너지 차를 완만하게 하기 위하여 플라즈마 전위보다 -20 ~ -30V 낮은 전위를 인가하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 리모트 플라즈마법은 반응속도를 조절하기 위해 서브 바이어스의 인가 범위를 -50 ~ -100V로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상리 리모트 플라즈마법은 플라즈마내의 이온화율을 증가시키기 위하여 아르곤 가스를 주입하여 수행하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
- 제 15항에 있어서, 상기 아르곤 가스는 유량이 10 ~ 40sccm 범위인 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
- 제 1항에 있어서, 상기 리모트 플라즈마법은 산화온도범위가 200 ~ 500℃에서 진행되는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0071272A KR100380270B1 (ko) | 2000-11-28 | 2000-11-28 | 반도체 소자의 게이트 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0071272A KR100380270B1 (ko) | 2000-11-28 | 2000-11-28 | 반도체 소자의 게이트 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020041607A KR20020041607A (ko) | 2002-06-03 |
| KR100380270B1 true KR100380270B1 (ko) | 2003-04-16 |
Family
ID=19701955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0071272A KR100380270B1 (ko) | 2000-11-28 | 2000-11-28 | 반도체 소자의 게이트 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100380270B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10373961B2 (en) | 2017-06-02 | 2019-08-06 | Samsung Electronics Co., Ltd | Semiconductor device including contact structure |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100945999B1 (ko) * | 2003-06-27 | 2010-03-09 | 주식회사 하이닉스반도체 | 반도체 소자의 절연막 형성 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980053682A (ko) * | 1996-12-27 | 1998-09-25 | 김영환 | 플래쉬 메모리 소자의 제조 방법 |
| KR20000047416A (ko) * | 1998-12-17 | 2000-07-25 | 윤종용 | 산화막/질화막/산화막 유전층의 형성방법 |
-
2000
- 2000-11-28 KR KR10-2000-0071272A patent/KR100380270B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980053682A (ko) * | 1996-12-27 | 1998-09-25 | 김영환 | 플래쉬 메모리 소자의 제조 방법 |
| KR20000047416A (ko) * | 1998-12-17 | 2000-07-25 | 윤종용 | 산화막/질화막/산화막 유전층의 형성방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10373961B2 (en) | 2017-06-02 | 2019-08-06 | Samsung Electronics Co., Ltd | Semiconductor device including contact structure |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020041607A (ko) | 2002-06-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100313091B1 (ko) | 반도체장치의 ＴａＯＮ 게이트절연막 형성방법 | |
| JP3584129B2 (ja) | 半導体素子のキャパシタ製造方法 | |
| KR20060081660A (ko) | 게이트 스택 측벽 스페이서 제조 방법 | |
| KR19980063857A (ko) | 박막 실리콘 질화물 또는 실리콘 옥시니트라이드 게이트 유전체형성 방법 | |
| US6624090B1 (en) | Method of forming plasma nitrided gate dielectric layers | |
| JPS61220474A (ja) | ジユアル電子注入構造体 | |
| KR100380270B1 (ko) | 반도체 소자의 게이트 제조방법 | |
| JP2845160B2 (ja) | 半導体装置 | |
| KR20090068012A (ko) | 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법 | |
| KR100379533B1 (ko) | 반도체소자의 게이트절연막 제조방법 | |
| KR100219102B1 (ko) | 신뢰성있는 반도체 소자를 제조하기 위한 방법 | |
| JP2950408B2 (ja) | 半導体装置およびその製造方法 | |
| JP2004522315A (ja) | 半導体構造 | |
| KR20020041608A (ko) | 반도체 소자의 게이트 제조방법 | |
| KR20010058645A (ko) | 반도체장치의 층간절연막 형성방법 | |
| KR101006512B1 (ko) | 엠이이엘 소자의 제조방법 | |
| KR100780686B1 (ko) | 반도체소자의 제조방법 | |
| KR100329745B1 (ko) | 알루미나를 사용한 게이트 절연막 형성방법 | |
| KR100267770B1 (ko) | 반도체소자의산화막형성방법 | |
| KR100237022B1 (ko) | 캐패시터의 유전체막 형성방법 | |
| KR100431306B1 (ko) | 알루미늄산화막과 이트륨질산화막의 이중막으로 이루어진게이트산화막을 이용한 반도체 소자의 게이트 형성방법 | |
| KR100982600B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100200301B1 (ko) | 이중 결합 구조의 실리콘층 형성방법 | |
| KR100307540B1 (ko) | 반도체소자의 제조방법 | |
| KR100510061B1 (ko) | 자기정렬콘택 공정에서의 식각베리어층 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110325 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |