KR19980063857A - 박막 실리콘 질화물 또는 실리콘 옥시니트라이드 게이트 유전체형성 방법 - Google Patents
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Abstract
본 발명의 실시예는 유전층을 형성하는 방법으로서, 이 방법은 표면을 갖는 반도체 기판 (기판 12)을 제공하는 단계; 산소 함유층 (층 14)을 반도체 기판 상에 형성하는 단계; 및 산소 함유층을 질소 함유 플라즈마 (플라즈마 16)에 쬐게 하여 질소가 산소 함유층에 들어가게 하거나 (영역 18, 19 및 20 참조), 기판 (영역 22)의 표면에 질화물층을 형성하는 단계들로 이루어져 있다. 이러한 본발명의 실시예를 사용하면, 유전층은 수소가 거의 없어질 수 있다. 양호하게는, 산소 함유층은 SiO2층이거나 산소와 질소 (양호하게는, 옥시니트라이드 층)로 구성되어 있다. 플라즈마는 양호하게는, 고밀도 플라즈마이다. 양호하게는, 질소의 소스가 플라즈마에 유입되어 질소 함유 플라즈마를 형성한다. 질소의 소스는 양호하게는, N2, NH3, NO, N2O 또는 이들의 혼합물로 이루어진 물질로 구성되어 있다.
Description
다음 공동 양도된 특허/특허 출원은 본 명세서에서 참고로서 인용되어 있다:특허 출원 번호60/019,429
출원 날자1996년 6월 7일
TI 일련 번호TI-23502P
본 발명은 반도체 디바이스 제조 및 공정에 관한 것으로, 특히 게이트 유전층의 새로운 형성 방법에 관한 것이다.
현재는, 반도체 칩 상에 좀 더 빠르고 전력 소모가 적은 디바이스들을 밀도 높게 제공하기 위해서 반도체 디바이스들을 축소시키려는 요구가 증대하고 있다. 수평 치수에서의 디바이스의 스케일링은 충분한 디바이스 성능을 달성하기 위해서 마찬가지로 수직 스케일링도 요구하고 있다. 이러한 수직 스케일링은 원하는 디바이스 성능을 제공할 수 있도록 게이트 유전체의 두께를 감소할 필요가 있다. 그러나, 게이트 유전체의 박막화는 폴리실리콘 게이트 구조물로부터의 도펀트 확산 또는 금속 게이트 구조물로부터의 금속 확산에 그리고 하부 유전체를 통해 더 작은 배리어를 제공하고, 이는 결국 디바이스의 전기적 성능 및 신뢰도를 감소시킨다.
이들 문제점을 감소시키기 위한 한가지 수단은 게이트 유전층으로서 실리콘 질화물을 사용하는 것이다. 실리콘 질화물은 전형적인 열 성장 SiO2막 보다 더 높은 유전 상수를 갖고 있고, 이는 불순물 확산에 대해 더 높은 저항을 제공한다. 그러나, 표준 피착된 실리콘 질화막의 전기 특성은 열 산화물에 비해 매우 열악하다. 따라서, 게이트 절연체로서 종래 실리콘 질화막을 사용가능하게 만들기 위해서는, 산화물층은 질화물층과 기판 사이에 형성되어야 한다.
최근에는, 전형적인 실리콘 산화막과 유사한 전기 특성을 갖는 실리콘 질화막을 피착하기 위한 기술이 개발되었다. 이러한 새로운 기술은 Jet Vapor Deposition (JVD)에 인용되어 있고, 크시-웬 왕(Xie-wen Wang) 등의 Highly reliable Silicon Nitride Thin Films Made by Jet Vapor Deposition, Jpn.J.Appl.Phys., Vol.34, 955-958 (1995)을 참조하는 것이 좋다. JVD는 헬륨과 같은 가벼운 캐리어 가스의 초음속 분사에 의해, 피착 증기를 소스로부터 기판으로 전달한다. 이러한 기술이 게이트 유전체로서 사용될 실리콘 질화막을 만들어 내는 동안, 다음과 같은 문제점이 생길 수 있다:
전체 웨이퍼 상에 막을 피착하기 위해서 웨이퍼를 가로질러 플라즈마 분사를 래스터링(rastering)하는 비교적 복잡한 공정이 존재하고 (이 공정은 신뢰성있게 달성하기가 어려움); 이 공정은 큰 직경의 웨이퍼 (예를 들면, 8-12 인치 웨이퍼) 상에 넓은 영역의 막 형성을 위한 스케일 업(scaled up)이 쉽지 않으며; 수소가 최종 막 내에 유입되고; 이 공정은 매우 낮은 피착율 때문에 느린 스루풋 공정이 된다.
질화막의 배리어 특성을 취하면서도 산화막의 전기 특성의 장점을 유지하는 다른 방법은 게이트 산화물층에 질소를 유입시키므로써 달성된다. 전형적으로, 이는 재산화 질화 산화 공정에 의해 달성된다. 이 공정은 게이트 산화물층 내에 질소를 함유하기 위해서 암모니아를 사용한다. 불행하게도, 게이트 산화물을 관통시키기 위한 암모니아를 얻기 위해서는, 1000℃가 넘는 온도가 필요하다. 또한, 일단 고온 반응이 시작되면, 게이트 산화물 내에 유입된 질소의 농도를 조절하기가 어렵다. 반도체 기판과 게이트 산화물 사이의 인터페이스 부근에 있는 과도한 질소는 임계 전압에 나쁜 영향을 미치고, 채널 영역 내의 캐리어 상의 질소와 관련된 고정 전하 및 인터페이스-트랩 전하의 쿨롱 효과를 통해 디바이스의 채널 이동도를 저감시킨다.
원 플라즈마 (remote plasma)의 노출을 통한 질화 과정을 포함하는 다른 실험적 작업이 행해진다. 이에 대해서는, 에스. 브이. 하탄게이디 (S.V. Hattangady) 등의 Controlled Nitrogen Incorporation at the Gate Oxide Surface, 66 Appl. Phys. Lett. 3495 (1995. 6. 19.)을 참조하는 것이 좋다. 이 공정은 비교적 낮은 이온-밀도 및 이온 플럭스를 갖는 고압 (100 milliTorr) 저전력 (30 Watt) 공정을 사용하여 특히 게이트-도체 인터페이스에서의 질소 유입 과정을 제공한다. 낮은 이온-밀도 및 이온 플럭스는 유입된 질소의 원하는 농도를 얻기 위해서는 장기간 (약 10-60분)을 필요로 한다. 이러한 플라즈마의 긴 노출은 산화물에 전하 유도 손상의 가능성을 증가시킨다. 또한, 스루풋은 이러한 방법을 사용하여 상당히 감소된다.
따라서, 본 발명의 목적은 산화막의 유익한 전기 특성을 가지면서 질화막의 유익한 배리어 특성을 갖는 막을 제공하는 것이다.
본 발명의 실시예는 유전층을 형성하는 방법에 관한 것으로, 이 방법은 반도체 기판을 제공하는 단계; 산소 함유층을 반도체 기판 상에 형성하는 단계; 및 산소 함유층을 질소 함유 플라즈마에 쬐게 하여 질소가 산소 함유층에 들어가게 하거나, 기판의 표면에 질화물층을 형성하는 단계들로 이루어져 있다. 이러한 본발명의 실시예를 사용하면, 유전층은 수소가 거의 없어질 수 있다. 양호하게는, 산소 함유층은 SiO2층이거나 산소와 질소 (양호하게는, 옥시니트라이드 층)로 구성되어 있다. 플라즈마는 양호하게는, 고밀도 플라즈마이다. 양호하게는, 질소의 소스가 플라즈마에 유입되어 질소 함유 플라즈마를 형성한다. 질소의 소스는 양호하게는, N2, NH3, NO, N2O 또는 이들의 혼합물로 이루어진 물질로 구성되어 있다.
본 발명의 다른 실시예는 게이트 유전층 상에 배치된 도전성 게이트 구조물을 갖는 트랜지스터를 형성하는 방법에 관한 것으로, 이 방법은 표면을 갖는 반도체 기판을 제공하는 단계; 기판 상에 산화물로 이루어진 유전층을 제공하는 단계; 및 유전층을 질소 함유 플라즈마에 쬐게 하여 질소가 게이트 절연층에 들어가게 하거나, 기판의 표면에 질화물층을 형성하는 단계들을 포함하고, 게이트 유전층은 질소가 함유된 유전층 또는 기판의 표면에 형성된 질화물층으로 구성된다. 양호하게는, 도전성 게이트 구조물은 도핑된 폴리실리콘이나 금속으로 구성된다. 본 발명의 이러한 실시예를 사용하면, 게이트 유전층은 거의 수소가 없을 수 있다. 양호하게는, 유전층은 SiO2층이거나 옥시니트라이드 층이다.
본 발명의 다른 실시예는 캐패시터 유전체를 갖는 캐패시터를 형성하는 방법에 관한 것으로, 이 방법은 반도체 기판을 제공하는 단계; 반도체 기판 위에 제1 전극을 형성하는 단계; 제1 전극 상에 산화물로 이루어진 유전층을 제공하는 단계; 유전층을 질소 함유 플라즈마에 쬐여 질소가 유전층 내에 유입되거나 제1 전극의 표면에 질화물층을 형성하는 단계; 및 유전층이 플라즈마에 쬐여진 후에 유전층 상에 제2 전극을 형성하는 단계를 포함하고, 캐패시터 유전체는 질소가 함유된 유전층 또는 제1 전극의 표면 상에 형성된 질화물층으로 구성된다.
도 1, 도 2, 도 3a, 도 3b 및 도 3c는 제조 단계에 있는 반도체 디바이스의 단면도.
도 1, 도 2 및 도 3a는 본 발명의 한 실시예의 방법을 도시하는 도면.
도 1, 도 2, 및 도 3b는 본 발명의 다른 실시예를 도시하는 도면.
도 1, 도 2 및 도 3c는 본 발명의 다른 실시예를 도시하는 도면.
도 4a 및 도 4b는 본 발명의 2개의 실시예의 방법들을 도시하는 플로우차트.
도 5 내지 도 8은 본 발명의 방법들을 사용하여 형성된 게이트 유전층 내의 산소와 질소의 양을 도시하는 그래프.
도면의 주요 부분에 대한 부호의 설명
12 : 반도체 구조물
14, 24 : 유전층 / 절연층
16 : 플라즈마
18 : Si/O/N 부분
19 : 산화물 함유부
20 : Si/N/O 부분
22 : 실리콘 질화물층
이하, 첨부 도면을 참조하여 본 발명을 상세히 설명하고자 한다.
다음 설명은 본 발명의 2개의 실시예에 주로 집중된다. 양 실시예의 설명이 게이트 유전체의 새로운 형성 방법에 관한 것이나, 본 방법은 게이트 유전층의 형성에 국한되지는 않는다. 본 실시예는 반도체 디바이스의 형성에 필요한 다른 층들을 형성하는데도 사용될 수 있다. 예를 들면, 본 발명은 캐패시터 구조물 내에 유전 물질을 형성하는데 사용될 수 있거나, 도전성 구조물을 분리시키는데 사용될 수 있다. 다음 설명이 게이트 유전층의 형성을 기술하나, 본 분야의 숙련자들이라면 누구나 다음 설명의 교시를 사용할 수 있고 반도체 디바이스 내에 다른 층들을 형성할 수 있다. 동일한 참조번호는 도면에서 유사한 부분 및 유사한 공정 단계들을 나타낸다.
도 1, 도 2, 도 3a 및 도 4a의 발명을 참조하면, 절연층(14)는 반도체 구조물(12) (양호하게는, 실리콘 기판 또는 실리콘 기판 상에 형성된 에피텍셜 실리콘층) 상에 형성된다. 양호하게는, 절연층(14)은 10 내지 150Å 두께의 산화물 함유층 [양호하게는, 산화물층, 옥시니트라이드층, 또는 다른 절연층] (더욱 양호하게는, 10 내지 80Å 두께의 산화물층 -- 좀더 양호하게는, 10 내지 45Å 두께의 산화물층)인데, 이는 열 성장되거나, 피착되거나, 이들의 조합으로 처리된다. 이 단계는 도 4a의 블록(502)에 해당된다. 도 2, 및 도 4a의 단계(504)를 참조하면, 절연층(14)은 질소 함유 기판에 유입되는 플라즈마에 쬐인다. 양호하게는, 질소 함유 기판은 N2, NH3, NO, N2O 또는 이들의 혼합물로 되어 있고, 플라즈마는 양호하게는 고밀도 플라즈마이다. 웨이퍼는 언바이어스(unbiased)될 수 있는데, 이 경우에 이온화된 물질은 플라즈마 전위 (전형적으로는, 약 20 볼트)에 의해 가속된 다음, 절연 표면 내에 주입된다. 바이어스 전압은 웨이퍼에 인가될 수 있어 플라즈마로부터 이온을 가속시키고 이들을 더 깊게 절연층 내에 주입시킨다. DC 또는 RF 바이어스 전압은 웨이퍼를 바이어스시키는데 사용될 수 있다. 더 양호하게는, 단계(504)는 다음의 처리 조건들로 수행된다: 개시 산화물 두께는 10 내지 150Å 사이에 있고; 플라즈마 밀도는 1 × 1010내지 1 × 1012cm-3사이에 있으며; 질소는 약 1 내지 100 sccm 사이의 범위에 있고; 공정 압력은 양호하게는 약 1 내지 50 mTorr 사이의 범위에 있으며; 온도는 양호하게는 약 70 내지 900 K이고; 기판 (웨이퍼) 바이어스는 약 0 내지 50 볼트이며; 노출 기간은 1 내지 60 초이다.
도 3a는 단계(504)의 결과물을 도시한다. 웨이퍼의 바이어스와 플라즈마의 밀도에 따라, 질소는 절연층(14) 내에 유입된다. 이로 인해, 층(14)의 Si/N/O 부분(20) 및 층(14)의 Si/O/N 부분(18)이 생긴다. 양호하게는, 부분(20) 내에서 질소량은 산소량을 초과한다. 사실상, 부분(20)에서 산소보다 질소가 더 많은 것 (심지어는 산소가 거의 없거나 아주 없는 것)이 양호할 수도 있다. 부분(18)은 부분(20)과 거의 동일하거나 이들 부분들은 서로 다른 양의 실리콘, 질소 및 산소로 이루어질 수 있다. 사실상, 부분(18)은 비교적 순수한 SiO2막으로 남아있을 수 있고, 이는 대개 실리콘과 질소로 구성될 수 있거나, 이들 2개의 양극단 사이에 있는 소정 비율의 실리콘, 질소 및 산소로 구성될 수 있다. 첨가된 질소량은 공정 조건에 좌우되고, 따라서 이들 공정 조건들은 소정의 트랜지스터 디자인을 위해 공정을 최적화시키기 위해서 조작될 수 있다.
더구나, 부분(18과 20) 간의 전이는 활발하지 않을 수도 있고, 질소 농도와 관련하여 등급이 매겨질 수 있다. 대안적으로, 부분(18과 20) 간의 전이는 질소가 거의 없거나 아주 없으며, 질소 함유 부분(부분 18 및 20)에 의해 어느 한측에서 경계가 지워지는 영역 (도 3c에서 영역 19)에 의해 특징지워질 수 있다. 특히, 도 3c의 실시예는 옥시니트라이드 부분(18), 대개는 산화물 함유 부분(19), 및 질화물 부분 또는 옥시니트라이드 부분(20)으로 구성될 수 있다.
도 1, 도 2, 도 3b 및 도 4b의 실시예를 참조하면, 게이트 절연체(14)는 표준 처리를 이용하여 반도체 구조물(12) (양호하게는, 실리콘 기판 또는 실리콘 기판 상에 형성된 에피텍셜 실리콘층) 상에 형성된다. 양호하게는, 게이트 절연체(14)은 10 내지 200Å (양호하게는, 10 내지 80Å -- 좀더 양호하게는, 10 내지 45Å) 두께의 열 성장된 SiO2막, 피착된 SiO2막, 또는 이들의 조합으로서 형성된 막으로 구성된다. 다음에, 도 2, 및 도 4b의 단계(503)을 참조하면, 웨이퍼는 질소 함유 플라즈마에 쬐인다. 양호하게, 플라즈마는 고밀도 플라즈마 (양호하게는, 헬리콘 소스, 헬리카-공진기 소스, 전자-사이클로트론 공진 소스, 또는 유도성 결합 소스로부터 형성되거나, 저밀도 플라즈마일 수 있음)이고, 질소 함유 소스는 N2, NH3, NO, N2O, 또는 이들의 혼합물 중 어느 하나이다. 웨이퍼를 적절히 바이어스시키면 (양호하게는 약 0 내지 500 볼트), 플라즈마 내에 함유된 이온화된 종은 유전층(14)를 통과하고, 반도체 구조물(12)의 표면에서 반응한다. 양호하게, 이는 실리콘 질화물층(22)를 형성하는데, 이 층은 반도체 구조물(12)의 일부로서 형성된다. 유전층(14) (도 3b에서 층(24)로서 인용됨)은 소정량의 질소를 트랩시킬 수 있거나, 질소는 간단하게 유전층(14)을 통과할 수 있다. 또한, 플라즈마(16)이 유입되면, 게이트 절연체는 완전히 스퍼터 제거되고, 부분적으로 스퍼터 제거되어, 층(24) (양호하게는, 실리콘, 산소 및 소정량의 질소로 구성됨)을 형성하거나, 게이트 절연체가 제거되지 않을 수도 있다. 양호하게, 도 4b의 단계(503)에서 이용된 공정 조건은 다음과 같다: 산화물 두께는 약 10 내지 80Å (양호하게는, 약 20Å) 사이에 있고; 플라즈마 밀도는 약 1 × 1010내지 1 × 1012cm-3사이에 있으며; 질소 흐름은 약 1 내지 100 sccm 사이에 있고; 공정 압력은 약 4 mTorr 이며; 온도는 약 300 K이고; 기판 (웨이퍼) 바이어스는 약 0 내지 500 볼트이며; 플라즈마에 노출되는 기간은 약 1 내지 60 초이다.
도 4a의 단계(504) 및 도 4b의 단계(503)에서, 기판 바이어스, 플라즈마 노출 길이 (시간), 플라즈마 전력, 및 사후 질화 어닐링 (post nitridation anneal)은 절연층 또는 하부 반도체 구조물 내로 질소를 더 유입시키거나 더 멀리 유입시키지 않게 하여 소정의 유전체 및/또는 기판 손상을 치유할 수 있도록 변경/사용될 수 있다. 또한, 저밀도 플라즈마 또는 고밀도 플라즈마는 질소에 요구되는 유입량 (amount of drive-in)에 따라 사용될 수 있다.
본 실시예는 다음을 형성하는데 사용될 수 있다: 균일 실리콘 옥시니트라이드층, 균일 실리콘 질화물층, 게이트 절연층의 최상면에서의 층간 실리콘 옥시니트라이드 또는 실리콘 질화물층, 게이트 절연층의 최상면 및/또는 최하면에서의 층간 실리콘 옥시니트라이드 또는 실리콘 질화물층. 양호하게는, 본 발명의 실시예를 사용하여 형성된 게이트 절연체는 0.1 내지 57 원자 비율의 질소 혼합을 갖는다.
도 5 내지 도 8은 본 발명의 방법을 사용하여 형성된 게이트 유전막 내의 산소와 질소의 레벨을 도시하는 그래프이다. 도 5는 다음 조건하에서 질화된 60Å 산화막의 SIMS 분석으로부터 취해진 데이터를 도시한다: 플라즈마 전력은 2000 W (고밀도 헬리콘 기재 플라즈마에 대해서); 기판 바이어스는 0 와트; 가스 흐름은 N2의 100 sccm; 주변 압력은 4 mTorr; 플라즈마 노출 시간은 11초이다. 도 5는 상부면/인터페이스에서의 질소 유입을 나타낸다. 도 6은 다음 조건하에서 질화된 60Å 산화막의 이동 시보(time-of-flight) SIMS 분석으로부터 취해진 데이터를 도시한다: 플라즈마 전력은 2000 W (고밀도 헬리콘 기재 플라즈마에 대해서); 기판 바이어스는 0 와트; 가스 흐름은 N2의 100 sccm; 주변 압력은 4 mTorr; 플라즈마 노출 시간은 30초이다. 도 6은 상부 및 하부 인터페이스에서의 질소 유입을 도시한다. 도 7은 다음 조건하에서 질화된 35Å 산화막의 SIMS 분석으로부터 취해진 데이터를 도시한다: 플라즈마 전력은 2000 W (고밀도 헬리콘 기재 플라즈마에 대해서); 기판 바이어스는 100 와트 (13.56 MHz); 가스 흐름은 N2의 100 sccm; 주변 압력은 4 mTorr; 플라즈마 노출 시간은 60초이다. 도 7은 막 내에 적은 양의 산소가 남아있는 채로 실리콘 질화물의 형성을 거의 완료한 상태를 도시한다. 도 8은 다음 조건하에서 질화된 7Å 산화막의 이동 시보 SIMS 분석으로부터 취해진 데이터를 도시한다: 플라즈마 전력은 2000 W (고밀도 헬리콘 기재 플라즈마에 대해서); 기판 바이어스는 450 와트 (13.56 MHz); 가스 흐름은 N2의 100 sccm; 주변 압력은 4 mTorr; 플라즈마 노출 시간은 10초이다.
본 발명의 특정 실시예가 기술되었으나, 이에 국한되지는 않는다. 본 분야의 숙련자들이라면 첨부된 청구범위를 벗어나지 않는 한도에서 다양한 변형이 가능함을 알 수 있다.
산소 함유층을 반도체 기판 상에 형성한 다음, 질소 함유 플라즈마에 쬐게 하여 질소가 산소 함유층에 들어가게 하거나, 기판의 표면에 질화물층을 형성하면, 수소가 거의 없어진 유전층을 얻을 수 있다.
Claims (15)
- 유전층을 형성하는 방법에 있어서,표면을 갖는 반도체 기판을 제공하는 단계;상기 반도체 기판 상에 산소 함유층을 형성하는 단계; 및상기 산소 함유층을 질소 함유 플라즈마에 쬐게 하여 질소가 상기 산소 함유층에 유입되거나 상기 기판의 상기 표면에 질화물층을 형성하는 단계를 포함하는 것을 특징으로 하는 유전층 형성 방법.
- 제1항에 있어서, 상기 유전층은 수소가 거의 없는 것을 특징으로 하는 유전층 형성 방법.
- 제1항에 있어서, 상기 산소 함유층은 SiO2층인 것을 특징으로 하는 유전층 형성 방법.
- 제1항에 있어서, 상기 산소 함유층은 산소와 질소로 구성되는 것을 특징으로 하는 유전층 형성 방법.
- 제1항에 있어서, 상기 산소 함유층은 옥시니트라이드 층인 것을 특징으로 하는 유전층 형성 방법.
- 제1항에 있어서, 상기 플라즈마는 고밀도 플라즈마인 것을 특징으로 하는 유전층 형성 방법.
- 제1항에 있어서, 상기 플라즈마에 질소 소스가 유입되어 상기 질소 함유 플라즈마를 형성하는 것을 특징으로 하는 유전층 형성 방법.
- 제7항에 있어서, 상기 질소 소스는 N2, NH3, NO, N2O 또는 이들의 혼합물로 이루어진 물질로 구성되는 것을 특징으로 하는 유전층 형성 방법.
- 게이트 유전층 상에 배치된 도전성 게이트 구조물을 갖는 트랜지스터를 형성하는 방법에 있어서,표면을 갖는 반도체 기판을 제공하는 단계;상기 기판 상에 산화물로 이루어진 유전층을 제공하는 단계; 및상기 유전층을 질소 함유 플라즈마에 쬐게 하여 질소가 상기 게이트 유전층에 들어가게 하거나, 상기 기판의 상기 표면에 질화물층을 형성하는 단계를 포함하고,상기 게이트 유전층은 상기 질소가 함유된 상기 유전층 또는 상기 기판의 상기 표면에 형성된 상기 질화물층으로 구성되는것을 특징으로 하는 트랜지스터 형성 방법.
- 제9항에 있어서, 상기 도전성 게이트 구조물은 도핑된 폴리실리콘으로 구성되는 것을 특징으로 하는 트랜지스터 형성 방법.
- 제9항에 있어서, 상기 도전성 게이트 구조물은 금속으로 구성되는 것을 특징으로 하는 트랜지스터 형성 방법.
- 제9항에 있어서, 상기 게이트 유전층은 수소가 거의 없는 것을 특징으로 하는 트랜지스터 형성 방법.
- 제12항에 있어서, 상기 유전층은 SiO2층인 것을 특징으로 하는 트랜지스터 형성 방법.
- 제9항에 있어서, 상기 유전층은 옥시니트라이드층인 것을 특징으로 하는 트랜지스터 형성 방법.
- 캐패시터 유전체를 갖는 캐패시터를 형성하는 방법에 있어서,반도체 기판을 제공하는 단계;상기 반도체 기판 위에 제1 전극을 형성하는 단계;상기 제1 전극 상에 산화물로 이루어진 유전층을 제공하는 단계;상기 유전층을 질소 함유 플라즈마에 쬐게 하여 질소가 상기 유전층 내에 유입되거나 상기 제1 전극의 표면에 질화물층을 형성하는 단계; 및상기 유전층이 상기 플라즈마에 쬐여진 후에 상기 유전층 상에 제2 전극을 형성하는 단계를 포함하고,상기 캐패시터 유전체는 상기 질소가 함유된 상기 유전층 또는 상기 제1 전극의 상기 표면에 형성된 상기 질화물층으로 구성되는것을 특징으로 하는 캐패시터 형성 방법.
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| TW373289B (en) | 1999-11-01 |
| EP0847079A2 (en) | 1998-06-10 |
| EP0847079A3 (en) | 1999-11-03 |
| JPH10173187A (ja) | 1998-06-26 |
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