JP3584129B2 - 半導体素子のキャパシタ製造方法 - Google Patents

半導体素子のキャパシタ製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特にストリッジ電極とＴａ ２ Ｏ ５ を用いて形成した誘電膜との間で酸化膜が成長することを抑制するための半導体素子のキャパシタ製造方法に関する。
【０００２】
【従来の技術】
半導体素子のキャパシタはストリッジ電極と誘電膜、そしてプレート電極から構成される。
【０００３】
図１Ａないし図１Ｃは従来の技術による半導体素子のキャパシタ製造方法を説明するために示した断面図である。
【０００４】
参照符号１１は半導体の基板を、１３は層間絶縁層を、１４はコンタクトホールを、１５はストリッジ電極を、１７は窒化膜を、そして１９は誘電膜をそれぞれ示す。
【０００５】
図１Ａを参照すると、トランジスタ（図示せず）の形成された半導体基板１１上に絶縁物質を蒸着し、前記トランジスタのソース領域（図示せず）が露出されるように前記絶縁物質を蝕刻してコンタクトホール１４及び層間絶縁層１３を形成する工程、前記コンタクトホール１４の形成された半導体基板１１上に前記コンタクトホール１４を十分に埋め立て得るくらいの導電物質を蒸着して物質層（図示せず、後続工程でストリッジ電極１５にパタニングされる）を形成する工程及び前記コンタクトホール１４を含む所定領域のみに前記物質層を残すように前記物質層を蝕刻してストリッジ電極１５を形成する工程を順番に行う。
【０００６】
前記導電物質はシリコン（Ｓｉ）を含む物質、例えば多結晶シリコン又は非晶質シリコンを用いる。
【０００７】
図１Ｂを参照すると、前記ストリッジ電極１５の表面をアンモニアにて窒化することにより酸素障壁の役割を果たす窒化膜１７を形成する。
【０００８】
前記窒化膜１７は後続工程のＴａ２ Ｏ５ よりなる誘電膜の形成時にストリッジ電極と誘電膜との間で酸化膜が生成されることを防止するために形成する。
【０００９】
図１Ｃを参照すると、前記窒化膜１７が形成された構造物にＴａ ２ Ｏ ５ を蒸着して誘電膜１９を形成し、前記誘電膜１９の形成された半導体基板１１をドライＯ２を用いて熱処理する。
【００１０】
これは前記誘電膜１９の酸素欠乏により漏れ電流が増加することを防止するための工程であり、８００℃の温度で３０分間施す。
【００１１】
ところが、前記窒化膜１７の形成時、前記窒化膜１７の表面にＮＨ３ 基が生成され、このようなＮＨ３ 基は誘電膜１９に損傷を招き漏れ電流を増加させる。
【００１２】
かつ、所望のセルキャパシタンスにより誘電膜と窒化膜の厚さが決定されるので酸素障壁の役割を果たす前記窒化膜１７を厚くすることはできない。従って、前記窒化膜１７の限定された厚さのためストリッジ電極１５と誘電膜１９との間で酸化膜が成長する現象を完全に防止することができなくて、誘電膜の等価酸化膜の厚さを増加させるようになる。
【００１３】
【発明が解決しようとする課題】
本発明の目的はキャパシタのストリッジ電極とＴａ２ Ｏ５ （五酸化二タンタル）とから形成した誘電膜の間で酸化膜が成長することを抑制し、誘電膜の損傷を減少させるための半導体素子のキャパシタの製造方法を提供するにある。
【００１４】
【課題を解決するための手段】
前記目的を達成するために本発明は、半導体の基板上に形成されたストリッジ電極の表面にアンモニア（ＮＨ ３ ）ガスを用いて窒化工程（Nitridation）を施し、連続して酸化工程を施すことにより、窒化工程時に生じた窒化膜の表面に吸着されたＮＨ３基を取り除くように、前記ストリッジ電極の表面にＳｉＯＮ膜からなる酸素障壁層を形成する段階と、前記酸素障壁層上にＴａ２Ｏ５を蒸着して誘電膜を形成する段階と、前記誘電膜の形成された前記半導体基板を酸素にて熱処理する段階とを含むことを特徴とする半導体素子のキャパシタ製造方法を提供する。
【００１５】
前記窒化工程はＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａ Ｐｒｏｃｅｓｓｉｎｇ） 方式及び炉（Ｆｕｒｎａｃｅ） を用いる方式のうちいずれか一つを用いて行い、前記酸化工程はＲＴＰ方式を用いて行うことが望ましい。
【００１６】
前記ＲＴＰ方式にて窒化及び酸化工程を行う設備は真空ロードロック及び窒素パージ（Ｎ２ ｐｕｒｇｅ ）を用いる設備のうちいずれか一つと一緒に用いられることが望ましい。
【００１７】
前記窒化及び酸化工程は８００℃〜９００℃の温度で、１０〜２００秒間行うことが望ましい。
【００２０】
従って、本発明による半導体素子のキャパシタ製造方法は、窒化と酸化工程にて形成したＳｉＯＮ膜が従来の窒化膜より更に強化された酸素障壁層の役割を果たすので誘電膜の等価酸化膜の厚さを減らすことができて、窒化工程の後に結果物の表面に吸着され未反応されたＮＨ３ 基（ｒａｄｉｃａｌ） を酸化工程から取り除き誘電膜の損傷を減少させることにより漏れ電流の特性を改善することができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施例を添付した図面に基づき更に詳細に説明する。
【００２２】
図２Ａ及び図２Ｃは本発明による半導体素子のキャパシタ製造方法を説明するための断面図である。
【００２３】
参照符号２１は半導体の基板を、２３は層間絶縁層を、２４はコンタクトホールを、２５はストリッジ電極を、２７は酸素障壁層を、そして２９は誘電膜をそれぞれ表す。図２Ａを参照すると、トランジスタ（図示せず）の形成された半導体の基板上に絶縁物質を蒸着し、前記トランジスタのソース領域（図示せず）が露出されるように前記絶縁物質を蝕刻してコンタクトホール２４及び層間絶縁層２３を形成する工程と、前記コンタクトホール２４の形成された前記半導体の基板２１上に前記コンタクトホール２４を十分に埋め立て得るくらいの導電物質を蒸着して物質層（図示せず、後続工程でストリッジ電極２５にパタニングされる）を形成する工程と、前記コンタクトホール２４を含む所定領域のみに前記物質層を残すように前記物質層を蝕刻してストリッジ電極２５を形成する工程とを順番に行う。
【００２４】
前記導電物質はＳｉを含む物質、例えば多結晶シリコン又は非晶質シリコンより形成する。
【００２５】
図２Ｂを参照すると、前記ストリッジ電極２５の表面を窒化した後、連続して酸化することによりＳｉＯＮより構成された酸素障壁層２７を形成する工程、前記酸素障壁層２７の形成された前記半導体の基板２１にＴａ２ Ｏ５ を蒸着して誘電膜２９を形成する工程を施す。
【００２６】
前記窒化工程はアンモニア（ＮＨ３ ）ガスを用いて８００〜９００℃の温度で１０〜２００秒間ＲＴＰ方式にて施し、この結果、前記ストリッジ電極２５の表面にＳｉ３ Ｎ４ より構成された窒化膜（図示せず）を形成する。
【００２７】
前記窒化工程はＮＨ３ を用いて行うことができる。前記酸化工程はＯ２ガスを用いて前記窒化工程と同じ条件で施されるが、この際、前記窒化工程時未反応され前記窒化膜の表面に吸着されたＮＨ３基が取り除かれ、その構成物質がＳｉ３Ｎ４からＳｉＯＮに変形された酸化障壁層27が形成される。
【００２８】
前記窒化及び酸化工程の前に、前記半導体基板２１を真空ロードロック、又は窒素パージを用いる設備を通して窒化又は酸化工程を施すための設備に移動させることにより前記ストリッジ電極２５上に自然酸化膜又は汚染物質が蒸着されることを防止する。
【００２９】
図2Cを参照すると、前記第2Bで説明した工程より形成された結果物の全面に所定の厚さでＴａ２Ｏ５を蒸着して誘電膜29を形成する工程、前記誘電膜29の形成された半導体の基板21をドライＯ２を用いて熱処理する工程を施す。
【００３０】
以後、後続工程でプレート電極（図示せず）を形成することによりキャパシタを完成する。
【００３１】
図3A及び第3Bは各条件より形成されたストリッジ電極上にＴａ ２ Ｏ ５ を85Å蒸着して誘電膜を形成した場合の等価酸化膜の厚さ(Toxeq：Equivalent Thicknessof Oxide)分布と印加電圧１．５Ｖでの漏れ電流(Leakage Current)分布とを示したグラフである。
【００３２】
ここで、ａとｂは従来の技術による結果であって、ａは第１装備、例えばセンチューラ(Centura)でストリッジ電極の表面にRTN(Rapid Thermal Nitridation：以下、RTNという）を行った後にＴａ ２ Ｏ ５ を85Å蒸着して誘電膜を形成した場合であり、ｂは第２装備、例えばピーク(PEAK)でRTN方式にてストリッジ電極の表面を窒化した後にＴａ ２ Ｏ ５ を85Å蒸着して誘電膜を形成した場合である。ｃとｄは本発明による結果であって、ｃはストリッジ電極の表面をRTN方式にて窒化し連続してRTO(Rapid Thermal Oxidation ：以下、RTO という）方式にて短い時間（60秒程度）の間酸化工程を施して酸素障壁層を形成した後、Ｔａ ２ Ｏ ５ を85Å蒸着して誘電膜を形成した場合であり、ｄはストリッジ電極の表面をRTN方式にて窒化し連続してRTO方式にて比較的長い時間（120秒程度）の間酸化工程を施して酸素障壁層を形成した後Ｔａ ２ Ｏ ５ を85Å蒸着して誘電膜を形成した場合である。
【００３３】
図4A及び第4Bは各条件より形成されたストリッジ電極上にＴａ ２ Ｏ ５ を100Å蒸着して誘電膜を形成した場合の等価酸化膜の厚さの分布と印加電圧１．５Ｖでの漏れ電流の分布を示したグラフである。
【００３４】
ａ，ｂ，ｃ，ｄは第３Ａ及び第３Ｂでの条件と同一である。
【００３５】
第5A及び第5Bは各条件より構成されたストリッジ電極上にＴａ ２ Ｏ ５ を125Å蒸着して誘電膜を形成した場合の等価酸化膜の厚さの分布と印加電圧１．５Ｖでの漏れ電流の分布を示したグラフである。
【００３６】
ａ，ｂ，ｃ，ｄは第１での条件と同一である。
【００３７】
前記グラフを参照すると、ストリッジ電極の表面を単に窒化した従来の場合より窒化後に連続して酸化した本発明の場合において、等価酸化膜の厚さ（Ｔｏｘｅｑ） が２Å程度小さくなり漏れ電流も０．５次数（ｏｒｄｅｒ） 程度小さくなる結果が現れることが分かる。
【００３８】
かつ、Ｔａ ２ Ｏ ５ を用いて形成した誘電膜が厚くなればなるほど等価酸化膜の厚さと漏れ電流は更に小さくなることが分かる。
【００３９】
【発明の効果】
本発明の半導体素子のキャパシタ製造方法によると、窒化と酸化工程にて形成したＳｉＯＮ膜は従来の窒化膜より更に強化された酸素障壁層の役割を果たすので誘電膜の等価酸化膜の厚さを減らすことができ、窒化工程の後に結果物の表面に吸着されて未反応されたＮＨ３ 基を酸化工程から取り除き誘電膜の損傷を減らすことにより漏れ電流の特性を改善することができる。
【００４０】
以上、本発明は前記実施例に限られず、多くの変形が本発明の技術的思想内で当分野において通常の知識を有する者により可能であることは明白である。
【図面の簡単な説明】
【図１】ＡないしＣは従来の技術による半導体素子のキャパシタ製造方法を説明するための断面図である。
【図２】ＡないしＣは本発明による半導体素子のキャパシタ製造方法を説明するための断面図である。
【図３】Ａ及びＢは各条件より形成されたストリッジ電極上にＴａ ２ Ｏ ５ を85Å蒸着して誘電膜を形成した場合の等価酸化膜の厚さの分布と印加電圧１．５Ｖでの漏れ電流の分布を示したグラフである。
【図４】Ａ及びＢは各条件より形成されたストリッジ電極上にＴａ ２ Ｏ ５ を100Å蒸着して誘電膜を形成した場合の等価酸化膜の厚さの分布と印加電圧１．５Ｖでの漏れ電流の分布を示したグラフである。
【図５】Ａ及びＢは各条件より形成されたストリッジ電極上にＴａ ２ Ｏ ５ を125Å蒸着して誘電膜を形成した場合の等価酸化膜の厚さの分布と印加電圧１．５Ｖでの漏れ電流の分布を示したグラフである。
【符号の説明】
２１…基板、
２３…層間絶縁層、
２４…コンタクトホール、
２５…ストリッジ電極、
２７…酸素障壁層
２９…誘電膜。

Claims (7)

  1. 半導体基板上に形成されたストリッジ電極の表面にアンモニア（ＮＨ ３ ）ガスを用いて窒化工程（Nitridation）を施し、連続して酸化工程を施すことにより、窒化工程時に生じた窒化膜の表面に吸着されたＮＨ３基を取り除くように、前記ストリッジ電極の表面にＳｉＯＮ膜からなる酸素障壁層を形成する段階と、
    前記酸素障壁層上にＴａ２Ｏ５を蒸着させて誘電膜を形成する段階と、
    前記誘電膜の形成された前記半導体基板を酸素にて熱処理する段階とを含むことを特徴とする半導体素子のキャパシタ製造方法。
  2. 前記窒化工程はＲＴＰ(Rapid Therma Processing) 方式及び炉(Furnace)を用いる方式のうちいずれか一つを用いて行うことを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
  3. 前記窒化工程は８００℃〜９００℃の温度で、１０〜２００秒間行うことを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
  4. 前記ＲＴＰ方式により窒化工程を行う設備は真空ロードロック及び窒素パージ（Ｎ２ purge）を用いる設備のうちいずれか一つと一緒に用いられることを特徴とする請求項２に記載の半導体素子のキャパシタ製造方法。
  5. 前記熱処理工程はＲＴＰ方式を用いて行うことを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
  6. 前記酸化工程を行う設備は真空ロードロック及び窒素パージ（Ｎ２ purge ）を用いる設備のうちいずれか一つと一緒に用いられることを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
  7. 前記熱処理工程は８００℃〜９００℃の温度で、１０〜２００秒間行うことを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
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