JPH09116104A - 半導体素子のキャパシタ製造方法 - Google Patents

半導体素子のキャパシタ製造方法

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JPH09116104A
JPH09116104A JP8233748A JP23374896A JPH09116104A JP H09116104 A JPH09116104 A JP H09116104A JP 8233748 A JP8233748 A JP 8233748A JP 23374896 A JP23374896 A JP 23374896A JP H09116104 A JPH09116104 A JP H09116104A
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Abstract

(57)【要約】 【課題】 半導体素子のキャパシタ製造方法を提供す
る。 【解決手段】 窒化と酸化工程にて形成したSiON膜は従
来の窒化膜より更に強化された酸素障壁層の役割を果た
すので誘電膜の等価酸化膜の厚さを減らすことができ
て、窒化工程の後結果物の表面に吸着され未反応された
ＮＨ3 基を酸化工程から取り除き誘電膜の損傷を減らす
ことにより、漏れ電流の特性を改善することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に係り、特にストリッジ電極とＴａ2 Ｏ2 を用いて形
成した誘電膜との間で酸化膜が成長することを抑制する
ための半導体素子のキャパシタ製造方法に関する。
【０００２】
【従来の技術】半導体素子のキャパシタはストリッジ電
極と誘電膜、そしてプレート電極から構成される。
【０００３】図1Aないし図1Cは従来の技術による半導体
素子のキャパシタ製造方法を説明するために示した断面
図である。
【０００４】参照符号11は半導体の基板を、13は層間絶
縁層を、14はコンタクトホールを、15はストリッジ電極
を、17は窒化膜を、そして19は誘電膜をそれぞれ示す。
【０００５】図1Aを参照すると、トランジスタ（図示せ
ず）の形成された半導体基板11上に絶縁物質を蒸着し、
前記トランジスタのソース領域（図示せず）が露出され
るように前記絶縁物質を蝕刻してコンタクトホール14及
び層間絶縁層13を形成する工程、前記コンタクトホール
14の形成された半導体基板11上に前記コンタクトホール
14を十分に埋め立て得るくらいの導電物質を蒸着して物
質層（図示せず、後続工程でストリッジ電極15にパタニ
ングされる）を形成する工程及び前記コンタクトホール
14を含む所定領域のみに前記物質層を残すように前記物
質層を蝕刻してストリッジ電極15を形成する工程を順番
に行う。
【０００６】前記導電物質はシリコン(Si)を含む物質、
例えば多結晶シリコン又は非晶質シリコンを用いる。
【０００７】図1Bを参照すると、前記ストリッジ電極15
の表面をアンモニアにて窒化することにより酸素障壁の
役割を果たす窒化膜17を形成する。
【０００８】前記窒化膜17は後続工程のＴａ2 Ｏ5 より
なる誘電膜の形成時にストリッジ電極と誘電膜との間で
酸化膜が生成されることを防止するために形成する。
【０００９】図1Cを参照すると、前記窒化膜17が形成さ
れた構造物にＴａ2 Ｏ2 を蒸着して誘電膜19を形成し、
前記誘電膜19の形成された半導体基板11をドライＯ2 を
用いて熱処理する。
【００１０】これは前記誘電膜19の酸素欠乏により漏れ
電流が増加することを防止するための工程であり、８０
０℃の温度で３０分間施す。
【００１１】ところが、前記窒化膜17の形成時、前記窒
化膜17の表面にＮＨ3 基が生成され、このようなＮＨ3
基は誘電膜19に損傷を招き漏れ電流を増加させる。
【００１２】かつ、所望のセルキャパシタンスにより誘
電膜と窒化膜の厚さが決定されるので酸素障壁の役割を
果たす前記窒化膜17を厚くすることはできない。従っ
て、前記窒化膜17の限定された厚さのためストリッジ電
極15と誘電膜19との間で酸化膜が成長する現象を完全に
防止することができなくて、誘電膜の等価酸化膜の厚さ
を増加させるようになる。
【００１３】
【発明が解決しようとする課題】本発明の目的はキャパ
シタのストリッジ電極とＴａ2 Ｏ5 （五酸化二タンタ
ル）とから形成した誘電膜の間で酸化膜が成長すること
を抑制し、誘電膜の損傷を減少させるための半導体素子
のキャパシタの製造方法を提供するにある。
【００１４】
【課題を解決するための手段】前記目的を達成するため
に本発明は、半導体の基板上に形成されたストリッジ電
極の表面を窒化し連続して酸化することにより、前記ス
トリッジ電極の表面に酸素障壁層を形成する段階と、前
記酸素障壁層上にＴａ2 Ｏ5 を蒸着して誘電膜を形成す
る段階と、前記誘電膜の形成された前記半導体の基板を
酸素にて熱処理する段階とを含むことを特徴とする半導
体素子のキャパシタの製造方法を提供する。
【００１５】前記窒化工程はＲＴＰ(Rapid Therma Proc
essing) 方式及び炉(Furnace) を用いる方式のうちいず
れか一つを用いて行い、前記酸化工程はＲＴＰ方式を用
いて行うことが望ましい。
【００１６】前記ＲＴＰ方式にて窒化及び酸化工程を行
う設備は真空ロードロック及び窒素パージ（Ｎ2 purge
）を用いる設備のうちいずれか一つと一緒に用いられ
ることが望ましい。
【００１７】前記窒化及び酸化工程は８００℃〜９００
℃の温度で、１０〜２００秒間行うことが望ましい。
【００１８】前記窒化工程はＮＨ3 、Ｎ2 Ｏ及びＮ2 ガ
スのうちいずれか一つを用いることが望ましい。
【００１９】前記酸素障壁層はSiONより形成されること
が望ましい。
【００２０】従って、本発明による半導体素子のキャパ
シタ製造方法は、窒化と酸化工程にて形成したSiON膜が
従来の窒化膜より更に強化された酸素障壁層の役割を果
たすので誘電膜の等価酸化膜の厚さを減らすことができ
て、窒化工程の後に結果物の表面に吸着され未反応され
たＮＨ3 基(radical) を酸化工程から取り除き誘電膜の
損傷を減少させることにより漏れ電流の特性を改善する
ことができる。
【００２１】
【発明の実施の形態】以下、本発明の実施例を添付した
図面に基づき更に詳細に説明する。
【００２２】図2A及び図2Cは本発明による半導体素子の
キャパシタ製造方法を説明するための断面図である。
【００２３】参照符号21は半導体の基板を、23は層間絶
縁層を、24はコンタクトホールを、25はストリッジ電極
を、27は酸素障壁層を、そして29は誘電膜をそれぞれ表
す。図2Aを参照すると、トランジスタ（図示せず）の形
成された半導体の基板上に絶縁物質を蒸着し、前記トラ
ンジスタのソース領域（図示せず）が露出されるように
前記絶縁物質を蝕刻してコンタクトホール24及び層間絶
縁層23を形成する工程と、前記コンタクトホール24の形
成された前記半導体の基板21上に前記コンタクトホール
24を十分に埋め立て得るくらいの導電物質を蒸着して物
質層（図示せず、後続工程でストリッジ電極25にパタニ
ングされる）を形成する工程と、前記コンタクトホール
24を含む所定領域のみに前記物質層を残すように前記物
質層を蝕刻してストリッジ電極25を形成する工程とを順
番に行う。
【００２４】前記導電物質はSiを含む物質、例えば多結
晶シリコン又は非晶質シリコンより形成する。
【００２５】図2Bを参照すると、前記ストリッジ電極25
の表面を窒化した後、連続して酸化することによりSiON
より構成された酸素障壁層27を形成する工程、前記酸素
障壁層27の形成された前記半導体の基板21にＴａ2 Ｏ5
を蒸着して誘電膜29を形成する工程を施す。
【００２６】前記窒化工程はアンモニア（ＮＨ3 ）ガス
を用いて８００〜９００℃の温度で１０〜２００秒間Ｒ
ＴＰ方式にて施し、この結果、前記ストリッジ電極25の
表面にＳｉ3 Ｎ4 より構成された窒化膜（図示せず）を
形成する。
【００２７】前記窒化工程はＮＨ3 の以外にＮ2 Ｏまた
はＮ2 を用いて行うことができる。前記酸化工程はＯ2
ガスを用いて前記窒化工程と同じ条件で施されるが、こ
の際、前記窒化工程時未反応され前記窒化膜の表面に吸
着されたＮＨ3 基が取り除かれ、その構成物質がＳｉ3
Ｎ4 からSiONに変形された酸化障壁層27が形成される。
【００２８】前記窒化及び酸化工程の前に、前記半導体
基板21を真空ロードロック、又は窒素パージを用いる設
備を通して窒化又は酸化工程を施すための設備に移動さ
せることにより前記ストリッジ電極25上に自然酸化膜又
は汚染物質が蒸着されることを防止する。
【００２９】図2Cを参照すると、前記第2Bで説明した工
程より形成された結果物の全面に所定の厚さでＴａ2 Ｏ
2 を蒸着して誘電膜29を形成する工程、前記誘電膜29の
形成された半導体の基板21をドライＯ2 を用いて熱処理
する工程を施す。
【００３０】以後、後続工程でプレート電極（図示せ
ず）を形成することによりキャパシタを完成する。
【００３１】図3A及び第3Bは各条件より形成されたスト
リッジ電極上にＴａ2 Ｏ2 を85Å蒸着して誘電膜を形成
した場合の等価酸化膜の厚さ(Toxeq：Equivalent Thick
nessof Oxide)分布と印加電圧１．５Ｖでの漏れ電流(Le
akage Current) 分布とを示したグラフである。
【００３２】ここで、ａとｂは従来の技術による結果で
あって、ａは第１装備、例えばセンチューラ(Centura)
でストリッジ電極の表面にRTN(Rapid Thermal Nitridat
ion：以下、RTN という）を行った後にＴａ2 Ｏ2 を85
Å蒸着して誘電膜を形成した場合であり、ｂは第２装
備、例えばピーク(PEAK)でRTN 方式にてストリッジ電極
の表面を窒化した後にＴａ2 Ｏ2 を85Å蒸着して誘電膜
を形成した場合である。ｃとｄは本発明による結果であ
って、ｃはストリッジ電極の表面をRTN 方式にて窒化し
連続してRTO(Rapid Thermal Oxidation ：以下、RTO と
いう）方式にて短い時間（60秒程度）の間酸化工程を施
して酸素障壁層を形成した後、Ｔａ2 Ｏ2 を85Å蒸着し
て誘電膜を形成した場合であり、ｄはストリッジ電極の
表面をRTN 方式にて窒化し連続してRTO 方式にて比較的
長い時間（120 秒程度）の間酸化工程を施して酸素障壁
層を形成した後Ｔａ2 Ｏ2 を85Å蒸着して誘電膜を形成
した場合である。
【００３３】図4A及び第4Bは各条件より形成されたスト
リッジ電極上にＴａ2 Ｏ2 を100 Å蒸着して誘電膜を形
成した場合の等価酸化膜の厚さの分布と印加電圧１．５
Ｖでの漏れ電流の分布を示したグラフである。
【００３４】ａ，ｂ，ｃ，ｄは第3A及び第3Bでの条件と
同一である。
【００３５】第5A及び第5Bは各条件より構成されたスト
リッジ電極上にＴａ2 Ｏ2 を125 Å蒸着して誘電膜を形
成した場合の等価酸化膜の厚さの分布と印加電圧１．５
Ｖでの漏れ電流の分布を示したグラフである。
【００３６】ａ，ｂ，ｃ，ｄは第１での条件と同一であ
る。
【００３７】前記グラフを参照すると、ストリッジ電極
の表面を単に窒化した従来の場合より窒化後に連続して
酸化した本発明の場合において、等価酸化膜の厚さ(Tox
eq)が２Å程度小さくなり漏れ電流も０．５次数(order)
程度小さくなる結果が現れることが分かる。
【００３８】かつ、Ｔａ2 Ｏ2 を用いて形成した誘電膜
が厚くなればなるほど等価酸化膜の厚さと漏れ電流は更
に小さくなることが分かる。
【００３９】
【発明の効果】本発明の半導体素子のキャパシタ製造方
法によると、窒化と酸化工程にて形成したSiON膜は従来
の窒化膜より更に強化された酸素障壁層の役割を果たす
ので誘電膜の等価酸化膜の厚さを減らすことができ、窒
化工程の後に結果物の表面に吸着されて未反応されたＮ
Ｈ3 基を酸化工程から取り除き誘電膜の損傷を減らすこ
とにより漏れ電流の特性を改善することができる。
【００４０】以上、本発明は前記実施例に限られず、多
くの変形が本発明の技術的思想内で当分野において通常
の知識を有する者により可能であることは明白である。
【図面の簡単な説明】
【図１】 ＡないしＣは従来の技術による半導体素子の
キャパシタ製造方法を説明するための断面図である。
【図２】 ＡないしＣは本発明による半導体素子のキャ
パシタ製造方法を説明するための断面図である。
【図３】 Ａ及びＢは各条件より形成されたストリッジ
電極上にＴａ2 Ｏ2を85Å蒸着して誘電膜を形成した場
合の等価酸化膜の厚さの分布と印加電圧１．５Ｖでの漏
れ電流の分布を示したグラフである。
【図４】 Ａ及びＢは各条件より形成されたストリッジ
電極上にＴａ2 Ｏ2を100 Å蒸着して誘電膜を形成した
場合の等価酸化膜の厚さの分布と印加電圧１．５Ｖでの
漏れ電流の分布を示したグラフである。
【図５】 Ａ及びＢは各条件より形成されたストリッジ
電極上にＴａ2 Ｏ2を125 Å蒸着して誘電膜を形成した
場合の等価酸化膜の厚さの分布と印加電圧１．５Ｖでの
漏れ電流の分布を示したグラフである。
【符号の説明】
２１…基板、 ２３…層間絶縁層、 ２４…コンタクトホール、 ２５…ストリッジ電極、 ２７…酸素障壁層 ２９…誘電膜。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成されたストリッジ電
    極の表面を窒化(Nitridation) し連続して酸化すること
    により前記ストリッジ電極の表面に酸素障壁層を形成す
    る段階と、 前記酸素障壁層上にＴａ2 Ｏ2 を蒸着させて誘電膜を形
    成する段階と、 前記誘電膜の形成された前記半導体基板を酸素にて熱処
    理する段階とを含むことを特徴とする半導体素子のキャ
    パシタ製造方法。
  2. 【請求項２】 前記窒化工程はＲＴＰ(Rapid Therma Pr
    ocessing) 方式及び炉(Furnace) を用いる方式のうちい
    ずれか一つを用いて行うことを特徴とする請求項１に記
    載の半導体素子のキャパシタ製造方法。
  3. 【請求項３】 前記窒化工程は８００℃〜９００℃の温
    度で、１０〜２００秒間行うことを特徴とする請求項１
    に記載の半導体素子のキャパシタ製造方法。
  4. 【請求項４】 前記ＲＴＰ方式により窒化工程を行う設
    備は真空ロードロック及び窒素パージ（Ｎ2 purge ）を
    用いる設備のうちいずれか一つと一緒に用いられること
    を特徴とする請求項２に記載の半導体素子のキャパシタ
    製造方法。
  5. 【請求項５】 前記窒化工程はＮＨ3 、Ｎ2 Ｏ及びＮ2
    ガスのうちでいずれか一つを用いることを特徴とする請
    求項１に記載の半導体素子のキャパシタ製造方法。
  6. 【請求項６】 前記熱処理工程はＲＴＰ方式を用いて行
    うことを特徴とする請求項１に記載の半導体素子のキャ
    パシタ製造方法。
  7. 【請求項７】 前記酸化工程を行う設備は真空ロードロ
    ック及び窒素パージ（Ｎ2 purge ）を用いる設備のうち
    いずれか一つと一緒に用いられることを特徴とする請求
    項１に記載の半導体素子のキャパシタ製造方法。
  8. 【請求項８】 前記熱処理工程は８００℃〜９００℃の
    温度で、１０〜２００秒間行うことを特徴とする請求項
    １に記載の半導体素子のキャパシタ製造方法。
  9. 【請求項９】 前記酸素障壁層はSiONより形成されるこ
    とを特徴とする請求項１に記載の半導体素子のキャパシ
    タ製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19825736C2 (de) * 1997-06-11 2003-09-18 Hyundai Electronics Ind Verfahren zum Bilden eines Kondensators einer Halbleitervorrichtung

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6251720B1 (en) * 1996-09-27 2001-06-26 Randhir P. S. Thakur High pressure reoxidation/anneal of high dielectric constant materials
KR100282413B1 (ko) * 1996-10-24 2001-03-02 김영환 아산화질소 가스를 이용한 박막 형성 방법
KR100236531B1 (ko) * 1996-11-06 2000-01-15 윤종용 박막 커패시터 제조방법
US5969397A (en) * 1996-11-26 1999-10-19 Texas Instruments Incorporated Low defect density composite dielectric
US6096597A (en) * 1997-01-31 2000-08-01 Texas Instruments Incorporated Method for fabricating an integrated circuit structure
US6468856B2 (en) * 1997-07-24 2002-10-22 Texas Instruments Incorporated High charge storage density integrated circuit capacitor
KR100258979B1 (ko) * 1997-08-14 2000-06-15 윤종용 유전막을 수소 분위기에서 열처리하는 반도체장치의 커패시터 제조방법
KR100450657B1 (ko) * 1997-08-26 2004-12-17 삼성전자주식회사 반도체메모리장치의캐패시터및그제조방법
TW370723B (en) * 1997-11-27 1999-09-21 United Microelectronics Corp Method for reducing current leakage of high capacitivity materials
US6278166B1 (en) * 1997-12-12 2001-08-21 Advanced Micro Devices, Inc. Use of nitric oxide surface anneal to provide reaction barrier for deposition of tantalum pentoxide
US6180481B1 (en) 1998-01-09 2001-01-30 Micron Technology, Inc. Barrier layer fabrication methods
KR100505611B1 (ko) * 1998-07-09 2006-04-21 삼성전자주식회사 반도체장치의 커패시터의 제조방법
KR100518518B1 (ko) * 1998-07-16 2006-04-28 삼성전자주식회사 반도체장치의 커패시터 및 그 제조방법
KR100286011B1 (ko) 1998-08-04 2001-04-16 황철주 반도체소자의캐퍼시터및그제조방법
US6162738A (en) * 1998-09-01 2000-12-19 Micron Technology, Inc. Cleaning compositions for high dielectric structures and methods of using same
TW437010B (en) * 1998-09-08 2001-05-28 Siemens Ag A layer-arrangement with a material-layer and a diffusion-barrier against diffusable material-components
JP3189813B2 (ja) * 1998-11-30 2001-07-16 日本電気株式会社 半導体装置の製造方法
KR100331271B1 (ko) 1999-07-01 2002-04-06 박종섭 ＴａＯＮ박막을 갖는 커패시터 제조방법
US6720604B1 (en) * 1999-01-13 2004-04-13 Agere Systems Inc. Capacitor for an integrated circuit
US6143598A (en) * 1999-02-08 2000-11-07 Chartered Semiconductor Manufacturing Ltd. Method of fabrication of low leakage capacitor
US6303956B1 (en) 1999-02-26 2001-10-16 Micron Technology, Inc. Conductive container structures having a dielectric cap
US6358793B1 (en) * 1999-02-26 2002-03-19 Micron Technology, Inc. Method for localized masking for semiconductor structure development
JP3251256B2 (ja) 1999-03-01 2002-01-28 沖電気工業株式会社 半導体装置の製造方法
US6281142B1 (en) * 1999-06-04 2001-08-28 Micron Technology, Inc. Dielectric cure for reducing oxygen vacancies
KR100358066B1 (ko) 1999-06-25 2002-10-25 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
GB2355113B (en) 1999-06-25 2004-05-26 Hyundai Electronics Ind Method of manufacturing capacitor for semiconductor memory device
KR100335775B1 (ko) 1999-06-25 2002-05-09 박종섭 반도체 소자의 캐패시터 제조 방법
KR100328454B1 (ko) 1999-06-29 2002-03-16 박종섭 반도체 소자의 캐패시터 제조 방법
KR100331270B1 (ko) 1999-07-01 2002-04-06 박종섭 ＴａＯＮ박막을 갖는 커패시터 제조방법
KR100327584B1 (ko) 1999-07-01 2002-03-14 박종섭 반도체소자의 고정전용량 커패시터 형성방법
KR100305076B1 (ko) 1999-07-01 2001-11-01 박종섭 커패시터의 전하저장전극 형성방법
KR100373159B1 (ko) * 1999-11-09 2003-02-25 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
KR100519514B1 (ko) * 1999-07-02 2005-10-07 주식회사 하이닉스반도체 ＴａＯＮ박막을 갖는 커패시터 제조방법
GB2358284B (en) 1999-07-02 2004-07-14 Hyundai Electronics Ind Method of manufacturing capacitor for semiconductor memory device
US6465828B2 (en) 1999-07-30 2002-10-15 Micron Technology, Inc. Semiconductor container structure with diffusion barrier
KR100611386B1 (ko) * 1999-08-31 2006-08-11 주식회사 하이닉스반도체 탄탈륨산화막 커패시터의 제조방법
KR100585073B1 (ko) * 1999-09-15 2006-06-01 삼성전자주식회사 반도체 장치의 트렌치 형성 방법
US6417537B1 (en) 2000-01-18 2002-07-09 Micron Technology, Inc. Metal oxynitride capacitor barrier layer
KR100347142B1 (ko) * 2000-01-25 2002-08-03 주식회사 하이닉스반도체 유전막 제조 방법
KR100345065B1 (ko) * 2000-07-11 2002-07-20 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
US6639266B1 (en) 2000-08-30 2003-10-28 Micron Technology, Inc. Modifying material removal selectivity in semiconductor structure development
US6451646B1 (en) * 2000-08-30 2002-09-17 Micron Technology, Inc. High-k dielectric materials and processes for manufacturing them
DE10044451C1 (de) * 2000-09-08 2002-04-04 Epcos Ag Elektrode und Kondensator mit der Elektrode
US7378719B2 (en) * 2000-12-20 2008-05-27 Micron Technology, Inc. Low leakage MIM capacitor
US6727140B2 (en) * 2001-07-11 2004-04-27 Micron Technology, Inc. Capacitor with high dielectric constant materials and method of making
KR100875648B1 (ko) * 2002-11-14 2008-12-26 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
US7385954B2 (en) * 2003-07-16 2008-06-10 Lucent Technologies Inc. Method of transmitting or retransmitting packets in a communication system

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0072603B1 (en) * 1978-06-14 1986-10-01 Fujitsu Limited Process for producing a semiconductor device having an insulating layer of silicon dioxide covered by a film of silicon oxynitride
US5569619A (en) * 1992-06-24 1996-10-29 Lg Semicon Co., Ltd. Method for forming a capacitor of a semiconductor memory cell
US5275974A (en) * 1992-07-30 1994-01-04 Northern Telecom Limited Method of forming electrodes for trench capacitors
US5330931A (en) * 1993-09-22 1994-07-19 Northern Telecom Limited Method of making a capacitor for an integrated circuit
US5554870A (en) * 1994-02-04 1996-09-10 Motorola, Inc. Integrated circuit having both vertical and horizontal devices and process for making the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19825736C2 (de) * 1997-06-11 2003-09-18 Hyundai Electronics Ind Verfahren zum Bilden eines Kondensators einer Halbleitervorrichtung

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