KR20020035982A - 반도체 소자의 게이트 형성방법 - Google Patents
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Abstract
고 유전율 게이트 절연막을 포함하는 게이트의 형성방법에 관해 개시하고 있다. 본 발명의 게이트 형성방법은: 실리콘 기판 상에 질소가 첨가된 실리콘 산화막을 형성하는 단계와; 상기 질소 첨가 실리콘 산화막 상에 금속층을 증착하는 단계와; 상기 금속층을 열처리하는 단계를 구비함으로써 질소첨가 실리콘 산화막/금속 산화물 절연막/금속 게이트 전극으로 이루어지는 것을 특징으로 한다. 본 발명에 의하면, 누설전류 특성이 우수하고 소자 적용시 이동도(mobility) 감소를 방지할 수 있는 반도체 소자를 제조할 수 있다.
Description
본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로, 특히 MOS 반도체 소자 제작에 필수적인 고 유전율 게이트 절연막을 포함하는 게이트의 형성방법에 관한 것이다.
차세대 반도체 소자 게이트 절연막으로 현재 많이 연구되고 있는 고유전율 박막, 예컨대 Ta2O5막, TiO2막, BST(BaSrTiO3)막의 경우, 일반적으로 화학기상증착(Chemical Vapor Deposition; CVD) 또는 스퍼터링(sputtering) 공정을 이용하여 고유전율 막을 증착한다. 이 때, 기판으로 사용되는 실리콘과의 반응으로 인해 실리사이드(silicide)가 생기거나, 계면 특성이 나빠지는 것을 방지하기 위해 10∼15Å 정도의 얇은 SiO2막, SiON막 등을 증착한 후, 금속 산화물 막을 증착한다. 그런데, 금속 산화물 막의 증착공정에서 조성비가 정확하게 맞지 않으면, 산소공공(vacancy)이 발생하여 금속 산화물 막의 누설전류를 증가시키는 문제가 생기게 된다. 따라서, 이를 줄여주기 위해 후속 산소 열처리 공정이 반드시 필요하다. 그러나, 이러한 후속 열처리 및 계면 산화층의 존재는 유효 절연막의 두께(effective dielectric thickness)를 증가시켜서 차세대 소자의 요구조건인 유효 두께 15Å 이하의 고유전율 절연막을 형성하기 매우 어렵게 한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 스퍼터링이나 CVD 공정에 의하지 않은 고유전율 금속 산화물 막을 포함한 반도체 소자의 게이트를 형성하는방법을 제공하는 것이다.
본 발명의 다른 기술적 과제는 조성비가 맞을 뿐 아니라 상대적으로 우수한 계면 특성을 갖는 금속 산화물 막 및 금속 실리사이드를 포함한 반도체 소자의 게이트를 형성하는 방법을 제공하는 것이다.
도 1a 내지 도 1d는 본 발명의 제1 실시예에 따른 게이트 형성방법을 구현하는 공정단계를 나타낸 단면도들;
도 2는 본 발명의 실시예를 적용한 소자들과 종래기술에 의해 제조한 소자들의 정전용량-전압(C-V) 그래프;
도 3은 본 발명의 실시예를 적용한 소자들과 종래기술에 의해 제조한 소자들의 누설전류 특성을 나타낸 그래프;
도 4는 본 발명의 실시예에 의한 게이트 구조의 단면 투과 전자현미경(TEM) 사진; 및
도 5는 도 4의 SiON막 대신 실리콘 산화막을 사용한 경우의 게이트 구조 단면 TEM사진이다.
상기 기술적 과제들을 달성하기 위한 본 발명의 반도체 소자 게이트 형성방법은: 실리콘 기판 상에 질소가 첨가된 실리콘 산화막을 형성하는 단계와; 상기 질소 첨가 실리콘 산화막 상에 금속층을 증착하는 단계와; 상기 금속층을 열처리하는 단계를 구비함으로써 질소첨가 실리콘 산화막/금속 산화물 절연막/금속 게이트 전극으로 이루어진 것을 특징으로 한다.
본 발명에 있어서, 상기 질소 첨가 실리콘 산화막의 형성단계는 다음의 세 가지 방법으로 행해질 수 있다.
(1) 실리콘 기판 상에 SiO2절연막을 먼저 형성하고, 상기 SiO2절연막을 NH3분위기에서 열처리한다.
(2) 실리콘 기판을 N2O 또는 NO로 열처리한다.
(3) 실리콘 기판 상에 SiO2절연막을 형성하고, 상기 SiO2절연막을 NO로 열처리한다.
본 발명에 있어서, 상기 금속층은 Ti, Ta, Zr, Hf 및 La로 구성된 군으로부터 선택된 어느 하나로 이루어질 수 있다.
이 때, 상기 금속층의 열처리단계가 300∼700℃ 내의 온도에서 10초∼1시간 동안 행해지는 것이 바람직하며, 열처리가 Ar, N2, NH3, 또는 진공분위기에서 행해지는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명한다.
실시예의 설명에 있어서, 트랜지스터 구조의 형성과정 전체가 아닌 게이트 절연막과 게이트 전극의 형성을 중점으로 설명하기로 한다.
[제1 실시예]
도 1a 내지 도 1d는 본 발명의 제1 실시예에 따른 게이트 형성방법을 구현하는 공정단계를 나타낸 단면도들이다.
도 1a를 참조하면, 실리콘 웨이퍼(100) 상에 약 2∼3㎚의 얇은 SiO2막(110)을 열산화법(thermal oxidation)에 의해 형성한다.
이어서, 도 1b에 도시한 바와 같이, 1000℃에서 10초간 NH3열처리함으로써 SiO2막에 질소가 도핑(doping)된 질소 첨가 실리콘 산화막(115)을 얻는다.
그 다음, 도 1c에 도시한 바와 같이, 질소 첨가 실리콘 산화막(115) 상에 약 50㎚의 티타늄막(120)을 스퍼터링에 의해 증착한다. 이 때, 용도에 따라서 티타늄막(120) 대신에 탄탈륨막을 증착할 수도 있다.
이어서, 400℃에서 10분 동안 N2또는 Ar 분위기에서 열처리하여 도 1d에 도시된 질소첨가 실리콘 산화막(115)/산화 티타늄막(125)/티타늄 게이트 전극(120)의 게이트 구조를 얻는다.
이와 같이 금속 산화물 절연막인 산화 티타늄막(125)을 스퍼터링이나 CVD에 의해 형성하지 않고 티타늄막(120)과 그 하부의 질소첨가 실리콘 산화막(115)의 반응에 의해 형성하면, 화학양론적 조성비(stoichiometry)가 맞는 금속 산화물 절연막을 쉽게 확보할 수 있다. 따라서, 누설전류 및 유효 두께를 현저히 낮게 유지할 수 있다. 또한, 계면 상태밀도(interface state density) 역시 기존의 실리콘 산화막을 게이트 절연막으로 사용하는 경우의 MOS 소자 수준으로 낮게 유지할 수 있는 장점이 있다. 보다 상세히 설명하자면, 후속 산소 열처리 과정으로 조성비가 맞지 않는 절연막을 산화시키는 종래의 공정은 누설전류를 감소시키는 효과를 주지만, 절연막의 유효 두께를 현저히 증가시키는 문제점을 동반한다. 이 문제를 해결하기 위한 방편으로 계면 산화막의 두께를 줄여서 유효 두께를 줄이고자 한다면, 상대적으로 계면 상태밀도가 급격히 증가하는 문제가 발생하였다. 그러나, 상기한 방법에 의하면 계면은 SiO2, SiON 상태를 그대로 유지하면서 조성비가 맞는 절연막을 후속 열처리를 통해 확보할 수 있다.
[제2 실시예]
본 발명의 제2 실시예에 의하면, 실리콘 웨이퍼에 약 2∼3㎚ 두께의 얇은 SiOxNy막을 NO 또는 N2O를 이용하여 형성한다. 그 다음, 약 50㎚ 두께의 티타늄막 또는 탄탈륨막을 SiOxNy막 상에 형성한다. 이어서, 400℃에서 10분 동안 N2또는 Ar 분위기에서 열처리하여 제1 실시예에 설명된 것과 같은 구조를 얻는다.
이상과 같은 실시예를 적용하여 제조한 소자의 특성에 대해 조사하였다.
도 2는 본 발명의 실시예를 적용한 소자들과 종래기술에 의해 제조한 소자들의 정전용량-전압(C-V) 그래프이다. 도 2에서, 별 표시는 SiON막/폴리실리콘막을 순차 형성한 경우, 삼각형 표시는 실리콘산화막/티타늄막을 형성하고 400℃에서 열처리한 경우, 역삼각형 표시는 SiON막/티타늄막을 형성하고 400℃에서 열처리한 경우, 점선 표시는 SiON막/탄탈륨막을 형성하고 400℃에서 열처리한 경우를 각각 나타낸다. 도 2를 참조하면, 열처리에 따른 금속 산화물막의 형성으로 인해 유전상수가 증가하여 정전용량이 증가함을 알 수 있다. SiON막/탄탈륨막을 형성하고 400℃에서 열처리한 경우가 가장 높은 정전용량을 나타내었다. 또한, 일함수(Work function)의 차이로 인해 게이트전극으로 폴리실리콘막을 사용한 경우보다 금속막을 사용한 경우에 그래프가 우측으로 이동하였음을 알 수 있다.
도 3은 본 발명의 실시예를 적용한 소자들과 종래기술에 의해 제조한 소자들의 누설전류 특성을 나타낸 그래프이다. 도 3에서의 표시는 도 2의 경우와 동일하다. 도 3을 참조하면, 열처리에 따라 누설전류가 증가하고, 하부에 실리콘 산화막을 형성한 경우보다 SiON막을 형성한 경우에 누설전류가 더 낮고, 게이트전극으로 탄탈륨을 사용한 것이 티타늄을 사용한 것보다 누설전류가 더 낮음을 알 수 있다.
도 4는 본 발명의 실시예에 의한 게이트 구조의 단면 투과 전자현미경(TEM) 사진이며, 도 5는 도 4의 SiON막 대신 실리콘 산화막을 사용한 경우의 게이트 구조 단면 TEM사진이다. 도 4 및 5를 참조하면, 실리콘 산화막이 아닌 SiON막을 사용한 경우가 열처리 후, 계면 산화막의 두께가 더 두꺼움을 알 수 있다. 즉, SiON막의 경우가 금속과의 반응성이 적어서 상대적으로 누설전류의 증가를 방지할 수 있다.
상기한 바와 같은 본 발명에 의하면, 누설전류 특성이 우수하고 소자 적용시 이동도(mobility) 감소를 방지할 수 있는 반도체 소자를 제조할 수 있다.
본 발명은 상기 실시예들에만 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
Claims (8)
- 실리콘 기판 상에 질소가 첨가된 실리콘 산화막을 형성하는 단계와;상기 질소 첨가 실리콘 산화막 상에 금속층을 증착하는 단계와;상기 금속층을 열처리하는 단계;를 구비함으로써 질소첨가 실리콘 산화막/금속 산화물 절연막/금속 게이트 전극으로 이루어진 반도체 소자의 게이트 형성방법.
- 제1항에 있어서, 상기 질소 첨가 실리콘 산화막의 형성단계가:상기 실리콘 기판 상에 SiO2절연막을 형성하는 단계와;상기 SiO2절연막을 NH3분위기에서 열처리하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제1항에 있어서, 상기 질소 첨가 실리콘 산화막의 형성단계가:상기 실리콘 기판을 N2O 또는 NO로 열처리하는 단계인 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제1항에 있어서, 상기 질소 첨가 실리콘 산화막의 형성단계가:상기 실리콘 기판 상에 SiO2절연막을 형성하는 단계와;상기 SiO2절연막을 NO로 열처리하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제1항에 있어서, 상기 금속층이 Ti, Ta, Zr, Hf 및 La로 구성된 군으로부터 선택된 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제1항에 있어서, 상기 금속층의 열처리단계가 300∼700℃ 내의 온도에서 10초∼1시간 동안 행해지는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제1항에 있어서, 상기 금속층의 열처리단계가 Ar, N2또는 진공분위기에서 행해지는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제1항에 있어서, 상기 금속층의 열처리단계가 NH3분위기에서 행해지는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
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| KR20020035982A true KR20020035982A (ko) | 2002-05-16 |
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ID=19697622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000065825A KR20020035982A (ko) | 2000-11-07 | 2000-11-07 | 반도체 소자의 게이트 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020035982A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100823712B1 (ko) * | 2006-07-21 | 2008-04-21 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| KR101377170B1 (ko) * | 2013-02-13 | 2014-03-27 | 포항공과대학교 산학협력단 | 실리콘 산화물층의 제거방법과 적층체 |
-
2000
- 2000-11-07 KR KR1020000065825A patent/KR20020035982A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100823712B1 (ko) * | 2006-07-21 | 2008-04-21 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| KR101377170B1 (ko) * | 2013-02-13 | 2014-03-27 | 포항공과대학교 산학협력단 | 실리콘 산화물층의 제거방법과 적층체 |
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