KR20000041429A - 하부전극의 산화를 방지할 수 있는 캐패시터 제조 방법 - Google Patents

하부전극의 산화를 방지할 수 있는 캐패시터 제조 방법 Download PDF

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Abstract

본 발명은 하부전극의 산화를 효과적으로 억제하여 캐패시터의 전하저장용량 감소를 방지할 수 있는 캐패시터 제조 방법에 관한 것으로, 본 발명은 대기 중에 노출된 폴리실리콘 하부전극 표면에 생성된 자연산화막을 수소 또는 Ar, He 등의 불활성기체 플라즈마로 완전 제거한 후 대기중에 노출없이 하부전극 표면을 질화처리하여 하부전극의 산화를 방지하는데 그 특징이 있다. 본 발명에서는 Ta205막 캐패시터 하부전극의 내산화성을 보다 증가시키기 위한 방법으로, 폴리실리콘 하부전극 상에 생성된 자연산화막을 플라즈마 처리장비에서 환원반응을 이용한 수소 플라즈마 처리 또는 물리적 건식식각 특성을 갖는 불활성 기체(Ar, He등) 플라즈마 처리 등으로 10 Å 내지 20 Å 두께의 자연산화막을 제거한 다음 대기중에 노출없이 폴리실리콘막 하부전극 표면을 질화 플라즈마 처리하여 내산화특성이 우수한 완전한 질화막을 폴리실리콘 표면에 형성한다. 이와 같이 표면이 질화처리된 폴리실리콘 하부전극은 Ta205막 형성 및 열처리 공정에서도 산화되지 않으므로 균일한 전하 저장용량을 갖게 된다.

Description

하부전극의 산화를 방지할 수 있는 캐패시터 제조 방법
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 캐패시터의 폴리실리콘 하부전극의 산화를 효과적으로 방지할 수 있는 캐패시터 제조 방법에 관한 것이다.
종래 Ta2O5막을 유전막으로 갖는 캐패시터 제조 공정에서는, 하부전극인 폴리실리콘막을 퍼니스(furnace)형 화학기상증착(chemical vapor deposition, 이하 CVD라 함) 장치에서 증착한 후, 고유전율 박막인 Ta2O5막을 증착하기 전에 하부전극인 폴리실리콘의 산화를 방지하기 위한 질화(Nitridation)공정을 급속열처리(Rapid Thermal Process, 이하 RTP) 장비에서 실시한다. 이러한 공정을 RTN(Rapid Thermal Nitridation) 공정이라 한다. 즉, 폴리실리콘이 대기중에 노출되면, 폴리실리콘 상에 10 Å 내지 20 Å 두께의 자연산화막 생성되는데, 이러한 자연산화막을 완충산화식각제(Buffered Oxide Etchant, 이하 BOE라 함)등으로 제거한 후, RTP장비에서 RTN 처리를 하여 폴리실리콘 위에 수십 Å 두께의 질화막을 형성시킨다.
이와 같이 폴리실리콘 위에 질화막이 생성되면, 이후 산소 분위기에서 실시되는 Ta2O5막 증착 공정 및 Ta2O5막 열처리 공정에서 하부전극인 폴리실리콘이 산화되는 것을 방지할 수 있다. 그러나, 전술한 일련의 공정으로도 폴리실리콘 하부전극의 산화를 효과적으로 방지하지 못하고 있다. 그 이유는 폴리실리콘 상의 자연산화막을 BOE등으로 제거하고, 질화처리를 위하여 RTP 장비에 옮겨지는 동안에 웨이퍼가 대기중에 노출되므로, 폴리실리콘 하부전극 상에 다시 수 Å의 자연산화막이 생성되게 된다.
이와 같이 자연산화막이 재 생성된 폴리실리콘 표면에 질화처리를 하게되면, 폴리실리콘 표면에는 실리콘산질화막(SixOyNz)(14)이 도1과 같이 형성된다. 도1에서 도면 부호 '10'은 반도체 기판, '11'은 층간절연막, '12'는 콘택, '13'은 폴리실리콘 하부전극, '14'는 실리콘산질화막을 나타낸다.
산화분위기에서 실리콘산질화막은 완전한 질화막보다 내산화성이 떨어지므로, 폴리실리콘 하부전극(13) 상에 Ta2O5막을 형성하는 산화분위기 공정에서 폴리실리콘 하부전극이 어느 정도 산화되어, 전하저장용량이 감소된다.
이에 따른 전하저장용량 감소를 보상하기 위해서는 캐패시터의 면적을 증가시키거나 Ta2O5막의 두께를 감소시켜야 하는데, 캐패시터의 면적을 증가시키기 위하여 전극을 높게 형성하는 방법은 단차의 증가를 가져와 평탄화 공정이 수반되어야 하는 등 후속 공정을 어렵게 하는 문제점이 있으며, Ta205막의 두께를 감소시키는 방법은 공정상 한계가 있다.
상기와 같은 문제점을 해결하기 위한 본 발명은 하부전극의 산화를 효과적으로 억제하여 캐패시터의 전하저장용량 감소를 방지할 수 있는 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
도1은 종래 기술에 따른 캐패시터의 하부전극 형성 공정 단면도,
도2a 내지 도2e는 본 발명의 일실시예에 따른 캐패시터의 하부전극 형성 공정 단면도.
* 도면의 주요부분에 대한 도면부호의 설명
20: 반도체 기판 21: 층간절연막
22: 콘택 23: 하부전극
24: 자연산화막 25: 질화막
상기와 같은 목적을 달성하기 위한 본 발명은 폴리실리콘막으로 하부전극을 형성하는 제1 단계; 플라즈마 처리를 실시하여 상기 하부전극 상에 형성된 자연산화막을 제거하는 제2 단계; 상기 제2 단계에 실시 후, 대기중 노출없이 질소 플라즈마 처리 공정을 실시하여 상기 하부전극 표면에 질화막을 형성하는 제3 단계; 상기 질화막 상에 유전막을 형성하는 제4 단계; 및 상기 유전막 상에 상부전극을 형성하는 제5 단계를 포함하는 캐패시터 제조 방법을 제공한다.
본 발명은 대기중에 노출된 폴리실리콘 하부전극 표면에 생성된 자연산화막을 수소 또는 Ar, He 등의 불활성기체 플라즈마로 처리한 다음, 대기중에 노출없이 하부전극 표면을 질화처리하여 하부전극의 산화를 방지하는데 그 특징이 있다.
본 발명에서는 Ta205막 캐패시터 하부전극의 내산화성을 보다 증가시키기 위한 방법으로, 폴리실리콘 하부전극 상에 생성된 자연산화막을 플라즈마 처리 장치에서 환원반응을 이용한 수소 플라즈마 처리 또는 물리적 건식식각 특성을 갖는 불활성 기체(Ar, He등) 플라즈마 처리 등으로 10 Å 내지 20 Å 두께의 자연산화막을 제거하고, 대기중에 노출없이 폴리실리콘 하부전극을 질화 플라즈마 처리하여 내산화특성이 우수한 완전 질화막성분을 폴리실리콘 표면에 형성한다. 이와 같이 표면이 질화처리된 폴리실리콘 하부전극은 Ta205막 형성 및 열처리 공정에서도 산화되지 않으므로 균일한 전하 저장용량을 갖게 된다.
이하, 도2a 내지 도2e를 참조하여 본 발명의 일실시예에 따른 실린더형 캐패시터의 하부전극 형성 방법을 설명한다.
먼저, 도2a에 도시한 바와 같이 반도체 기판(20) 상에 형성된 층간절연막(21)을 선택적으로 식각하여 반도체 기판을 노출시키는 콘택홀을 형성하고, 콘택홀을 통하여 하부전극과 연결되는 콘택(22) 및 폴리실리콘 하부전극(23)을 형성한다.
이와 같이 형성된 폴리실리콘 하부전극(23)이 대기중에 노출되면 도2b에 도시한 바와 같이 폴리실리콘 하부전극(23) 상에 10Å 내지 20Å 두께의 자연산화막(24)이 형성된다.
다음으로, 도2c에 도시한 바와 같이 자연산화막(24) 제거를 위한 플라즈마 처리를 실시한다. 이때, 플라즈마 처리는 13.56 MHz의 RF 전력을 이용하는 캐패시티브-커플드형(capacitive-coupled type) 플라즈마 발생장치를 사용하거나, 이온 농도 및 레디컬(radical)의 농도를 높여 산화막 식각 속도를 증가시킬 수 있는 마이크로 웨이브(Microwave) 플라즈마 장치, ICP (Inductive-Coupled Plasma)장치 또는 헤리콘 플라즈마 장치(Helicon Plasma) 장치 등의 원거리(remote)형 고밀도 플라즈마 발생장치를 사용하여 실시한다.
이때, 캐패시티브-커플드 플라즈마 발생장치를 사용할 경우 반응실 압력은 0.1Torr 내지 10 Torr가 되도록 하고, 플라즈마 발생 전력은 50 W 내지 1000 W가 되도록 하며, 웨이퍼 온도는 상온 내지 150 ℃가 되도록 한다. 또한, 플라즈마 내의 이온 및 레디컬 등을 기판으로 이동시키기 위해서는 기판 바이어스로 1000 ㎑가 넘지 않는 주파수의 RF 전력을 2000 W 이하로 인가한다.
또한, 고밀도 플라즈마 발생 장치를 사용할 경우 반응실 압력은 0.1Torr 내지 1 Torr가 되도록 하고, 플라즈마 발생 전력은 1000 W 내지 5000 W가 되도록 하며, 웨이퍼 온도는 상온 내지 650 ℃가 되도록 한다. 이때, 기판 바이어스로 1000 ㎑가 넘지 않는 주파수의 RF 전력을 2000 W 이하로 인가하거나, 13.56 MHz의 고주파 RF 전력을 인가하거나 또는 500 V가 넘지 않는 음 또는 양의 DC 전력을 인가한다.
플라즈마 발생 기체로는 소자를 열화시킬 위험이 없고 산화막만 제거할 수 있도록 불소(fluorine)기가 없는 수소 기체, Ar, He 등의 불활성 기체를 사용한다. 또는 불소기가 없는 수소기체, 또는 불활성 기체의 혼합기체를 사용할 수 있다. 수소 플라즈마는 CF4, NF3등의 불소기를 함유한 기체보다는 산화막을 제거하는 속도가 느리지만, 폴리실리콘의 전기적 특성을 열화시키지는 않기 때문에 얇은 두께의 산화막 제거용으로는 적합하다. 한편, Ar, He등 불활성 기체를 이용한 플라즈마 처리는 물리적 식각특성(sputtering)으로 산화막을 제거하는 것이다.
플라즈마 식각 공정을 통하여 폴리실리콘 하부전극(23) 표면 위의 자연산화막을 제거하고 난 다음, 도2d에 도시한 바와 같이 대기중에 노출없이 질소 플라즈마 처리 공정을 실시하여, 도2e에 나타낸 것처럼 폴리실리콘 하부전극(23) 표면에 내산화특성을 갖는 질화막(25)을 형성한다. 이때, 질소 플라즈마 처리 공정은 자연산화막을 제거하기 위한 플라즈마 발생 장치와 동일한 챔버에서 실시하거나. 자연산화막 제거를 위한 플라즈마 발생 장치와 연결된 진공 장비 내에 구비된 급속열처리 반응실에서 실시하며, 700 ℃ 내지 950 ℃ 온도의 NH3또는 NH3및 N2의 혼합 분위기에서 10분 이내로 실시한다. 이때, 질소 플라즈마 처리에 의해 형성되는 질화막의 두께를 얇게 하기 위해서, 웨이퍼 온도를 400 ℃ 이하로 낮추면서 플라즈마 발생 전력을 높여 질소 플라즈마의 밀도를 높인다.
이와 같이 폴리실리콘 하부전극의 표면의 자연산화막이 완전히 제거된 상태에서 질화처리를 하게되므로, 폴리실리콘 하부전극(23) 상에 내산화 특성이 우수한 표면 질화막이 수십 Å 두께로 형성된다. 폴리실리콘의 산화를 방지하기 위해 형성된 질화막도 전기적으로 유전체이므로 질화막의 두께가 증가하게 되면 캐패시터의 전하저장용량이 감소되는데, 질소 플라즈마 처리공정에서는 플라즈마 조건에 따라 폴리실리콘 표면에서의 질소함량의 조절, 즉 질화정도를 조절할 수 있기 때문에 비교적 얇은 두께로 내산화 특성이 우수한 질화막을 형성할 수 있다.
전술한 바와 같이 폴리실리콘 하부전극의 표면에 질화막을 형성한 후, Ta205막을 증착하고, 후속 산화 플라즈마 처리 및 산화 열처리를 실시하여 Ta205막 내의 탄소(C) 등과 같은 불순물 제거를 제거함과 동시에 Ta205막을 결정화시킨다. 이러한 산화 분위기에서 열처리를 실시하는 동안, 폴리실리콘 하부전극 표면에 형성된 질화막이 효과적으로 산화를 방지하여 폴리실리콘 하부전극이 산화되는 것을 억제할 수 있다.
이어서, 상기 질화막(25) 상에 Ta205유전막 및 상부전극을 형성하여 캐패시터를 제조한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은, 자연산화막 제거 및 질화처리를 동일 플라즈마 장치 내에서 실시함에 따라 폴리실리콘 하부전극 상에 내산화 특성이 양호한 질화막을 형성할 수 있어 후속되는 산화분위기 공정에서 하부전극 표면의 산화를 방지할 수 있다. 이에 따라, 캐패시터의 전하저장용량 감소를 방지할 수 있다. 즉, 하부전극의 산화가 효과적으로 억제되어, 종래와 같은 크기의 전하저장용량을 갖더라도 Ta205막을 보다 두껍게 형성할 수 있어 누설전류 측면에서 유리하다. 또한, 전하저장용량 증가를 위해 전극의 높이를 증가시키는 방법을 피할 수 있어 평탄화에 대한 부담감이 줄어든다. 따라서, 소자의 수율 및 신뢰성을 보다 향상시킬 수 있다.

Claims (9)

  1. 캐패시터 제조 방법에 있어서,
    폴리실리콘막으로 하부전극을 형성하는 제1 단계;
    플라즈마 처리를 실시하여 상기 하부전극 상에 형성된 자연산화막을 제거하는 제2 단계;
    상기 제2 단계에 실시 후, 대기중 노출없이 질소 플라즈마 처리 공정을 실시하여 상기 하부전극 표면에 질화막을 형성하는 제3 단계;
    상기 질화막 상에 유전막을 형성하는 제4 단계; 및
    상기 유전막 상에 상부전극을 형성하는 제5 단계
    를 포함하는 캐패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 제2 단계에서,
    수소 기체, 불활성 기체 또는 수소기체와 불활성 기체의 혼합기체를 사용하는 것을 특징으로 하는 캐패시터 제조 방법.
  3. 제 2 항에 있어서,
    상기 제2 단계는,
    캐패시티브-커플드형(capacitive-coupled type) 플라즈마 발생장치를 사용하거나,
    원거리(remote)형 고밀도 플라즈마 발생장치인, 마이크로 웨이브(Microwave) 플라즈마 장치, 전자공명(electron cyclotron resonance) 플라즈마 장치, ICP (Inductive-Coupled Plasma)장치 또는 헤리콘 플라즈마(Helicon Plasma)장치에서 실시하는 것을 특징으로 하는 캐패시터 제조 방법.
  4. 제 3 항에 있어서,
    상기 제2 단계는,
    상기 캐패시티브-커플드형 플라즈마 발생장치를 사용하여,
    0.1Torr 내지 10 Torr의 압력에서 50 W 내지 5000 W의 플라즈마 발생 전력을 인가하고, 웨이퍼 온도를 상온 내지 150 ℃인 조건에서 실시하는 것을 특징으로 하는 캐패시터 제조 방법.
  5. 제 4 항에 있어서,
    상기 제2 단계에서,
    기판 바이어스(bias)로,
    1000 W가 넘지 않으며 주파수가 1000 ㎑를 넘지 않는 RF 전력을 인가하는 것을 특징으로 하는 캐패시터 제조 방법.
  6. 제 3 항에 있어서,
    상기 제2 단계는,
    상기 원거리형 고밀도 플라즈마 발생장치를 사용하여,
    0.1Torr 내지 1 Torr의 압력에서 100 W 내지 5000 W의 플라즈마 발생 전력을 인가하고, 웨이퍼 온도를 상온 내지 650 ℃인 조건에서 실시하는 것을 특징으로 하는 캐패시터 제조 방법.
  7. 제 6 항에 있어서,
    상기 제2 단계에서,
    기판 바이어스(bias)로,
    1000 W가 넘지 않으며 주파수가 1000 ㎑를 넘지 않는 RF 전력을 인가하거나, 13.56 MHz의 고주파 RF 전력을 인가하거나, 또는
    500 V가 넘지 않는 음 또는 양의 DC 전력을 인가하는 것을 특징으로 하는 캐패시터 제조 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제2 단계 및 상기 제3 단계는 동일 챔버에서 실시하거나 또는
    상기 제3 단계는,
    상기 제2 단계가 실시되는 장치와 연결된 진공 장비 내에 구비된 급속열처리 장치에서 실시하는 것을 특징으로 하는 캐패시터 제조 방법.
  9. 제 8 항에 있어서,
    상기 제3 단계는,
    NH3또는 NH3및 N2의 혼합 분위기에서 700 ℃ 내지 950 ℃ 온도로 10분이 넘지 않는 시간동안 실시하는 것을 특징으로 하는 캐패시터 제조 방법.
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