KR20040086384A - 절연막 형성 방법 - Google Patents

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나카무라겐지
오자키시게노리
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사사키마사루
마츠야마세이지
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Abstract

전자 디바이스용 기재 상에 절연막을 형성하는 공정에 있어서, 상기 공정에 포함되는 절연막 특성을 제어하는 2 이상의 공정을 동일한 동작 원리하에서 행하여, 기재 표면의 절연막을 형성한다. 대기에의 폭로를 피하여, 세정, 산화, 질화, 박막화 등의 처리를 실시함으로써, 세정도가 높은 절연막의 형성이 가능해진다. 또한, 동일한 동작 원리를 이용하여 절연막의 형성에 관한 여러 가지 공정을 실행함으로써, 장치 형체의 간략화를 실현하여, 특성이 우수한 절연막을 효율적으로 형성할수 있다.

Description

절연막 형성 방법{METHOD FOR FORMING INSULATION FILM}
본 발명은 반도체 내지 반도체 장치, 액정 디바이스 등의 전자 디바이스 재료의 제조에 일반적으로 널리 적용할 수 있는데, 여기서는 설명의 편의를 위해, 반도체 장치(devices)의 배경 기술을 예로 들어 설명하기로 한다.
실리콘을 비롯한 반도체 내지 전자 디바이스 재료용 기재에는 산화막을 비롯한 절연막 형성, CVD 등에 의한 성막, 에칭 등의 여러 가지 처리가 실시된다.
최근의 반도체 디바이스의 고성능화는 트랜지스터를 비롯한 상기 디바이스의 미세화 기술 상에 발전해 왔다고 해도 과언이 아니다. 현재도 한층 더 고성능화를목표로 하여 트랜지스터의 미세화 기술의 개선이 이루어지고 있다. 최근의 반도체 장치의 미세화 및 고성능화의 요청에 따라(예컨대, 누설 전류의 점에서), 보다 고성능 절연막에 대한 필요성이 현저히 높아지고 있다. 이것은, 종래의 비교적 집적도가 낮은 디바이스에 있어서는 사실상 문제가 되지 않을 정도의 누설 전류라도 최근의 미세화 ·고집적화 및/또는 고성능화된 디바이스에 있어서는, 심각한 문제를 일으킬 가능성이 있기 때문이다. 특히, 최근 시작된, 소위 유비쿼터스(ubiquitous) 사회(언제라도 어디서나 네트워크에 연결되는 전자 디바이스를 매체로 한 정보화 사회)에 있어서의 휴대형 전자기기의 발달에는 저소비 전력 디바이스가 필수적이기 때문에, 이 누설 전류의 저감이 매우 중요한 과제가 된다.
전형적으로는, 예컨대 차세대 MOS 트랜지스터를 개발하는 데에 있어서, 전술한 바와 같은 미세화 기술이 진행됨에 따라서 게이트 절연막의 박막화가 한계에 다다르고 있어, 극복하여야 할 큰 과제가 대두되고 있다. 즉, 공정 기술로서는 현재 게이트 절연막으로서 이용되고 있는 실리콘 산화막(SiO2)을 극한(1∼2 원자층 레벨)까지 박막화하는 것이 가능하지만, 2 nm 이하의 막 두께까지 박막화한 경우, 양자 효과에 의한 다이렉트 터널에 의해 누설 전류의 지수 함수적 증가가 생겨, 소비 전력이 증대해 버린다는 문제가 있다.
현재, IT(정보 기술) 시장은 데스크탑형 퍼스널 컴퓨터나 가정 전화 등으로 대표되는 고정식 전자 디바이스(콘센트로부터 전력을 공급받는 디바이스)에서, 인터넷 등에 언제 어디서나 액세스할 수 있는 「유비쿼터스 ·네트워크 사회」로의변모를 이룰려고 하고 있다. 따라서, 극히 가까운 미래에, 휴대 전화나 자동차 네비케이션 시스템 등의 휴대 단말이 주류가 된다고 생각된다. 이러한 휴대 단말은 그 자체가 고성능 디바이스일 것이 요구되는데, 이와 동시에 상기 고정식 디바이스에서는 그다지 요구되지 않는 소형 및 경량 특성과 함께, 장시간 사용에 견딜 수 있는 기능을 갖출 것이 전제가 된다. 따라서, 휴대 단말에 있어서는, 이들의 고성능화를 도모하면서, 또한 소비 전력의 저감화가 매우 중요한 과제로 되고 있다.
전형적으로는, 예컨대 차세대 MOS 트랜지스터를 개발하는 데에 있어서, 고성능의 실리콘 LSI의 미세화를 추구해 나가면 누설 전류가 증대되어, 소비 전력이 늘어난다는 문제가 생기고 있다. 그래서 성능을 추구하면서 소비 전력을 적게 하기 위해서는, MOS 트랜지스터의 게이트 누설 전류를 증가시키는 일없이 트랜지스터의 특성을 향상시킬 필요가 있다.
이러한 미세화 및 특성의 향상을 양립시키기 위해서는, 양질이며 또한 얇은 (예컨대, 막 두께가 15 A; 옹그스트롱 이하 정도) 절연막 형성이 불가결하다.
그러나, 양질의 얇은 절연막의 형성은 매우 곤란하다. 예컨대, 종래의 열산화법 또는 CVD(화학 기상 증착법)로 이러한 절연막을 성막한 경우에는 막질 또는 막 두께 중 어느 한 쪽의 특성이 불충분했다.
본 발명은 여러 가지 특성(예컨대, 극박막 두께의 제어 또는 높은 청정도 등)이 우수한 절연막을 효율적으로〔예컨대, 하나의 반응실에서 여러 가지 공정을 실행함에 따른 작은 풋프린트나, 동일한 동작 원리의 반응실에서 여러 가지 공정을 실행함에 따른 조작성의 간략화, 장치 간의 상호 오염(cross-contamination)의 억제 등〕 제조하는 방법에 관한 것이다. 본 발명의 전자 디바이스 재료의 제조 방법은, 예컨대 반도체 내지 반도체 디바이스(예컨대, 특성이 우수한 게이트 절연막을 갖는 MOS형 반도체 구조를 갖는 것)용의 재료를 형성하기 위해서 적합하게 사용될 수 있다.
도 1은 본 발명에 의해 형성할 수 있는 MOS 구조의 일례를 도시하는 모식 단면도이다.
도 2는 본 발명의 절연막의 형성 방법에 사용할 수 있는 반도체 제조 장치의 일례를 도시하는 부분 모식 단면도이다.
도 3은 본 발명의 절연막의 형성 방법에 사용할 수 있는 평면 안테나(RLSA; Slot Plane Antenna 내지 SPA라 불리는 경우도 있음) 플라즈마 처리 유닛의 일례를 도시하는 모식적인 수직 단면도이다.
도 4는 본 발명의 전자 디바이스 재료의 제조 장치에 사용할 수 있는 RLSA의 일례를 도시하는 모식적인 평면도이다.
도 5는 산화전 플라즈마 처리를 실시한 경우와 산화전 플라즈마 처리를 실시하지 않은 경우의 산화막의 누설 특성을 나타내는 그래프이다. 횡축은 전기적 막 두께, 종축은 게이트 전압 Vfb-0.4V에 있어서의 게이트 산화막의 누설 전류치이다.
도 6은 같은 막의 플랫 밴드 특성을 도시한다. 횡축은 전기적 막 두께, 종축은 플랫밴드 전압이다.
도 7a는 본 발명에 있어서의 복수 공정(multi-process)을 이용한 게이트 산질화막의 전기적 막 두께의 시간 경과에 따른 변화(각 공정에 있어서의 전기적 막 두께의 변화)를 도시한다. 횡축은 처리 시각, 종축은 전기적 막 두께이다.
도 7b는 도 6과 같은 식의 막의 플랫 밴드 전압의 시간 경과에 따른 변화(각 공정에 있어서의 플랫 밴드 전압의 변화)를 도시한다. 횡축은 처리 시각, 종축은 플랫 밴드 전압이다.
도 8은 도 6과 같은 식의 막에 있어서의 막 중 산소 농도의 SIMS 분석 결과를 도시하는 도면으로서, 횡축은 분석에 있어서의 에칭 시간, 종축은 산소 신호 강도를 나타낸다.
도 9는 게이트 산화막이나 게이트 절연막이 성막되는 실리콘 기판 표면의 일례를 도시하는 모식 단면도이다.
도 10은 기판 표면 상에의 플라즈마 처리의 일례를 도시하는 모식 단면도이다.
도 11은 플라즈마를 이용하는 기판 상에의 SiO2막의 성막 및 질화 처리, 수소 플라즈마 처리의 일례를 도시하는 모식 단면도이다.
도 12는 Hi-k 재료의 성막의 일례를 도시하는 모식 단면도이다.
도 13은 Hi-k 재료막 상에의 게이트 전극의 형성의 일례를 도시하는 모식 단면도이다.
도 14는 MOS 커패시터의 형성의 일례를 도시하는 모식 단면도이다.
도 15는 이온 주입(implantation)에 의한 소스, 드레인 형성의 일례를 도시하는 모식 단면도이다.
도 16은 본 발명에 의해 얻어지는 MOS 트랜지스터 구조의 일례를 도시하는모식 단면도이다.
본 발명의 목적은 전술한 종래 기술의 결점을 해소한 전자 디바이스용 기재상의 얇은 절연막의 형성 방법을 제공하는 데에 있다.
본 발명의 다른 목적은 그 후의 처리(CVD 등에 의한 성막, 에칭 등)를 적합하게 실행할 수 있는, 막질 또는 막 두께의 어느 것이나 우수한 절연막을 부여할 수 있는, 전자 디바이스용 기재 표면의 얇은 절연막 형성 방법을 제공하는 데에 있다.
본 발명의 또 다른 목적은, 동일한 동작 원리를 이용하여 상기 절연막의 형성에 관한 여러 가지 공정을 실행함으로써, 장치 형체의 간략화를 실현하여 특성이 우수한 절연막을 효율적으로 형성하는 데에 있다.
본 발명자는 예의 연구한 결과, 종래와 같은 하나의 장치로 하나의 공정을 실행할 뿐만 아니라, 하나의 장치로 여러 가지 공정을 행할 수 있는 방법을 이용하여 절연막을 형성하는 것이 상기 목적 달성을 위해 매우 효과적이라는 것을 발견했다.
본 발명에 의한 전자 디바이스용 기재 표면의 절연막 형성 방법은 상기 지견에 기초한 것으로서, 보다 상세하게는, 전자 디바이스용 기재 상에 절연막을 형성하는 공정에 있어서, 상기 공정에 포함되는 절연막 특성을 제어하는 2 이상의 공정이 동일한 동작 원리 하에서 이루어지는 것을 특징으로 하는 것이다.
본 발명에서는, 예컨대 전자 디바이스용 기재에 적어도 희가스를 포함하는 처리 가스를 이용한 플라즈마를 조사함으로써 세정 효과를 얻을 수 있고, 같은 플라즈마에 산소나 질소를 포함함으로써 산화나 질화를 실행할 수 있으며, 산화막을 비롯한 산소 원자를 포함하는 절연막에 같은 플라즈마에 적어도 수소를 포함함으로써 절연막의 두께를 저감시킬 수 있다.
상기 구성을 갖는 본 발명의 절연막의 형성 방법에 따르면, 예컨대 막질에중점을 두고 임의 두께의 막을 형성한 후에, 특정한 플라즈마 처리로 박막화함으로써, 임의의 막 두께의 절연막을 용이하게 얻을 수 있다.
이하, 필요에 따라서 도면을 참조하면서 본 발명을 더욱 구체적으로 설명하기로 한다. 이하의 기재에 있어서 양비(量比)를 나타내는 「부」 및 「%」는 특별한 제한이 없는 한 질량 기준으로 한다.
(절연막의 형성 방법)
본 발명에서는, 전자 디바이스용 기재에 적어도 희가스를 포함하는 처리 가스를 이용한 플라즈마를 조사함으로써 세정 효과를 얻을 수 있고, 같은 플라즈마에 산소나 질소를 포함함으로써 산화나 질화를 실행할 수 있으며, 산화막을 비롯한 산소 원자를 포함하는 절연막에 같은 플라즈마에 적어도 수소를 포함함으로써 절연막의 두께를 저감시키는 등의 2 이상의 공정을 임의로 조합함으로써, 매우 얇은 (15 A 이하) 절연막을 형성할 수 있다. 본 발명의 절연막의 형성 방법의 적용 대상은 특별히 제한되지 않지만, 본 발명은, 예컨대 성막 조건 등에 민감한 고유전률(High-k) 재료의 성막에 특히 적합한 표면을 가진 얇은 절연막을 부여한다.
(형성되는 절연막)
본 발명에 의해 형성할 수 있는 절연막의 조성, 두께, 형성법, 특성은 다음과 같다.
조성 : 산화막, 산질화막, 질화막
형성법 : 적어도 희가스를 포함하는 플라즈마를 이용한 단일 용기 내에 있어서, 전자 기재 상에 세정, 산화, 질화, 박막화의 1 또는 2 이상의 공정을 실시함.혹은, 동일한 동작 원리에 의해 형성되는 적어도 희가스를 포함하는 플라즈마를 복수의 용기 내에 발생시켜, 전자 기재 상에 세정, 산화, 질화, 박막화의 공정을 실시함.
두께 : 물리적 박막 5 A∼20 A
(막질 및 막 두께의 평가)
본 발명에 의해 얻어진 얇은 절연막의 막질 및 막 두께의 정도는, 예컨대 상기 표면 상에 실제로 High-k 재료를 성막함으로써, 적합하게 평가할 수 있다. 이 때에 양질의 High-k 재료막을 얻을 수 있었는지의 여부는, 예컨대 문헌(VLSI 디바이스의 물리, 기시노마사츠요 ·고야나기미츠마사 저, 마루젠 P62∼P63)에 기재된 것과 같은 표준 MOS 반도체 구조를 형성하여, 그 MOS의 특성을 평가함으로써, 상기 절연막 자체의 특성 평가를 대신할 수 있다. 이러한 표준 MOS 구조에서는, 상기 구조를 구성하는 절연막의 특성이 MOS 특성에 강한 영향을 주기 때문이다.
이러한 MOS 구조의 형성으로서는, 예컨대 후술하는 실시예 1의 조건으로, 그 High-k 재료막을 포함하는 MOS 커패시터를 형성할 수 있다. 이와 같이 실시예 1의 조건으로, High-k 재료막을 포함하는 MOS 커패시터를 형성한 경우에, 본 발명에서는, 하기와 같은 (1) 플랫 밴드 특성 또는 (2) 누설 특성(보다 바람직하게는 이들 양쪽 모두)을 얻을 수 있는 것이 바람직하다.
(1) 바람직한 플랫 밴드 특성 : 열산화막과 비교하여 ±50 mV 이내
(2) 누설 특성 : 열산화막과 비교하여 1 자릿수 이하의 저감
(후처리와의 조합)
본 발명의 절연막의 형성 방법에 의해 얻어지는 얇은 절연막은 여러 가지의 계속되는 처리에 적합한 것이 된다. 이러한 「후처리」는 특별히 제한되지 않고, 산화막의 형성, CVD 등에 의한 성막, 에칭 등의 여러 가지 처리라도 좋다. 본 발명의 절연막의 형성 방법은 저온에서 실행할 수 있기 때문에, 그 후의 처리도 비교적 저온(바람직하게는 600℃ 이하, 나아가서는 500℃ 이하)의 온도 조건하의 처리와 조합한 경우에, 특히 효과적이다. 그 이유는 본 발명을 이용함으로써, 디바이스 제작 공정에 있어서 가장 고온을 필요로 하는 공정의 하나인 산화막 형성을 저온에서 행할 수 있기 때문에, 높은 열 이력을 피한 디바이스 제작이 가능해지고 있기 때문이다.
(전자 디바이스용 기재)
본 발명에 있어서 사용 가능한 상기 전자 디바이스용 기재는 특별히 제한되지 않으며, 공지의 전자 디바이스용 기재의 1종 또는 2종 이상의 조합에서 적절하게 선택하여 사용하는 것이 가능하다. 이러한 전자 디바이스용 기재의 예로서는, 예컨대 반도체 재료, 액정 디바이스 재료 등을 들 수 있다. 반도체 재료의 예로서는, 예컨대 단결정 실리콘을 주성분으로 하는 재료, 실리콘 게르마늄을 주성분으로 하는 재료 등을 들 수 있다.
(처리 가스)
본 발명에 있어서 사용 가능한 처리 가스는, 적어도 희가스를 포함하는 한 특별히 제한되지 않으며, 전자 디바이스 제조에 사용할 수 있는 공지의 처리 가스의 1종 또는 2종 이상의 조합에서 적절하게 선택하여 사용하는 것이 가능하다. 이러한 처리 가스(희가스)의 예로서는, 예컨대 Ar, He, Kr, Xe, Ne, O2, N2, H2, NH3를 들 수 있다.
(처리 조건)
본 발명의 절연막의 형성에 있어서는, 생성되어야 할 얇은 절연막의 특성의 점에서는, 하기의 조건을 적합하게 사용할 수 있다.
희가스(예컨대, Kr, Ar, He, Xe 또는 Ne) : 500∼3000 sccm, 보다 바람직하게는 1000∼2000 sccm,
세정 공정에서는, 적어도 희가스를 포함하는 처리 가스로, 수소 가스를 더욱 첨가할 수 있다. 수소 가스의 유량은 H2: 0∼100 sccm, 보다 바람직하게는 0∼50 sccm 이다.
산화 공정에서는, 적어도 희가스와 산소를 포함하는 처리 가스로, 산소 가스 유량은 O2: 10∼500 sccm, 보다 바람직하게는 10∼200 sccm이다.
질화 공정에서는, 적어도 희가스와 질소를 포함하는 처리 가스로, 질소 가스 유량은 N2: 3∼300 sccm, 보다 바람직하게는 20∼200 sccm 이다.
에칭 공정에서는 적어도 희가스와 수소를 포함하는 처리 가스로, 수소 가스 유량은 H2: 0∼100 sccm, 보다 바람직하게는 0∼50 sccm 이다.
온도 : 실온 25℃∼500℃, 보다 바람직하게는 250∼500℃, 특히 바람직하게는 250∼400℃
압력 : 3∼500 Pa, 보다 바람직하게는 7∼260 Pa,
마이크로파 : 1∼5 W/cm2, 보다 바람직하게는 2∼4 W/cm2, 특히 바람직하게는 2∼3 W/cm2
본 발명에 있어서 사용 가능한 플라즈마는 특별히 제한되지 않지만, 균일한 박막화가 용이하게 얻어진다는 점에서는, 전자 온도가 비교적 낮고 또 고밀도의 플라즈마를 이용하는 것이 바람직하다.
(적합한 플라즈마)
본 발명에서 적합하게 사용할 수 있는 플라즈마의 특성은 다음과 같다.
전자 온도 : 0.5∼2.0 eV
밀도 : 1E10∼5E12/cm3
플라즈마 밀도의 균일성 : ±10%
(평면 안테나 부재)
본 발명의 절연막의 형성 방법에 있어서는, 복수의 슬롯을 갖는 평면 안테나 부재를 통해 마이크로파를 조사함으로써 전자 온도가 낮고 또한 고밀도의 플라즈마를 형성하는 것이 바람직하다. 본 발명에서는, 이러한 우수한 특성을 갖는 플라즈마를 이용하여 산질화막을 형성하기 때문에, 플라즈마 손상이 작고, 또한 저온에서 반응성이 높은 공정이 가능해진다. 본 발명에서는, 또한 (종래의 플라즈마를 이용한 경우에 비교하여) 평면 안테나 부재를 통해 마이크로파를 조사함으로써, 보다 적합하게 박막화된 절연막의 형성이 용이하다는 이점을 얻을 수 있다.
본 발명에 따르면, 박막화된 절연막을 형성할 수 있다. 따라서, 이 박막화된 절연막 상에 다른 층(예컨대, 다른 절연층)을 형성함으로써, 특성이 우수한 반도체 장치의 구조를 형성하는 것이 용이하게 된다. 본 발명에 의해 박막화된 절연막은 상기 박막화 절연막의 표면 상에의 High-k 재료막의 성막에 특히 적합하다.
(High-k 재료)
본 발명에 있어서 사용 가능한 High-k 재료는 특별히 제한되지 않지만, 물리적 막 두께를 증가시키는 점에서는 k(비유전률)의 값이 7 이상, 나아가서는 10 이상인 것이 바람직하다.
이러한 High-k 재료의 예로서는, Al2O3, ZrO2, HfO2, Ta2O5및 ZrSiO, HfSiO 등의 실리케이트; ZrAlO 등의 알루미네이트로 이루어지는 그룹에서 선택되는 1 또는 2 이상의 것을 적합하게 사용할 수 있다.
(동일 용기 내에서의 처리)
이하에 설명하는 「동일한 용기 내」란, 어떤 공정 후에, 피처리 기재를 상기 용기의 벽을 통과시키는 일없이 이어지는 처리에 이용하는 것을 말한다. 복수의 용기를 조합시켜 이루어지는, 소위 「클러스터」 구조를 이용한 경우, 상기 클러스터를 구성하는 다른 용기 사이에서 이동이 있었다면, 본 발명에서 말하는 「동일한 용기 내」가 아닌 것으로 한다.
본 발명에 있어서, 이와 같이 「동일한 용기 내」에서, 처리하여야 할 기재(실리콘 기판 등)를 대기에 폭로하지 않고, 연속적으로 복수의 공정을 동일한 원리를 가진 반응실 내에서 실행할 수 있게 되어, 예컨대 하나의 반응실에서 모든 공정을 실행함으로써 풋프린트의 저감이 실현된다. 또한, 각 공정을 별도의 반응실에서 처리하는 경우도, 동작 원리가 동일한 반응실을 나란히 늘어놓기 때문에, 가스 배관이나 조작 패널을 동일한 것으로 할 수도 있어, 우수한 메인터넌스, 조작성을 실현할 수 있다. 더욱이, 동일한 장치이기 때문에 장치 사이에서 날아 들어오는 오염의 가능성은 낮으며, 복수의 반응실을 갖는 클러스터 구성을 채택할 지라도 처리 순서를 여러 가지로 바꾸는 것이 가능하다. 이 방법을 이용하면 여러 가지 특성을 갖는 게이트 절연막의 제작이 가능해진다.
본 발명을 이용하여 제작된 산화막 또는 산질화막을 그대로 게이트 절연막으로서 사용하는 것도 가능한데, 본 발명을 이용하여 극박(∼10 A ; 옹그스트롱)의 산화막 또는 산질화막을 형성하고, 그 위에 High-k 등의 고유전률을 갖는 물질을 성막함으로써, High-k 물질 단독으로 게이트 절연막을 형성한 경우보다도 계면 특성, 예컨대 트랜지스터의 캐리어 이동도가 높은 적층 게이트 절연막 구조(게이트 스택 구조)를 제조하는 것도 가능해진다.
(MOS 반도체 구조의 적합한 특성)
본 발명에 의해 청정화된 기재 상에 형성할 수 있는 매우 얇고 더구나 양질의 절연막은 반도체 장치의 절연막(특히 MOS 반도체 구조의 게이트 절연막)으로서 특히 적합하게 이용할 수 있다.
본 발명에 따르면, 하기와 같이 적합한 특성을 갖는 MOS 반도체 구조를 용이하게 제조할 수 있다. 한편, 본 발명에 의해 형성된 산질화막의 특성을 평가할 때는, 예컨대 문헌(VLSI 디바이스의 물리, 기시노마사츠요 ·고야나기미츠마사 저, 마루젠 P62∼P63)에 기재된 것과 같은 표준 MOS 반도체 구조를 형성하여, 그 MOS의 특성을 평가함으로써, 상기 산질화막 자체의 특성 평가를 대신할 수 있다. 이러한 표준적인 MOS 구조에서는 상기 구조를 구성하는 산질화막의 특성이 MOS 특성에 강한 영향을 주기 때문이다.
(제조 장치의 한 형태)
이하, 본 발명의 형성 방법의 적합한 한 형태에 관해서 설명하기로 한다.
우선 본 발명의 전자 디바이스 재료의 제조 방법으로 제조할 수 있는 반도체 장치의 구조의 일례에 관해서, 절연막으로서 게이트 절연막을 갖는 MOS 구조를 갖는 반도체 장치를 도 1을 참조하면서 설명한다.
도 1을 참조하면, 이 도 1에 있어서 참조번호 1은 실리콘 기판, 11은 필드 산화막, 2는 게이트 절연막이며, 13은 게이트 전극이다. 전술한 바와 같이, 본 발명의 형성 방법에 따르면 매우 얇고 또한 양질의 게이트 절연막(2)을 형성할 수 있다. 이 게이트 절연막(2)은 도 1에 도시한 바와 같이, 실리콘 기판(1)과의 계면에 형성된 고품질의 절연막으로 이루어진다. 예컨대 2 nm 정도 두께의 산화막 혹은 산질화막에 의해 구성되어 있다.
이 예에서는, 이 품질이 높은 산화막(2)은 O2, N2및 희가스를 포함하는 처리 가스의 존재하에서, Si를 주성분으로 하는 피처리 기체에, 복수의 슬롯을 갖는 평면 안테나 부재를 통해 마이크로파를 조사함으로써 플라즈마를 형성하고, 이 플라즈마를 이용하여 상기 피처리 기체 표면에 형성된 실리콘 산질화막(이하 「SiON 막」이라고 함)으로 이루어지는 것이 바람직하다. 이러한 SiON2막을 이용했을 때에는 후술하는 바와 같이, 서로 간의 계면 특성(예컨대, 계면 준위)이 양호하고, 또한 MOS 구조로 했을 때에 양호한 게이트 누설 특성을 얻는 것이 용이하다고 하는 특징이 있다.
도 1에 도시하는 형태에 있어서는, 이 실리콘 산질화막의 표면 위에는, 또한 실리콘(폴리실리콘 또는 아모르퍼스 실리콘)을 주성분으로 하는 게이트 전극(13)이 형성되어 있다.
(제조 방법의 한 형태)
이어서, 이러한 실리콘 산질화막의 제조 방법에 관해서 설명하기로 한다.
도 2는 본 발명의 전자 디바이스 재료의 제조 방법을 실시하기 위한 반도체 제조 장치(30)의 전체 구성의 일례를 도시한 개략도(모식 평면도)이다.
도 2에 도시한 바와 같이, 이 반도체 제조 장치(30)의 대략 중앙에는, 웨이퍼(W)(도 2)를 반송하기 위한 반송실(31)이 배치되어 있고, 이 반송실(31)의 주위를 둘러싸도록, 웨이퍼에 여러 가지 처리를 하기 위한 플라즈마 처리 유닛(32, 33), 각 처리실 사이의 연통/차단 조작을 하기 위한 2개의 로드록 유닛(34, 35)이 배치되어 있다.
로드록 유닛(34, 35)의 옆으로는, 여러 가지 예비 냉각 내지 냉각 조작을 하기 위한 예비 냉각 유닛(45), 냉각 유닛(46)이 각각 배치되어 있다.
반송실(31)의 내부에는 반송 아암(37, 38)이 배치되어 있어, 상기 각 유닛(32∼36)과의 사이에서 웨이퍼(W)(도 2)를 반송할 수 있다.
로드록 유닛(34, 35)의 도면 중 전방측에는 로우더 아암(41, 42)이 배치되어 있다. 이들 로우더 아암(41, 42)은 더욱이 그 전방측에 배치된 카세트 스테이지(43) 상에 셋트된 4대의 카세트(44)와의 사이에서 웨이퍼(W)를 출납할 수 있다.
한편, 도 2 중 플라즈마 처리 유닛(32, 33)으로서는 동일 형의 플라즈마 처리 유닛이 2개 병렬로 셋트되어 있다.
더욱이, 이들 플라즈마 처리 유닛(32, 33)은 함께 싱글 챔버형 CVD 처리 유닛과 교환하는 것이 가능하며, 플라즈마 처리 유닛(32 또는 33)의 위치에 하나 또는 2개의 싱글 챔버형 CVD 처리 유닛을 셋트하는 것도 가능하다.
플라즈마 처리 유닛이 2개인 경우, 예컨대 처리 유닛(32)에서 SiO2막을 형성한 후, 처리 유닛(33)에서 SiO2막을 표면 질화하는 방법을 실행하여도 좋고, 또한 처리 유닛(32 및 33)에서 병렬로 SiO2막 형성과 SiO2막의 표면 질화를 실시하여도 좋다.
(플라즈마 처리 장치의 한 형태)
도 3은 게이트 절연막(2)의 성막에 사용할 수 있는 플라즈마 처리 유닛(32, 33)의 수직 방향의 모식 단면도이다.
도 3을 참조하면, 참조번호 50은 예컨대 알루미늄에 의해 형성된 진공 용기이다. 이 진공 용기(50)의 상면에는, 기판(예컨대 웨이퍼 W)보다도 큰 개구부(51)가 형성되어 있고, 이 개구부(51)를 막도록, 예컨대 석영이나 산화알루미늄 등의 유전체에 의해 구성된 편평한 원통 형상의 상부판(54)이 마련되어 있다. 이 상부판(54)의 하면인 진공 용기(50)의 상부측의 측벽에는 예컨대 그 둘레 방향을 따라서 균등하게 배치한 16곳의 위치에 가스 공급관(72)이 설치되고 있고, 이 가스 공급관(72)으로부터 O2나 희가스, N2및 H2등에서 선택된 1종 이상을 포함하는 처리 가스가 진공 용기(50)의 플라즈마 영역(P) 근방에 치우치지 않고 균등하게 공급되도록 되어 있다.
상부판(54)의 외측에는, 복수의 슬롯을 갖는 평면 안테나 부재, 예컨대 동판에 의해 형성된 평면 안테나(RLSA)(60)를 통해, 고주파 전원부를 이루고, 예컨대 2.45 GHz의 마이크로파를 발생하는 마이크로파 전원부(61)에 접속된 도파로(63)가 형성되어 있다. 이 도파로(63)는 RLSA(60)에 하부 가장자리가 접속된 편평한 평판형 도파로(63A)와, 이 평판형 도파로(63A)의 상면에 일단측이 접속된 원통형 도파관(63B)과, 이 원통형 도파관(63B)의 상면에 접속된 동축 도파 변환기(63C)와, 이 동축 도파 변환기(63C)의 측면에 직각으로 일단측이 접속되고 타단측이 마이크로파 전원부(61)에 접속된 직사각형 도파관(63D)을 조합하여 구성되어 있다.
상기 원통형 도파관(63B)의 내부에는 도전성 재료로 이루어지는 축부(62)의 일단측이 RLSA(60)의 상면의 대략 중앙에 접속하고, 타단측이 원통형 도파관(63B)의 상면에 접속하도록 동축형으로 형성되어 있으며, 이에 따라 상기 도파관(63B)은 동축 도파관으로서 구성되어 있다.
또, 진공 용기(50) 내에는, 상부판(54)과 대향하도록 웨이퍼(W)의 적재대(52)가 설치되어 있다. 이 적재대(52)에는 도시하지 않는 온도 조절부가 내장되어 있고, 이에 따라 상기 적재대(52)는 열판으로서 기능하도록 되어 있다. 더욱이 진공 용기(50)의 바닥부에는 배기관(53)의 일단측이 접속되어 있고, 이 배기관(53)의 타단측은 진공 펌프(55)에 접속되어 있다.
(RLSA의 한 형태)
도 4는 본 발명의 전자 디바이스 재료의 제조 장치에 사용할 수 있는 RLSA(60)의 일례를 도시하는 모식 평면도이다.
도 4에 도시한 바와 같이, 이 RLSA(60)에서는, 표면에 복수의 슬롯(60a, 60a, …)이 동심원형으로 형성되어 있다. 각 슬롯(60a)은 대략 사각형의 관통된 홈이며, 인접하는 슬롯끼리는 서로 직교하여 대략 알파벳의 「T」 문자를 형성하도록 배치되어 있다. 슬롯(60a)의 길이나 배열 간격은 마이크로파 전원부(61)로부터 발생한 마이크로파의 파장에 따라서 결정된다.
(플라즈마 처리의 한 형태)
계속해서, 본 발명에 이용하는 플라즈마 처리의 한 형태에 관해서 설명하기로 한다.
플라즈마 처리 유닛(32)(도 2) 내의 진공 용기(50)의 측벽에 설치한 게이트 밸브(도시하지 않음)를 열어, 반송 아암(37, 38)에 의해, 상기 실리콘 기판(1) 표면에 필드 산화막(11)이 형성된 웨이퍼(W)를 적재대(52)(도 3) 상에 적재한다.
이어서 게이트 밸브를 닫아 내부를 밀폐한 후, 진공 펌프(55)에 의해 배기관(53)을 통해 내부 분위기를 배기하여 소정의 진공도까지 진공빼기하여, 소정의 압력으로 유지한다. 한편 마이크로파 전원부(61)로부터 예컨대 1.80 GHz(2200 W)의 마이크로파를 발생시키고, 이 마이크로파를 도파로에 의해 안내하여 RLSA(60) 및 상부판(54)을 통해 진공 용기(50) 내에 도입하고, 이에 따라 진공 용기(50) 내의 상부측의 플라즈마 영역(P)에서 고주파 플라즈마를 발생시킨다.
여기서 마이크로파는 직사각형 도파관(63D) 내를 직사각형 모드로 전송하고, 동축 도파 변환기(63C)에서 직사각형 모드에서 원형 모드로 변환되어, 원형 모드에서 원통형 동축 도파관(63B)을 전송하고, 또한 평판형 도파로(63A)를 직경 방향으로 전송해 나가, RLSA(60)의 슬롯(60a)으로부터 방사되어, 상부판(54)을 투과하여 진공 용기(50)에 도입된다. 이 때 마이크로파를 이용하기 때문에 고밀도 ·저전자 정도의 플라즈마가 발생하고, 또 마이크로파를 RLSA(60)의 다수의 슬롯(60a)으로부터 방사하고 있기 때문에, 이 플라즈마는 균일하게 분포된다.
산화막을 형성하는 경우는 마이크로파의 도입에 앞서서 웨이퍼(W)를 도 3의 반응실(50)에 도입하여, 스테이지(52)로 가열하면서 가스 공급관(72)으로부터 산화막 형성용의 처리 가스인 크립톤이나 아르곤 등의 희가스와, 산소 가스를 각각 2000 sccm, 200 sccm의 유량으로 도입한다. 반응실의 압력을 133 Pa로 유지하고 마이크로파를 2 W/cm2로 도입함으로써 플라즈마를 발생시켜 산소 라디칼을 실리콘 웨이퍼(W) 표면에서 반응시킴으로써 실리콘 산화막을 형성한다. 산화 전처리의 경우는 처리 가스로서 희가스만을, 혹은 희가스와 수소 가스를 적합하게 사용한다. 질화 처리의 경우는 처리 가스로서 희가스와 질소를 포함하는 가스를 사용한다.
이하, 실시예에 의해 본 발명을 구체적으로 설명하기로 한다.
실시예 1
이하의 방법에 의해, 여러 가지 평가를 하기 위한 디바이스(N형 MOS 커패시터)를 형성했다.
(1) : 기판(도 9)
도 9에 도시된 바와 같이, 기판에는 P형의 실리콘 기판을 이용하여, 비저항이 8∼12 Ωcm, 면방위(100)인 것을 이용했다. 실리콘 기판 표면에는 열산화법에 의해 500 A(옹그스트롱) 희생 산화막이 성막되어 있다.
(2) : 게이트 산화전 세정
APM(암모니아, 과산화수소수, 순수한 물의 혼합액)과 HPM(염산, 과산화수소수, 순수한 물의 혼합액) 및 DHF(불산과 순수한 물의 혼합액)을 조합시킨 RCA 세정에 의해서 희생 산화막과 오염 요소(금속이나 유기물, 파티클)를 제거했다.
(3) : 산화전 플라즈마 처리(도 10)
상기 (2)의 처리후에, 기판 상에 RLSA 플라즈마 처리를 실시했다(도 10). 처리 조건은 다음과 같다. 웨이퍼를 도 2의 32 및 도 3에 나타내어지는 진공(배압 1 ×10-4Pa 이하)의 반응 처리실로 반송한 후, 기판 온도 400℃, 희가스(예컨대 Ar 가스) 1000 sccm, 압력을 7 Pa∼133 Pa(50 mTorr∼1 Torr)로 유지했다. 그 분위기 중에 복수의 슬롯을 갖는 평면 안테나 부재(RLSA)를 통해 2∼3 W/cm2의 마이크로파를 조사함으로써 희가스 플라즈마를 발생시켜, 기판 표면 상에 플라즈마 처리를 실시했다(도 10). 또, 경우에 따라서 희가스에 수소 5∼30 sccm을 포함시킴으로써, 수소 플라즈마에 의한 산화 전처리를 하는 경우가 있다.
(4) : 플라즈마 산화 공정(도 11)
상기 (3)의 처리가 실시된 실리콘 기판 상에 다음에 나타내는 바와 같은 방법으로 산화막을 형성했다. (3)의 처리가 실시된 실리콘 기판을 대기에 폭로하지 않는 채로 다음과 같은 공정을 실행〔예컨대 동일한 반응실(32)에서 처리하고, 진공 반송계를 이용하여, 대기에의 폭로를 막아 다른 반응실(33)에서 처리하는 등〕함으로써, (3)의 처리에서 얻어진 유기물 오염 제거나 자연 산화막 제거 효과를 최적으로 유지한 채로, 산화 처리를 할 수 있다. 400℃로 가열된 실리콘 기판 상에 희가스와 산소를 각각 1000∼2000 sccm, 50∼500 sccm씩 도입하고, 압력을 13 Pa∼133 Pa(100 mTorr∼1000 mTorr)로 유지했다. 그 분위기 중에 복수의 슬롯을 갖는 평면 안테나 부재(RLSA)를 통해 2∼3 W/cm2의 마이크로파를 조사함으로써 산소 및 희가스를 포함하는 플라즈마를 형성하고, 이 플라즈마를 이용하여 3의 기판 상에 SiO2막을 성막했다(도 11). 또한, 처리 시간을 포함하는 처리 조건을 바꿈으로써 막 두께를 제어했다.
(5) : 플라즈마 질화 공정(도 11)
상기 (4)의 처리가 실시된 산화막 상에 다음에 나타내는 바와 같은 방법으로 질화를 실시했다. (4)의 처리가 실시된 산화막 상에 대기에 폭로하지 않는 채로 다음과 같은 공정을 실행〔예컨대 동일한 반응실(32)에서 처리를 하고, 진공 반송계를 이용하여, 대기에의 폭로를 막아 다른 반응실(33)에서 처리하는 등〕함으로써, (4)의 처리에서 얻어진 산화막 상부에의 유기물 오염이나 자연 산화막 증가를 억제한 채로, 질화 처리를 실시할 수 있다. 400℃로 가열된 실리콘 기판 상에 희가스와 질소를 각각 500∼2000 sccm, 4∼500 sccm씩 도입하고, 압력을 3 Pa∼133 Pa(20 mTorr∼1000 mTorr)로 유지했다. 그 분위기 중에 복수의 슬롯을 갖는 평면 안테나 부재(RLSA)를 통해 3 W/cm2의 마이크로파를 조사함으로써 질소 및 희가스를 포함하는 플라즈마를 형성하고, 이 플라즈마를 이용하여 기판 상에 산질화막(SiON막)을 성막했다(도 11).
(6) : 수소 플라즈마에 의한 박막화와 Vfb 시프트의 회복(도 11)
(5)의 처리가 실시된 산질화막 상에 다음에 나타내는 바와 같은 방법으로 수소 플라즈마에 의한 어닐링 처리를 실시했다. (5)의 처리가 실시된 산질화막 상에 대기에 폭로하지 않는 채로 다음과 같은 공정을 실행〔예컨대 동일한 반응실(32)에서 처리하고, 진공 반송계를 이용하여, 대기에의 폭로를 막아 다른 반응실(33)에서 처리하는 등〕함으로써, (5)의 처리에서 얻어진 산질화막 상부에의 유기물 오염이나 자연 산화막 증가를 억제한 채로, 수소 플라즈마 어닐링 처리를 실시할 수 있다. 400℃로 가열된 실리콘 기판 상에 희가스와 수소를 각각 500∼2000 sccm, 4∼500 sccm씩 도입하고, 압력을 3 Pa∼133 Pa(20 mTorr∼1000 mTorr)로 유지했다. 그 분위기 중에 복수의 슬롯을 갖는 평면 안테나 부재(RLSA)를 통해 2∼3 W/cm2의 마이크로파를 조사함으로써 수소 및 희가스를 포함하는 플라즈마를 형성하고, 이 플라즈마를 이용하여 산질화막 상에 수소 플라즈마 어닐링 처리를 실시했다(도 11). 도 11에 있어서의 SIMS 분석 샘플은 본 공정에서 처리를 멈추고, 분석한 것이다.
(7) : 게이트 전극용 폴리실리콘 성막
상기 처리 (3)∼(6)에서 형성한 산질화막 상에 게이트 전극으로서 폴리실리콘을 CVD법으로 성막했다. 산질화막이 성막된 실리콘 기판을 630℃에서 가열하고, 기판 상에 실란 가스 250 sccm을 33 Pa의 압력하에 도입하여 30분 유지함으로써 SiO2막 상에 막 두께 3000 A의 전극용 폴리실리콘을 성막했다.
(8) : 폴리실리콘에 P(인) 도핑
상기 (7)에서 제작된 실리콘 기판을 875℃로 가열하여, 기판 상에 POCl3가스와 산소 및 질소를 각각 350 sccm, 200 sccm, 20000 sccm씩 상압하에서 도입하여 24분간 유지함으로써 폴리실리콘 중에 인을 도핑했다.
(9) : 패터닝, 게이트 에치
상기 (8)에서 제작한 실리콘 기판 상에 리소그래피에 의해 패터닝을 실시하여, HF:HNO3:H2O=1:60:60 비율의 약액 중에 실리콘 기판을 3분간 침지함으로써 패터닝되어 있지 않은 부분의 폴리실리콘을 녹여, MOS 커패시터를 제작했다.
실시예 2
실시예 1에서 얻은 MOS 커패시터에 대한 측정은 다음에 도시한 바와 같은 방법으로 행했다. 게이트 전극 면적이 10000 ㎛2인 커패시터의 CV, IV 특성을 평가했다. CV 특성은 주파수 100 KHz, 게이트 전압을 +1V에서 -3V 정도까지 소인하여 각 전압에 있어서의 캐패시턴스를 평가함으로써 구했다. CV 특성으로부터 전기적 막 두께와 Vfb(플랫 밴드 전압)을 계산했다. 또한, IV 특성은 게이트 전압을 0V에서 -5V 정도까지 소인하여, 각 전압에서 흐르는 전류치(누설 전류치)를 평가함으로써 구했다. CV 측정으로부터 구한 Vfb로부터 -0.4V를 뺀 게이트 전극 전압에서의 누설 전류치를 IV 특성으로부터 계산했다.
도 5는 전(前) 플라즈마 처리를 실시한 경우와 실시하지 않은 경우의 산화막의 누설 특성을 비교한 것이다. 전 플라즈마 처리의 효과만을 보이기 위해서, 여기서 이용되고 있는 산화막에는 질화 및 후(後) 수소 처리는 실시되고 있지 않다. 횡축에 CV 특성으로부터 구한 전기적 막 두께, 종축은 게이트 전압 Vfb-0.4V(Vfb가 -0.8V 정도이기 때문에, 약 -1.2V)에 있어서의 누설 전류치를 나타냈다. 도 5로부터 알 수 있는 것과 같이 전 플라즈마 처리를 실시함으로써 산화막의 누설 전류치를 저감하는 데에 성공하고 있다.
도 6은 전 플라즈마 처리를 실시한 RLSA 플라즈마 산화막과, 현재 일반적으로 디바이스에 이용되고 있는 열산화막의 플랫 밴드 특성을 비교한 것이다. 횡축에 CV 특성으로부터 구한 전기적 막 두께, 종축에 CV 특성으로부터 구한 플랫 밴드 전압을 나타냈다. 막이나 계면에 캐리어의 트랩이 되는 결함 등이 존재하면, 플랫 밴드 전압은 크게 마이너스 방향으로 시프트한다는 것이 알려져 있지만, 전 플라즈마 처리를 실시한 막은 열산화막과 동등한 값(약 -0.8V)을 나타내고 있으며, 본 공정에서의 플랫 밴드 특성의 열화는 보이지 않았다.
도 7a는 본 발명에 있어서의 복수 공정(multi-process)을 이용한 게이트 산질화막의 전기적 막 두께의 시간 경과에 따른 변화(각 공정에 있어서의 전기적 막 두께의 변화)를 도시한다. 횡축은 처리 시각, 종축은 전기적 막 두께이다. 질화 처리를 실시함으로써 전기적 막 두께를 1∼3.5 A 저감하는 데에 성공하고 있다. 또한, 후 질소 처리를 실시함으로써 한층 더 박막화에도 성공하고 있다.
도 7b는 도 9와 같은 식의 막의 플랫 밴드 전압의 시간 경과에 따른 변화(각 공정에 있어서의 플랫 밴드 전압의 변화)를 도시한다. 횡축은 처리 시각, 종축은 플랫 밴드 전압이다. 막이나 계면에 캐리어의 트랩이 되는 결함 등이 존재하면, 플랫 밴드 전압은 크게 마이너스 방향으로 시프트한다는 것이 알려져 있지만, 후 플라즈마 수소 처리를 실시한 막은 플랫 밴드 시프트의 회복을 보이고 있어, 질화에 의해서 열화된 막 특성의 회복이 생기고 있음이 나타내어진다.
도 8로부터 알 수 있는 것과 같이 수소 처리를 실시함으로써 막 두께(산소가 포함되어 있는 층의 두께)가 감소하고 있음을 알 수 있다. 이것은 수소 반응종에 의한 환원 작용에 의한 것이라고 생각된다. 이 공정을 유효하게 이용함으로써 제어가 곤란한 영역(∼10 A) 박막화의 제어(에칭)도 가능해진다.
도 7a와 도 7b에서 알 수 있는 것과 같이, 본 발명을 이용하면, 실리콘 기판을 대기에 폭로하지 않고, 연속적으로 복수의 공정을 동일한 원리를 갖은 반응실 내에서 실행하는 것이 가능하게 되어, 예컨대 하나의 반응실에서 모든 공정을 실행함으로써 풋프린트의 저감이 실현된다. 또한, 각 공정을 별도의 반응실에서 처리하는 경우도 동작 원리가 동일한 반응실을 나란히 늘어놓기 때문에, 가스 배관이나조작 패널을 동일한 것으로 할 수 있어, 우수한 메인터넌스, 조작성을 실현할 수 있다. 더욱이, 동일한 장치이기 때문에 장치 사이의 유입 오염의 가능성은 낮으며, 복수의 반응실을 갖는 클러스터 구성을 채택한 경우에도 처리 순서를 여러 가지로 바꾸는 것이 가능하다. 이 방법을 이용하면 여러 가지 특성을 갖는 게이트 절연막의 제작이 가능해진다.
또, 상기 예에서는 본 발명을 이용하여 제작된 산질화막을 그대로 게이트 절연막으로서 사용하고 있지만, 본 발명을 이용하여 극박(∼10 A; 옹그스트롱)의 산질화막을 형성하고, 그 위에 High-k 등의 고유전률을 갖는 물질을 성막함으로써, High-k 물질 단독으로 게이트 절연막을 형성한 경우보다도 계면 특성, 예컨대 트랜지스터의 캐리어 이동도가 높은 적층 게이트 절연막 구조(게이트 스택 구조)를 제조하는 것도 가능해진다.
실시예 3
본 형태에 따른 논리 디바이스의 제조 방법은, 크게 나누어 「소자 분리→ MOS 트랜지스터 제작→용량 제작→층간절연막 성막 및 배선」과 같은 흐름으로 이루어진다.
이하에 본 발명의 공정이 포함되는 MOS 트랜지스터 제작의 전(前) 공정 중에서도, 특히 본 발명과 관련이 깊은 MOS 구조의 제작에 관해서, 일반적인 예를 들어 설명하기로 한다.
(1) : 기판
기판에는 P형 혹은 N형의 실리콘 기판을 이용하며, 비저항이 1∼30 Ωcm, 면방위(100)인 것을 이용한다. 이하에서는 P형 실리콘 기판을 이용한 MOS 트랜지스터의 제작 방법에 관해서 설명하기로 한다.
실리콘 기판 상에는 목적에 따라서, STI나 LOCOS 등의 소자 분리 공정이나 채널 이온 주입이 실시되고 있으며, 게이트 산화막이나 게이트 절연막이 성막되는 실리콘 기판 표면에는 희생 산화막이 성막되고 있다(도 9).
(2) : 게이트 산화막(게이트 절연막) 성막전의 세정
일반적으로 APM(암모니아, 과산화수소수, 순수한 물의 혼합액)과 HPM(염산, 과산화수소수, 순수한 물의 혼합액) 및 DHF(불산과 순수한 물의 혼합액)을 조합시킨 RCA 세정에 의해서 희생 산화막과 오염 요소(금속이나 유기물, 파티클)를 제거한다. 필요에 따라서, SPM(황산과 과산화수소수의 혼합액), 오존수, FPM(불산, 과산화수소수, 순수한 물의 혼합액), 염산수(염산과 순수한 물의 혼합액), 유기 알칼리 등을 이용할 때도 있다.
(3) : 기초 산화 전 플라즈마 처리
(2)의 처리 후에, 기초 산화막 형성의 전(前)공정으로서 기판 상에 RLSA 플라즈마 처리를 실시한다. 처리 조건은 예컨대 다음과 같은 것을 생각할 수 있다. 웨이퍼를 진공(배압 1 ×10-4Pa 이하)의 반응 처리실(32)로 반송한 후, 기판 온도 400℃, 희가스(예컨대 Ar 가스) 1000 sccm, 압력을 7 Pa∼133 Pa(50 mTorr∼1000 mTorr)로 유지한다. 그 분위기 중에 복수의 슬롯을 갖는 평면 안테나 부재(RLSA)를 통해 2∼3 W/cm2의 마이크로파를 조사함으로써 희가스 플라즈마를 발생시켜, 기판표면 상에 플라즈마 처리를 실시한다. 또, 경우에 따라 혼합 가스에 수소 5∼30 sccm 포함시킴으로써, 수소 플라즈마에 의한 산화 전처리를 실시하는 경우가 있다(도 10).
(4) : 기초 산화막의 형성
(3)의 처리가 실시된 실리콘 기판 상에 다음에 나타내는 것과 같은 방법으로 산화막을 형성한다. (3)의 처리가 실시된 실리콘 기판에 대기에 폭로하지 않는 채로 다음과 같은 공정을 실행〔예컨대 동일한 반응실(32)에서 처리함〕함으로써, (3)의 처리에서 얻어진 유기물 오염 제거나 자연 산화막 제거 효과를 알맞게 유지한 채로, 산화 처리를 할 수 있다. 400℃로 가열된 실리콘 기판 상에 희가스와 산소를 각각 1000∼2000 sccm, 50∼500 sccm씩 도입하고, 압력을 13 Pa∼133 Pa(100 mTorr∼1000 mTorr)으로 유지한다. 그 분위기 중에 복수의 슬롯을 갖는 평면 안테나 부재(RLSA)를 통해 2∼3 W/cm2의 마이크로파를 조사함으로써 산소 및 희가스를 포함하는 플라즈마를 형성하고, 이 플라즈마를 이용하여 (3)의 기판 상에 SiO2막을 성막한다. 또한, 처리 시간을 포함하는 처리 조건을 바꿈으로써 막 두께를 제어하는 것이 가능하다(도 11).
(5) : 플라즈마 질화 공정
상기 (4)의 처리가 실시된 산화막 상에 다음에 나타내는 바와 같은 방법으로 질화를 실시한다. (4)의 처리가 실시된 산화막 상에 대기에 폭로하지 않는 채로 다음과 같은 공정을 실행〔예컨대 동일한 반응실(32)에서 처리하고, 진공 반송계를이용하여, 대기에의 폭로를 막아 다른 반응실(33)에서 처리하는 등〕함으로써, (4)의 처리에서 얻어진 산화막 상부에의 유기물 오염이나 자연 산화막 증가를 억제한 채로, 질화 처리를 실시할 수 있다. 400℃로 가열된 실리콘 기판 상에 희가스와 질소를 각각 500∼2000 sccm, 4∼500 sccm씩 도입하고, 압력을 3 Pa∼133 Pa(20 mTorr∼1000 mTorr)로 유지한다. 그 분위기 중에 복수의 슬롯을 갖는 평면 안테나 부재(RLSA)를 통해 2∼3 W/cm2의 마이크로파를 조사함으로써 질소 및 희가스를 포함하는 플라즈마를 형성하고, 이 플라즈마를 이용하여 기판 상에 산질화막(SiON막)을 성막한다(도 11).
(6) : 수소 플라즈마에 의한 박막화와 Vfb 시프트의 회복
상기 (5)의 처리가 실시된 산질화막 상에 다음에 나타내는 바와 같은 방법으로 수소 플라즈마에 의한 어닐링 처리를 실시한다. (5)의 처리가 실시된 산질화막 상에 대기에 폭로하지 않는 채로 다음과 같은 공정을 실행〔예컨대 동일한 반응실(32)에서 처리하고, 진공 반송계를 이용하여, 대기에의 폭로를 막아 다른 반응실(33)에서 처리하는 등〕함으로써, (5)의 처리에서 얻어진 산질화막 상부에의 유기물 오염이나 자연 산화막 증가를 억제한 채로, 수소 플라즈마 어닐링 처리를 실시할 수 있다. 400℃로 가열된 실리콘 기판 상에 희가스와 수소를 각각 500∼2000 sccm, 4∼500 sccm씩 도입하고, 압력을 3 Pa∼133 Pa(20 mTorr∼1000 mTorr)로 유지한다. 그 분위기 중에 복수의 슬롯을 갖는 평면 안테나 부재(RLSA)를 통해 2∼3 W/cm2의 마이크로파를 조사함으로써 수소 및 희가스를 포함하는 플라즈마를 형성하고, 이 플라즈마를 이용하여 산질화막 상에 수소 플라즈마 어닐링 처리를 실시한다(도 11).
(7) : High-k 게이트 절연막의 형성
상기 (6)에서 형성된 기초 산질화막 상에 High-k 물질을 성막한다. High-k 게이트 절연막 형성 방법은 CVD를 이용하는 공정과 PVD를 이용하는 공정으로 크게 나뉜다. 여기서는 주로 CVD에 의한 게이트 절연막의 형성에 관해서 설명한다. CVD에 의한 게이트 절연막의 형성은 원료 가스(예컨대 HTB:Hf(OC2H5)4와 SiH4)를 200℃에서 1000℃ 범위 내에서 가열한 전술한 실리콘 기판 상에 공급하여, 열에 의해서 형성된 반응종(예컨대, Hf 라디칼과 Si 라디칼, O 라디칼)을 막 표면에서 반응시킴으로써 성막(예컨대, HfSiO)을 실행한다. 반응종은 플라즈마에 의해 생성되는 경우도 있다. 일반적으로 게이트 절연막이 물리적인 막 두께로서는 1 nm에서 10 nm의 막 두께가 이용된다(도 12).
(8) : 게이트 전극용 폴리실리콘 성막
상기 (7)에서 형성한 High-k 게이트 절연막(기초 게이트 산화막을 포함함) 상에 MOS 트랜지스터의 게이트 전극으로서 폴리실리콘(아모르퍼스 실리콘을 포함함)을 CVD법으로 성막한다. 게이트 절연막의 성막된 실리콘 기판을 500℃에서 650℃의 범위 내에서 가열하여, 기판 상에 실리콘을 포함하는 가스(실란, 디실란 등)를 10에서 100 Pa의 압력하에서 도입함으로써 게이트 절연막 상에 막 두께 50 nm에서 500 nm의 전극용 폴리실리콘을 성막한다. 게이트 전극으로서는 폴리실리콘의 대체로서, 실리콘게르마늄이나 메탈(W, Ru, TiN, Ta, Mo 등)이 이용되는 경우도 있다(도 13).
그 후, 게이트의 패터닝, 선택 에칭을 행하여, MOS 커패시터를 형성하고(도 14), 이온 주입(implantation)을 실시하여 소스, 드레인을 형성한다(도 15). 그 후 어닐링에 의해 도펀트〔채널, 소스, 드레인에 이온 주입된 인(P), 비소(As), 붕소(B) 등〕의 활성화를 실행한다. 계속해서 후속 공정이 되는 층간절연막의 성막, 패터닝, 선택 에칭, 메탈의 성막을 조합시킨 배선 공정을 거쳐 본 형태에 따른 MOS 트랜지스터를 얻을 수 있다(도 16). 최종적으로 이 트랜지스터 상부에 여러 가지 패턴으로 배선 공정을 실시하여, 회로를 형성함으로써 논리 디바이스가 완성된다.
한편, 본 실시예에서는 절연막으로서 Hf 실리케이트(HfSiO막)를 형성했지만, 그 이외의 조성으로 이루어지는 절연막을 형성하는 것도 가능하다. 게이트 절연막으로서는, 종래부터 사용되고 있는 저유전률의 SiO2, SiON, 또 유전률이 비교적 높은 SiN이나 High-k 물질이라고 불리는 유전률이 높은 Al2O3, ZrO2, HfO2, Ta2O5및 ZrSiO, HfSiO 등의 실리케이트나 ZrAlO 등의 알루미네이트로 이루어지는 그룹에서 선택되는 1 또는 2 이상의 것을 들 수 있다.
또, 본 실시예에서는, 기초인 게이트 산질화막 형성을 목적으로 하고 있지만, High-k 물질을 성막하지 않고, 기초 게이트 산질화막을 그대로 게이트 절연막으로서 이용하는 것도 기초 산화막의 막 두께를 제어함으로써 가능하다.
또, 질화 처리를 하지 않는 산화막을 기초에 이용하거나, 산화막 그 자체를게이트 절연막으로서 이용하는 것도 가능하다.
또한, 필요에 따라서 산화 전처리나 후 수소 처리를 생략하거나, 처리 순서를 바꾸는 것도 가능하다.
이하에 목적에 따른 처리 순서의 예를 나타낸다.
1 : 게이트 산화막의 형성
산화 전처리→산화 처리→Poly 성막
2 : 게이트 산질화막의 형성-1
산화 전처리→산화 처리→질화 처리→후 수소 처리→Poly 성막
3 : 게이트 산질화막의 형성-2
산화 전처리→질화 처리→산화 처리→후 수소 처리→Poly 성막
4 : High-k 기초 산화막의 형성
산화 전처리→산화 처리→후 수소 처리에 의한 박막화→High-k 성막→Poly 성막
5 : High-k 기초 질화막의 형성
질화 전처리(산화 전처리와 마찬가지)→질화 처리→후 수소 처리→High-k 성막→Poly 성막
상기에 설명한 것은 본 발명의 형태의 일례이며, 그 이외에도 여러 가지 처리 방법이 동일한 장치 구성으로 가능하다.
지금까지 설명한 것과 같이, 본 발명을 이용하면, 실리콘 기판을 대기에 폭로하지 않고, 연속적으로 복수의 공정을 동일한 원리를 갖은 반응실 내에서 행하는것이 가능해져, 예컨대 하나의 반응실에서 세정, 산화, 질화, 에칭으로 이루어지는 복수의 공정을 실행함으로써 풋프린트의 저감이 실현된다. 또, 각 공정을 별도의 반응실에서 처리하는 경우도, 동작 원리가 동일한 반응실을 나란히 늘어놓기 때문에, 가스 배관이나 조작 패널을 동일한 것으로 할 수 있어, 우수한 메인터넌스, 조작성을 실현할 수 있다. 더욱이, 동일한 장치이기 때문에 장치 사이의 유입 오염의 가능성은 낮으며, 복수의 반응실을 갖는 클러스터 구성을 채택한 경우에도 처리 순서를 여러 가지로 바꾸는 것이 가능하다. 이 방법을 이용하면 여러 가지 특성을 갖는 게이트 절연막의 제작이 가능해진다.
전술한 바와 같이 본 발명에 따르면, 여러 가지 특성(예컨대, 극박막 두께의 제어나, 높은 청정도 등)이 우수한 절연막을 효율적으로(예컨대, 하나의 반응실에서 세정, 산화, 질화, 에칭으로 이루어지는 복수의 공정을 실행함에 따른 작은 풋프린트나, 동일한 동작 원리의 반응실에서 여러 가지 공정을 실행함에 따른 조작성의 간략화, 장치 간의 상호 오염의 억제 등) 제조하는 것이 가능해진다.

Claims (15)

  1. 전자 디바이스용 기재 상에 절연막을 형성하는 공정에 있어서, 상기 공정에 포함되는 절연막 특성을 제어하는 2 이상의 공정은 동일한 동작 원리하에서 실행되는 것을 특징으로 하는 기재 표면의 절연막 형성 방법.
  2. 제1항에 있어서, 상기 동일한 동작 원리하에서 실행되는 공정은 상기 기재 표면 및/또는 절연막의 세정, 산화, 질화 및 에칭으로 이루어지는 그룹에서 선택되는 2 이상의 공정인 것을 특징으로 하는 절연막 형성 방법.
  3. 제1항 또는 제2항에 있어서, 상기 전자 디바이스용 기재는 반도체 재료인 것을 특징으로 하는 절연막 형성 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 전자 디바이스용 기재는 단결정 실리콘을 주성분으로 하는 기판인 것을 특징으로 하는 절연막 형성 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 동작 원리는 적어도 희가스를 포함하는 처리 가스에 기초한 플라즈마를 포함하는 것을 특징으로 하는 절연막 형성 방법.
  6. 제5항에 있어서, 상기 플라즈마는 평면 안테나 부재(RLSA)를 통한 마이크로파 조사에 기초한 플라즈마인 것을 특징으로 하는 절연막 형성 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 공정은 세정 공정을 포함하고, 상기 세정 공정은 적어도 희가스를 포함하는 처리 가스에 기초한 플라즈마에 기초한 처리를 포함하는 것을 특징으로 하는 절연막 형성 방법.
  8. 제7항에 있어서, 상기 세정 공정은 적어도 희가스와 수소 가스를 포함하는 처리 가스에 기초한 플라즈마 처리를 포함하는 것을 특징으로 하는 절연막 형성 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 공정은 산화 공정을 포함하고, 상기 산화 공정은 적어도 희가스와 산소를 포함하는 처리 가스에 기초한 플라즈마 처리를 포함하는 것을 특징으로 하는 절연막 형성 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 공정은 질화 공정을 포함하고, 상기 질화 공정은 적어도 희가스와 질소를 포함하는 처리 가스에 기초한 플라즈마 처리를 포함하는 것을 특징으로 하는 절연막 형성 방법.
  11. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 공정은 에칭 공정을 포함하고, 상기 에칭 공정은 적어도 희가스와 수소를 포함하는 처리 가스에 기초한 플라즈마 처리를 포함하는 것을 특징으로 하는 절연막 형성 방법.
  12. 제2항에 있어서, 상기 기재 표면 및/또는 절연막의 세정, 산화, 질화 및 에칭으로 이루어지는 그룹에서 선택되는 2 이상의 공정은 동일 용기 내에서 실행되는 것을 특징으로 하는 절연막 형성 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 공정에 의해 형성된 절연막은 CVD(화학 기상 증착) 절연막의 기초 절연막으로서 이용되는 것을 특징으로 하는 절연막 형성 방법.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 절연막은 High-k(고유전률) 재료를 포함하는 절연막인 것을 특징으로 하는 절연막 형성 방법.
  15. 제2항에 있어서, 상기 기재 표면 및/또는 절연막의 세정, 산화, 질화 및 에칭으로 이루어지는 그룹에서 선택되는 2 이상의 공정은 상기 기재 표면 및/또는 절연막의 대기에의 폭로(대기 해방)를 피하여 실행되는 것을 특징으로 하는 절연막 형성 방법.
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