JP5615207B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP5615207B2
JP5615207B2 JP2011046134A JP2011046134A JP5615207B2 JP 5615207 B2 JP5615207 B2 JP 5615207B2 JP 2011046134 A JP2011046134 A JP 2011046134A JP 2011046134 A JP2011046134 A JP 2011046134A JP 5615207 B2 JP5615207 B2 JP 5615207B2
Authority
JP
Japan
Prior art keywords
substrate
wiring
layer
wiring layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011046134A
Other languages
English (en)
Other versions
JP2012186189A (ja
Inventor
貝 達 典 磯
貝 達 典 磯
山 知 憲 青
山 知 憲 青
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2011046134A priority Critical patent/JP5615207B2/ja
Priority to TW100149598A priority patent/TWI469227B/zh
Priority to PCT/JP2012/051906 priority patent/WO2012117787A1/en
Publication of JP2012186189A publication Critical patent/JP2012186189A/ja
Priority to US14/013,589 priority patent/US9082822B2/en
Application granted granted Critical
Publication of JP5615207B2 publication Critical patent/JP5615207B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/3003—Hydrogenation or deuterisation, e.g. using atomic hydrogen from a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Non-Volatile Memory (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Description

本発明の実施形態は、半導体装置の製造方法に関する。
ＭＯＳトランジスタを形成する半導体プロセスでは、通常その最終工程において、水素を含んだ雰囲気中にてウェハの熱処理が行われる。これにより、基板とゲート絶縁膜との界面に存在するダングリングボンド（未結合の結合手）が、水素により終端され安定化される。その結果、基板とゲート絶縁膜との界面の界面準位密度が低減される。一般にこの工程を、シンター工程（又は水素シンター工程）と呼ぶ。
次世代以降の高性能ＬＳＩでは、ゲート電極、配線、層間絶縁膜、メモリ素子等の材料として、従来用いられていなかった材料をＬＳＩ製造プロセスに適用することが求められている。これらの材料の中には、水素シンター工程において、高温の熱処理や、水素を含んだ還元性雰囲気に起因して、その特性が大きく劣化するものがある。
このような特性の劣化は、水素シンター工程の温度を低減することで抑えることが可能である。しかしながら、この場合には、水素分子の拡散速度や、水素分子とダングリングボンドとの反応速度も低下するため、本来の目的である界面準位密度の低減のためには望ましくない。従って、ＬＳＩの構成材料の特性劣化を抑制しつつ、基板とゲート絶縁膜との界面の界面準位密度を低減することが可能なプロセスが必要とされている。
特開平６−１２０２０６号公報 国際公開ＷＯ０３／０５６６２２号公報
Yi-Lun Lu et al., IEEE Electron Device Letters, Vol. 31, No. 5, pp. 437-439, 2010
半導体装置の構成材料の特性劣化を抑制しつつ、基板とゲート絶縁膜との界面の界面準位密度を効率的に低減することが可能な半導体装置の製造方法を提供する。
本発明の一の態様の半導体装置の製造方法では、基板上に、ゲート絶縁膜とゲート電極とを含むトランジスタを形成する。さらに、前記方法では、前記基板上に１層の配線層を形成する処理と、前記１層の配線層を配線パターンに加工する処理を１回以上行うことにより、前記基板上に、１層以上の配線層を含む配線構造を形成する。さらに、前記方法では、前記基板上に、前記１層以上の配線層のうちの少なくとも１層の配線層が配線パターンに加工された後に、前記基板上にマイクロ波を照射して前記基板のアニールを行う。
第１実施形態の半導体装置の製造方法を示した側方断面図(1/3)である。 第１実施形態の半導体装置の製造方法を示した側方断面図(2/3)である。 第１実施形態の半導体装置の製造方法を示した側方断面図(3/3)である。 マイクロ波アニールがダングリングボンドに及ぼす作用について説明するための模式図である。 種々の条件でシンター工程を行った際の、基板とゲート絶縁膜との界面の界面準位密度の測定結果を示したグラフである。 第２実施形態の半導体装置の製造方法を示した側方断面図(1/3)である。 第２実施形態の半導体装置の製造方法を示した側方断面図(2/3)である。 第２実施形態の半導体装置の製造方法を示した側方断面図(3/3)である。
本発明の実施形態を、図面に基づいて説明する。
（第１実施形態）
図１〜図３は、第１実施形態の半導体装置の製造方法を示した側方断面図である。第１実施形態では、半導体装置として、ロジックＬＳＩが製造される。
本実施形態ではまず、図１(ａ)に示すように、基板１００内に素子分離絶縁膜１０１を形成する。次に、基板１００上の素子分離絶縁膜１０１間に、ロジックＬＳＩ用のＭＯＳトランジスタＴｒを形成する。
ＭＯＳトランジスタＴｒは、次のように形成される。まず、基板１００上に、ゲート絶縁膜１０２用の絶縁材料と、ゲート電極１０３用の電極材料を順に形成し、次に、この電極材料のエッチング加工を行う。次に、ゲート電極１０３を挟むようにエクステンション領域１０４を形成し、次に、ゲート電極１０３の側面に側壁絶縁膜１０５を形成する。次に、ゲート電極１０３を挟むようにソース／ドレイン領域１０６を形成する。なお、基板１００は、シリコン基板等の半導体基板とするが、代わりにＳＯＩ（Semiconductor On Insulator）基板としても構わない。
次に、図１(ｂ)に示すように、基板１００上に、ＭＯＳトランジスタＴｒを覆うように層間絶縁膜１０７を形成し、次に、層間絶縁膜１０７内にコンタクトプラグ１０８を形成する。次に、図１(ｂ)に示すように、層間絶縁膜１０７上に第１層目の配線層１１０を形成する。第１層目の配線層１１０は、本実施形態では金属配線層とするが、代わりにポリシリコン配線層としても構わない（後述する他の配線層についても同様）。第１層目の配線層１１０は、コンタクトプラグ１０８により、基板１００又はゲート電極１０３と電気的に接続される。
なお、コンタクトプラグ１０８は、プラグ材と、その下部に形成されたバリアメタル層とを含んでいる。プラグ材は例えば、Ｗ（タングステン）である。同様に、第１層目の配線層１１０は、配線材と、その下部に形成されたバリアメタル層とを含んでいる。配線材は例えば、Ａｌ（アルミニウム）である。これは、後述するビアプラグや他の配線層についても同様である。
次に、図２(ａ)に示すように、ＲＩＥ（Reactive Ion Etching）等のドライエッチングにより、第１層目の配線層１１０を配線パターンに加工する。こうして、基板１００上に、第１層目の配線層１１０の配線パターンが形成される。
本実施形態では、図１(ｂ)の処理と図２(ａ)の処理が、合計３回繰り返される。これにより、配線構造下の層間絶縁膜１０７、コンタクトプラグ１０８、及び第１層目の配線層１１０に加えて、図２(ｂ)に示すように、第１層目の層間絶縁膜１０９と、第１層目のビアプラグ１１１と、第２層目の配線層１１３の配線パターンと、第２層目の層間絶縁膜１１２と、第２層目のビアプラグ１１４と、第３層目の配線層１１５の配線パターンが形成される。
こうして、基板１００上に、３層の配線層１１０、１１３、１１５を含む配線構造が形成される。第１層目の配線層１１０は、この配線構造のうちの最下層の配線層に相当し、第３層目の配線層１１５は、この配線構造のうちの最上層の配線層に相当する。
なお、本実施形態の半導体装置は、配線層を１層又は２層のみ含んでいてもよいし、４層以上の配線層を含んでいてもよい。前者の場合には、図１(ｂ)の処理と図２(ａ)の処理が、１回又は２回だけ行われ、後者の場合には、図１(ｂ)の処理と図２(ａ)の処理が、４回以上繰り返される。
次に、図３(ａ)に示すように、第２層目の層間絶縁膜１１２上に、第３層目の配線層１１５を覆うようにパッシベーション膜１１６を形成する。パッシベーション膜１１６は例えば、プラズマＣＶＤ（Chemical Vapor Deposition）により、シリコン酸化膜とシリコン窒化膜を順に堆積することで形成される。
次に、図３(ａ)に示すように、フォトリソグラフィ及びエッチングにより、パッシベーション膜１１６を部分的に除去し、パッシベーション膜１１６に開口部を形成する。これにより、開口部内に第３層目の配線層１１５の一部が露出する。最終的に開口部内に開口される第３層目の配線層１１５の部分を、パッド電極と呼ぶ。
次に、基板１００とゲート絶縁膜１０２との界面の界面準位密度を低減するため、基板１００を加熱するシンター工程を行う（図３(ｂ)）。本実施形態では、このシンター工程として、基板１００のマイクロ波アニールを行う。即ち、基板１００上にマイクロ波を照射することで、基板１００をアニールする。これにより、基板１００とゲート絶縁膜１０２との界面の界面準位密度が低減される。
このように、本実施形態では、最上層の配線層である第３層目の配線層１１５が形成され、第３層目の配線層１１５が配線パターンに加工された後に、基板１００のマイクロ波アニールを行う。最上層の配線層の形成及び加工後にマイクロ波アニールを行う利点については、後述する。
なお、本実施形態では、パッシベーション膜１１６の形成及び加工後に、マイクロ波アニールを行っているが、第３層目の配線層１１５の形成及び加工後であれば、パッシベーション膜１１６の形成前や加工前にマイクロ波アニールを行っても構わない。
また、本実施形態では、マイクロ波アニールの前に、図１(ａ)〜図３(ａ)の工程により、ＭＯＳトランジスタＴｒや多層配線構造を形成するが、マイクロ波アニールの前に行われる工程は、図１(ａ)〜図３(ａ)の工程とは異なるものであっても構わない。
マイクロ波を用いたシンター工程の別の例としては、マイクロ波の照射により基板上部の空間にプラズマを発生させ、プラズマ中で生成された活性種（イオン、ラジカル等）を基板に照射することにより、シンター効果を得る方法が挙げられる。これに対し、本実施形態のシンター工程では、基板１００上にマイクロ波を照射することにより、基板１００をアニールすることで、シンター効果を得ている。本実施形態には、マイクロ波の照射によりプラズマを発生させなくとも、シンター効果を得ることができるという利点がある。
（１）マイクロ波アニールの詳細１
以下、図３(ｂ)の工程で行われるマイクロ波アニールについて、詳細に説明する。
以上のように、本実施形態では、シンター工程としてマイクロ波アニールを行う。マイクロ波アニールには、基板１００全体は加熱されずに、欠陥の存在する箇所が選択的に加熱されるという性質がある。
ここで、シンター工程が加熱対象とするのは、基板１００全体ではなく、基板１００とゲート絶縁膜１０２との界面である。そして、当該界面は、材料が不連続に変化する箇所であり、欠陥が局所的に多く存在する場所である。よって、本実施形態では、シンター工程としてマイクロ波アニールを行うことで、加熱対象である当該界面を選択的に加熱することができる。
このようなシンター工程によれば、基板１００とゲート絶縁膜１０２との界面を選択的に加熱することで、当該界面の界面準位密度を、低温でも効率的に低減することが可能となる。即ち、界面準位密度を低減するというシンター効果を、低温でも得ることが可能となる。そのため、マイクロ波アニールによるシンター工程は、半導体装置の構成材料の中に、高温の熱処理により特性が劣化する材料がある場合であっても、低温で実施することにより、このような材料の特性劣化を抑制しつつ実施することが可能である。
次に、マイクロ波アニールが当該界面に及ぼす作用について、ダングリングボンドの観点から説明する。
図４は、マイクロ波アニールがダングリングボンドに及ぼす作用について説明するための模式図である。
図４(ａ)には、基板１００を構成するＳｉ（シリコン）原子と、ゲート絶縁膜１０２を構成するＳｉ（シリコン）原子及びＯ（酸素）原子と、これらの原子間の共有結合が模式的に示されている。図４(ａ)ではさらに、基板１００とゲート酸化膜１０２との界面Ｓに存在するダングリングボンドが、Ｘで示されている。
上述のように、マイクロ波アニールには、基板１００全体は加熱されずに、欠陥の存在する箇所が選択的に加熱されるという性質があるが、そのメカニズムに関しては、いまだ不明な点が残っている。しかしながら、マイクロ波がシリコンに照射されると、マイクロ波が不完全なＳｉ−Ｓｉ結合に吸収されて、その付近の温度が局所的に上昇するというモデルが提案されている。このモデルを考慮すると、マイクロ波アニールがダングリングボンドに及ぼす作用は、図４(ｂ)、(ｃ)に示すようなものになると考えられる。
図４(ｂ)、(ｃ)にはそれぞれ、水素を含有しない雰囲気中、水素を含有する雰囲気中でマイクロ波アニールを行った場合のダングリングボンドの変化が示されている。前者の場合には、界面ＳにおいてＳｉ−Ｏ結合のペアが組み変わると共に、ダングリングボンド同士がＯ原子を介して結合される（図４(ｂ)）。一方、後者の場合にはさらに、ダングリングボンドがＨ（水素）原子により終端される（図４(ｃ)）。
このことから、マイクロ波アニールによるシンター工程は、水素を含有しない雰囲気中でも、水素を含有する雰囲気中でも効果があると考えられる。よって、本実施形態では、このシンター工程を、水素を含有しない雰囲気中で行っても、水素を含有する雰囲気中で行っても構わない。
ただし、シンター効果を高めたい場合には、上記のシンター工程は、水素を含有する雰囲気中で行うことが望ましい。一方、半導体装置の構成材料の中に、水素の還元性雰囲気により特性が劣化する材料がある場合には、上記のシンター工程は、水素を含有しない雰囲気中で行うことが望ましい。
なお、シンター工程を行う反応チャンバ内に水素を供給する際、水素は、チャンバ内に単独で供給してもよいし、他のガスと混合して供給してもよい。このようなガスの例としては、窒素（Ｎ２）等の不活性ガスが挙げられる。また、水素の供給方法の別の例としては、ＭＯＳトランジスタＴｒ周辺に水素の供給源を予め設置しておき、シンター工程時にこの水素を放出させるという方法が考えられる。この方法の具体例としては、ＭＯＳトランジスタＴｒの周辺に水素を含有する薄膜を形成しておくという方法や、基板１００の裏面からの水素イオン注入により、基板１００に水素を含有させておくという方法等が挙げられる。
なお、本実施形態では、マイクロ波の照射により、基板１００とゲート絶縁膜１０２との界面だけでなく、基板１００も加熱される。しかしながら、基板１００とゲート絶縁膜１０２との界面では、材料が不連続に変化するため、欠陥が多く存在することが一般的であり、これらの欠陥に、マイクロ波が選択的に吸収される。なお、マイクロ波アニールのメカニズムとしては、こうして欠陥に吸収されたマイクロ波のエネルギーが、基板１００とゲート絶縁膜１０２との界面に何らかの界面反応を引き起こすというモデルも考えられている。
次に、マイクロ波アニールによるシンター工程の効果を、他のシンター工程の効果と比較する。
図５は、種々の条件でシンター工程を行った際の、基板１００とゲート絶縁膜１０２との界面の界面準位密度の測定結果を示したグラフである。
図５では、種々のシンター工程を行った際の界面準位密度が、シンター工程を行わない場合の界面準位密度を１とする比により示されている。これらのシンター工程の際の基板１００の温度は、いずれも３５０℃である。
図５に示すように、Ａｒ雰囲気の熱処理炉で基板１００を加熱した場合には、界面準位密度は０．６２〜０．８１程度に留まった。また、Ａｒ／Ｈ２雰囲気中の熱処理炉で基板１００を加熱した場合にも、界面準位密度は０．６６〜０．８２程度に留まった。
これに対し、基板１００をマイクロ波アニールで加熱した場合には、界面準位密度は、０．３２程度にまで改善された。これは、図５に破線で示す高温水素シンターと同程度に良好な結果である。なお、この高温水素シンターは、１０％程度のＨ２を含んだ雰囲気の熱処理炉で、４５０℃、３０分の加熱を行ったものである。このように、マイクロ波アニールによれば、３５０℃という低温で、４５０℃の高温水素シンターと同程度のシンター効果が得られることが解る。
以上の結果から、同じ処理温度、処理時間でシンター工程を行う場合、マイクロ波アニールは、他のシンター工程に比べて、界面準位密度の低減に有効であることが解る。
（２）マイクロ波アニールの詳細２
次に、図３(ｂ)を再び参照し、マイクロ波アニールによるシンター工程を、最上層の配線層の形成及び加工後に行う点について、詳細に説明する。
上述のように、本実施形態では、マイクロ波アニールを、最上層の配線層である第３層目の配線層１１５の形成及び加工後に行う。これには主に、以下に説明する２つの利点がある。
第１に、基板１００とゲート絶縁膜１０２との界面が、シンター工程後に、配線加工によりダメージを受けることを回避できるという利点がある。
ドライエッチングの際、基板１００がプラズマに曝されることにより、基板１００とゲート絶縁膜１０２との界面の特性が劣化する。よって、シンター工程後に配線層の加工を行うと、シンター工程により改善された界面の特性が、再び劣化してしまう。そこで、本実施形態では、最上層の配線層の加工後に、マイクロ波アニールによるシンター工程を行う。これにより、上記界面が、シンター工程後に、配線加工によりダメージを受けることを回避することができる。
第２には、基板１００とゲート絶縁膜１０２との界面に与えられたＨ原子が、配線加工時に生じるプラズマの影響で抜けてしまうのを回避できるという利点がある。
シンター工程後に配線層の加工を行うと、ドライエッチング用のプラズマの影響で、上記界面に与えられたＨ原子が抜けてしまう。そこで、本実施形態では、最上層の配線層の加工後に、マイクロ波アニールによるシンター工程を行う。これにより、界面に与えられたＨ原子が、プラズマの影響で抜けてしまうのを回避することができる。
なお、プラズマが界面に与えるダメージには、次の２種類がある。第１のダメージは、プラズマイオンが界面に衝突した際に生じる物理的ダメージである。これは、イオン衝突ダメージと呼ばれる。第２のダメージは、プラズマによって配線が帯電し、これらの電荷が界面に流れ込むことで生じるダメージである。これは、チャージアップダメージと呼ばれる。
ロジックＬＳＩの配線構造は、多数の配線層（例えば１０層程度の配線層）を含むことが一般的であるが、第２層目以降の配線層の加工時における界面へのイオン衝突ダメージは、第１層目の加工時に比べて小さくなるのが一般的である。その理由としては、上位の配線層になるほど、ＭＯＳトランジスタＴｒと配線層との距離が遠くなることや、配線パターンが大きく単純になることや、下位の層間絶縁膜や配線層による保護効果が大きくなること等が考えられる。一方、第２層目以降の配線層の加工時における界面へのチャージアップダメージは、アンテナ効果により、第１層目の加工時に比べて大きくなるのが一般的である。
そこで、配線加工時のイオン衝突ダメージとチャージアップダメージとを考慮し、第２層目以降の配線層の加工時における界面へのダメージや影響が小さいと考えられる場合には、第１層目の配線層の形成及び加工後に、マイクロ波アニールによるシンター工程を行っても構わない。具体的には、図２(ａ)の工程で第１層目の配線層１１０を加工した後であれば、どの時点で上記シンター工程を行っても構わない。界面準位密度を低温でも効率的に低減するという効果は、このようなシンター工程でも得ることが可能である。
（３）マイクロ波アニールの際の設定条件
次に、図３(ｂ)のマイクロ波アニールの際の設定条件について説明する。
本実施形態におけるマイクロ波アニールは、例えば、２．４５ＧＨｚ〜２５．０ＧＨｚのマイクロ波を用いて、基板１００の温度が２００℃〜４５０℃（望ましくは３００℃〜４００℃）となるよう調整し、１０Ｗ／ｃｍ２〜１０ｋＷ／ｃｍ２の投入電力で、３０秒〜６０分間実施する。
また、アニール時の雰囲気は、Ｎ２（窒素）やＡｒ（アルゴン）のような不活性ガスを主成分とする雰囲気でもよいし、不活性ガスと、該不活性ガスの１０％〜５０％程度（例えば１０％程度）のＨ２（水素）とを含む雰囲気でもよい。また、アニール時の圧力は、加圧、常圧、減圧のいずれでもよい。
なお、マイクロ波アニールに使用するマイクロ波アニール装置は、枚葉式でもバッチ式でも構わない。また、図３(ｂ)の工程におけるマイクロ波の照射回数は、１回でも２回以上でも構わない。
ここで、マイクロ波について説明を補足する。マイクロ波は、３００ＭＨｚ〜３ＴＨｚの周波数（１００μｍ〜１ｍの波長）を有する電磁波と規定されている。このマイクロ波の周波数に関しては、ＩＳＭ（Industrial, Scientific, and Medical use）バンドとして、２．４５ＧＨｚ、５．８０ＧＨｚ、２４．１２５ＧＨｚが指定されている。これらの周波数のマイクロ波は、これらを発生させるためのマグネトロンが安価に入手可能である。よって、本実施形態のマイクロ波アニールは、上記のように、２．４５ＧＨｚ〜２５．０ＧＨｚのマイクロ波を用いて行うことが望ましい。
また、５．８ＧＨｚは、シリコンを加熱するのに最も適した周波数となっている。よって、基板１００がシリコン基板である場合には、マイクロ波の周波数は、５．８ＧＨｚ付近、例えば、３ＧＨｚ〜８ＧＨｚに設定することが好ましい。これにより、基板１００の加熱効率を良好にすることができる。なお、基板１００が、シリコン基板以外の半導体基板である場合にも、その加熱に最も適した周波数はさほど違わないので、３ＧＨｚ〜８ＧＨｚという周波数は、シリコン基板以外の半導体基板の加熱にも有効である。
（４）マイクロ波アニールの際のマイクロ波照射面
次に、図３(ｂ)のマイクロ波アニールの際のマイクロ波照射面について説明する。
本実施形態におけるマイクロ波アニールでは、以下に説明するように、マイクロ波を、基板１００の表面側及び裏面側のいずれか片側のみに照射してもよいし、これらの両側に照射してもよい。
一般に、多層配線構造を持つＬＳＩでは、基板の表面側からマイクロ波を照射すると、マイクロ波が配線で反射されたり吸収されたりすることで、基板の面内温度分布にパターン依存性が生ずる場合がある。また、このような基板をその上方から見ると、ＭＯＳトランジスタが配線に隠れているような構造を有することが多い。この場合、基板の表面側からマイクロ波を照射すると、基板とゲート絶縁膜との界面に十分にマイクロ波が照射されず、十分なシンター効果が得られないことが考えられる。
この場合には、基板の裏面側からマイクロ波を照射することが有効である。基板の裏面側には通常、回路パターンは存在せず、配線層が形成されることもないため、裏面側から照射されたマイクロ波は、効率的かつ均一に上記界面に作用すると考えられる。
よって、本実施形態では、多層配線構造の配線層数が多い場合には、マイクロ波を、基板１００の裏面側に照射することが望ましい。これにより、配線層数が多い場合であっても、基板１００とゲート絶縁膜１０２との界面に十分にマイクロ波を照射し、十分なシンター効果を得ることが可能となる。
一方、本実施形態では、マイクロ波を、基板１００の表面側に照射しても構わない。これには、基板１００の裏面側にマイクロ波を照射するのに比べて、照射工程が実施しやすいという利点がある。
また、本実施形態では、マイクロ波を、基板１００の表面側及び裏面側の両側に同時に照射してもよい。これには、表面側からの照射でマイクロ波が当たらない部分がある場合であっても、裏面側からの照射により、このような部分にマイクロ波を当てることができるという利点がある。この場合、基板１００の裏面側には、絶縁膜が形成されていてもよいし、形成された絶縁膜が除去されていてもよい。また、マイクロ波を照射する前に、基板１００の裏面研磨を行うことで、絶縁膜を除去すると共に、基板を薄く加工しておいてもよい。これには、裏面側からのマイクロ波の透過率が向上するという利点がある。
なお、基板１００の表面側及び裏面側の両側にマイクロ波を照射する場合、マイクロ波は、両面に同時に照射することが望ましいが、両面に順番に照射しても構わない。
（５）第１実施形態の効果
最後に、第１実施形態の効果について説明する。
以上のように、本実施形態では、シンター工程としてマイクロ波アニールを行う。このようなシンター工程によれば、基板１００とゲート絶縁膜１０２との界面を選択的に加熱することで、当該界面の界面準位密度を、低温でも効率的に低減することが可能となる。よって、本実施形態によれば、半導体装置の構成材料の中に、高温の熱処理により特性が劣化する材料がある場合であっても、マイクロ波アニールを低温で実施することにより、このような材料の特性劣化を抑制しつつ、シンター工程を実施することが可能となる。
また、マイクロ波アニールによるシンター工程は、水素を含有する雰囲気中で行うことも、水素を含有しない雰囲気中で行うことも可能である。よって、本実施形態によれば、半導体装置の構成材料の中に、水素の還元性雰囲気により特性が劣化する材料がある場合であっても、水素を含有しない雰囲気中でマイクロ波アニールを実施することにより、このような材料の特性劣化を抑制しつつ、シンター工程を実施することが可能となる。
このように、本実施形態は、高温や水素雰囲気に弱い材料を含む半導体装置のシンター工程として有望であり、このような材料の信頼性の改善に寄与するものである。高温や水素雰囲気により劣化するおそれのある材料の例としては、Ｓｒ、Ｃｕ、Ｎｉ、Ｂｉ、Ｍｎ、Ｈｆ、Ｚｒ、Ｔｉ、Ａｌ、Ｍｇ等の金属や、これらの金属元素を含む金属化合物等が挙げられる。
また、本実施形態では、マイクロ波アニールによるシンター工程を、最上層の配線層が形成され、最上層の配線層が配線パターンに加工された後に行う。これにより、上記界面が、シンター工程後に、配線加工時のプラズマによりダメージを受けることや、当該プラズマの影響で抜けてしまうことを回避することが可能となる。
ただし、半導体装置がロジックＬＳＩである場合において、第２層目以降の配線層の加工時におけるこれらのダメージや影響が小さいと考えられる場合には、マイクロ波アニールによるシンター工程を、第１層目の配線層の形成及び加工後に行っても構わない。
なお、本実施形態では、マイクロ波アニールの際の設定条件を例示したが、その他の設定条件を採用しても構わない。ただし、当該設定条件は、基板１００とゲート絶縁膜１０２との界面の界面準位密度を十分に低減でき、かつ半導体装置のその他の構成材料の特性を劣化させないような条件に設定することが望まれる。
また、本実施形態では、半導体装置をロジックＬＳＩとしたが、その他のＩＣであっても構わない。例えば、該半導体装置は、ロジックＬＳＩと同様に界面の安定化が求められるＣＭＯＳイメージセンサであっても構わない。
また、本実施形態では、各配線層の形成及び加工を、デュアルダマシン法にて行ってもよい。この場合、各配線層は、１）ドライエッチング等により、層間絶縁膜にコンタクトホール又はビアホールと配線溝を形成する処理と、２）これらのホールと溝の形成後に、層間絶縁膜上にバリアメタル層と配線層を形成する処理と、３）ＣＭＰ（Chemical Mechanical Polishing）やドライエッチング等により不要な配線層を除去して、配線層を配線パターンに加工する処理とにより形成される。この場合にも、シンター工程は、最上層の配線層の加工後、又は第１層目の配線層の加工後に行ってもよい。さらに、不要な配線層の除去をＣＭＰで行う場合には、シンター工程は、最上層の配線層用の配線溝の形成後、又は第１層目の配線層用の配線溝の形成後に行ってもよい。
以下、第１実施形態の変形例である第２実施形態について、第１実施形態との相違点を中心に説明する。
（第２実施形態）
図６〜図８は、第２実施形態の半導体装置の製造方法を示した側方断面図である。第２実施形態では、半導体装置として、半導体メモリＬＳＩが製造される。
本実施形態の半導体装置は、半導体メモリ素子を有している点で、第１実施形態の半導体装置と相違している。半導体メモリ素子は、基板表面に形成されていてもよいし、配線層中に形成されていてもよい。前者のような半導体メモリ素子を有する半導体装置の例としては、トレンチキャパシタを有するＤＲＡＭ等が挙げられる。一方、後者のような半導体メモリ素子を有する半導体装置の例としては、スタックキャパシタを有するＤＲＡＭ、１Ｔ１Ｃ型の強誘電体メモリ（ＦｅＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）、抵抗変化型メモリ（ＲｅＲＡＭ）、相変化型メモリ（ＰＣＭ）等が挙げられる。本実施形態は、これらのいずれのメモリに対しても適用可能である。
以下、本実施形態の半導体装置の製造方法を、半導体メモリ素子としてキャパシタＣｐを有する半導体メモリＬＳＩを例として説明する。
図６(ａ)には、基板２００上又は基板２００内に形成された、素子分離絶縁膜２０１、ゲート絶縁膜２０２、ゲート電極２０３、エクステンション領域２０４、側壁絶縁膜２０５、ソース／ドレイン領域２０６、層間絶縁膜２０７、コンタクトプラグ２０８、第１層目の配線層２１０が示されている。さらには、基板２００上に形成された、半導体メモリＬＳＩ用のＭＯＳトランジスタＴｒが示されている。これらの構成要素は、図１(ａ)〜図２(ａ)の工程により形成することが可能である。なお、ＭＯＳトランジスタＴｒの例としては、セルトランジスタ、選択トランジスタ、周辺トランジスタ等が挙げられる。
図６(ａ)にはさらに、第１層目の配線層２１０内に形成されたキャパシタＣｐが示されている。キャパシタＣｐは、コンタクトプラグ２０８上に順番に積層された下部電極２１１、キャパシタ絶縁膜２１２、上部電極２１３を含んでいる。上部電極２１１と下部電極２１３はそれぞれ、１層の金属層のみで形成されていてもよいし、２層以上の金属層が積層されて形成されていてもよい。
キャパシタＣｐは、層間絶縁膜２０７上に、上部電極２１１用の電極材料、キャパシタ絶縁膜２１２用の絶縁材料、下部電極２１３用の電極材料を順に形成し、これらの材料をエッチングにより加工することで形成可能である。なお、キャパシタＣｐの形成は、第１層目の配線層２１０の形成及び加工前に行ってもよいし、第１層目の配線層２１０の形成及び加工後に行ってもよい。第１層目の配線層２１０の配線パターンと、キャパシタＣｐは、後述する第１層目の層間絶縁膜２０９により互いに絶縁される。
次に、図６(ｂ)に示すように、配線構造下の層間絶縁膜２０７上に、第１層目の配線層２１０とキャパシタＣｐを覆うように、第１層目の層間絶縁膜２０９を形成し、次に、第１層目の層間絶縁膜２０９内に、第１層目のビアプラグ２１４を形成する。次に、図６(ｂ)に示すように、第１層目の層間絶縁膜２０９上に、第２層目の配線層２１６を形成する。
次に、図７(ａ)に示すように、ＲＩＥ等のドライエッチングにより、第２層目の配線層２１６を配線パターンに加工する。こうして、第１層目の層間絶縁膜２０９上に、第２層目の配線層２１６の配線パターンが形成される。
その後、本実施形態では、図２(ｂ)及び図３(ａ)の工程と同様の工程が行われる。これにより、図７(ｂ)及び図８(ａ)に示すように、第２層目の層間絶縁膜２１５、第２層目のビアプラグ２１７、第３層目の配線層２１８の配線パターン、及びパッシベーション膜２１９が形成される。
次に、基板２００とゲート絶縁膜２０２との界面の界面準位密度を低減するため、基板２００を加熱するシンター工程を行う（図８(ｂ)）。本実施形態では、このシンター工程として、第１実施形態と同様に、基板２００のマイクロ波アニールを行う。即ち、基板２００上にマイクロ波を照射することで、基板２００をアニールする。これにより、基板２００とゲート絶縁膜２０２との界面の界面準位密度が低減される。
なお、マイクロ波アニールの際の設定条件は、基板２００とゲート絶縁膜２０２との界面の界面準位密度を所望の程度まで低減でき、かつ半導体装置のその他の構成材料（例えば、キャパシタＣｐの構成材料）の特性を劣化させないような条件に設定することが望まれる。
なお、本実施形態では、各メモリセルが、少なくとも１つのトランジスタＴｒと１つのキャパシタＣｐで構成される場合を例として説明したが、メモリセルは、１つのトランジスタのみで構成されていても構わない。このようなメモリセルを有する半導体メモリの例としては、浮遊ゲート型又は電荷トラップ型のフラッシュメモリや、１トランジスタ型の強誘電体メモリや、１Ｔ−ＤＲＡＭ等が挙げられる。また、メモリセルは、少なくとも１つのトランジスタと１つの抵抗変化素子で構成されていても構わない。このようなメモリセルを有する半導体メモリの例としては、ＭＲＡＭや、ＲｅＲＡＭや、ＰＣＭ等が挙げられる。また、メモリセルは、平面的に配置されていても、３次元的に配置されていても構わない。
（第２実施形態の効果）
最後に、第２実施形態の効果について説明する。
以上のように、本実施形態では、第１実施形態と同様、シンター工程としてマイクロ波アニールを行う。よって、本実施形態によれば、基板１００とゲート絶縁膜１０２との界面を選択的に加熱することで、当該界面の界面準位密度を、低温でも効率的に低減することが可能となる。さらには、半導体装置の構成材料の中に、高温や水素雰囲気により特性が劣化する材料がある場合であっても、マイクロ波アニールを低温や水素を含有しない雰囲気中で実施することにより、このような材料の特性劣化を抑制しつつ、シンター工程を実施することが可能となる。
また、本実施形態では、半導体装置として半導体メモリＬＳＩを製造する。よって、シンター工程によるメモリ素子材料の特性劣化が問題となる。しかしながら、本実施形態によれば、界面準位密度を低温でも効率的に低減することができるため、メモリ素子材料の特性劣化を抑制しつつ、シンター工程を実施することが可能となる。
また、本実施形態では、第１実施形態と同様、マイクロ波アニールによるシンター工程を、最上層の配線層の形成及び加工後に行う。これにより、上記界面が、シンター工程後に、配線加工時のプラズマによりダメージを受けることや、当該プラズマの影響で抜けてしまうことを回避することが可能となる。
なお、本実施形態によれば、半導体装置が半導体メモリＬＳＩである場合に、シンター工程によるメモリ素子材料の特性劣化を抑制することが可能である。よって、本実施形態では、配線層の総数がＮ（Ｎは２以上の整数）で、メモリ素子が形成された配線層のうちの最上層が第Ｋ層目（Ｋは１≦Ｋ≦Ｎ−１を満たす整数）である場合にて、シンター工程を、第Ｋ＋１層目の配線層の形成及び加工後に行っても構わない。
これを、図６(ａ)〜図８(ｂ)を参照して説明すると、配線層の総数Ｎは３であり、メモリ素子が形成された配線層のうちの最上層の層数Ｋは１である（即ち、メモリ素子は第１層目の配線層２１０内のみに存在する）。よって、本実施形態では、マイクロ波アニールによるシンター工程を、第２層目の配線層２１６の形成及び加工後に行ってもよい。即ち、図７(ａ)の工程で第２層目の配線層２１６を加工した後であれば、どの時点でこのシンター工程を行ってもよい。これは、第３層目の配線層２１８の加工時における界面へのダメージや影響が小さいと考えられる場合等に有用である。
また、本実施形態では、各配線層の形成及び加工を、デュアルダマシン法にて行ってもよい。この場合にも、シンター工程は、最上層の配線層の加工後、又は第Ｋ＋１層目の配線層の加工後に行ってもよい。さらに、不要な配線層の除去をＣＭＰで行う場合には、シンター工程は、最上層の配線層用の配線溝の形成後、又は第Ｋ＋１層目の配線層用の配線溝の形成後に行ってもよい。
以上、本発明の具体的な態様の例を、第１及び第２実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
１００、２００：基板
１０１、２０１：素子分離絶縁膜 １０２、２０２：ゲート絶縁膜
１０３、２０３：ゲート電極 １０４、２０４：エクステンション領域
１０５、２０５：側壁絶縁膜 １０６、２０６：ソース／ドレイン領域
１０７、２０７：配線構造下の層間絶縁膜 １０８、２０８：コンタクトプラグ
１０９、２０９：第１層目の層間絶縁膜 １１０、２１０：第１層目の配線層
１１１、２１４：第１層目のビアプラグ １１２、２１５：第２層目の層間絶縁膜
１１３、２１６：第２層目の配線層 １１４、２１７：第２層目のビアプラグ
１１５、２１８：第３層目の配線層（パッド電極）
１１６、２１９：パッシベーション膜
２１１：下部電極 ２１２：キャパシタ絶縁膜 ２１３：上部電極
Ｔｒ：ＭＯＳトランジスタ Ｃｐ：キャパシタ（メモリ素子）

Claims (11)

  1. 基板上に、ゲート絶縁膜とゲート電極とを含むトランジスタを形成し、
    前記基板上に１層の配線層を形成する処理と前記１層の配線層を配線パターンに加工する処理とをともに１回以上行うことにより、前記基板上に、１層以上の配線層を含む配線構造を形成し、
    前記基板上に、前記１層以上の配線層のうちの少なくとも１層の配線層が配線パターンに加工された後に、前記基板上にマイクロ波を照射することにより前記基板のアニールを行う、半導体装置の製造方法。
  2. 前記アニールは、プラズマを発生させずに行われる請求項１に記載の半導体装置の製造方法。
  3. 前記アニールは、前記基板上に、前記１層以上の配線層のうちの最上層の配線層が形成され、前記最上層の配線層が配線パターンに加工された後に行われる請求項１又は２に記載の半導体装置の製造方法。
  4. 前記アニール時の前記基板の温度は、４５０℃以下である請求項１から３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記アニールは、水素分子を含む雰囲気中で行われる請求項１から４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記マイクロ波は、前記基板の表面側及び裏面側のいずれか片側又は両側に照射される請求項１から５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記マイクロ波は、前記基板の裏面側に照射される請求項１から５のいずれか１項に記載の半導体装置の製造方法。
  8. 前記アニールでは、前記基板のうち、前記基板と前記ゲート絶縁膜との界面領域が他の基板領域よりも加熱される請求項１から７のいずれか１項に記載の半導体装置の製造方法。
  9. 基板上に、ゲート絶縁膜とゲート電極とを含むロジック回路用のトランジスタを形成し、
    前記基板上に１層の配線層を形成する処理と前記１層の配線層を配線パターンに加工する処理とをともに１回以上行うことにより、前記基板上に、１層以上の配線層を含む配線構造を形成し、
    前記基板上に、前記１層以上の配線層のうちの最下層の配線層が形成され、前記最下層の配線層が配線パターンに加工された後に、前記基板上にマイクロ波を照射することにより前記基板のアニールを行う、半導体装置の製造方法。
  10. 基板上に、ゲート絶縁膜とゲート電極とを含むメモリ回路用のトランジスタを形成し、
    前記基板上に１層の配線層を形成する処理と前記１層の配線層を配線パターンに加工する処理とをともにＮ回（Ｎは２以上の整数）行うことにより、前記基板上に、Ｎ層の配線層を含む配線構造を形成し、
    前記Ｎ層の配線層のうちの第Ｋ層目（Ｋは１≦Ｋ≦Ｎ−１を満たす整数）の配線層が、メモリ素子が形成された配線層のうちの最上層である場合にて、前記基板上に、第Ｋ＋１層目の配線層が形成され、前記第Ｋ＋１層目の配線層が配線パターンに加工された後に、前記基板上にマイクロ波を照射することにより前記基板のアニールを行う、半導体装置の製造方法。
  11. 前記アニールは、プラズマを発生させずに行われる請求項９又は１０に記載の半導体装置の製造方法。
JP2011046134A 2011-03-03 2011-03-03 半導体装置の製造方法 Expired - Fee Related JP5615207B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2011046134A JP5615207B2 (ja) 2011-03-03 2011-03-03 半導体装置の製造方法
TW100149598A TWI469227B (zh) 2011-03-03 2011-12-29 半導體裝置之製造方法
PCT/JP2012/051906 WO2012117787A1 (en) 2011-03-03 2012-01-24 Method of manufacturing semiconductor device
US14/013,589 US9082822B2 (en) 2011-03-03 2013-08-29 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011046134A JP5615207B2 (ja) 2011-03-03 2011-03-03 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2012186189A JP2012186189A (ja) 2012-09-27
JP5615207B2 true JP5615207B2 (ja) 2014-10-29

Family

ID=45852654

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011046134A Expired - Fee Related JP5615207B2 (ja) 2011-03-03 2011-03-03 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US9082822B2 (ja)
JP (1) JP5615207B2 (ja)
TW (1) TWI469227B (ja)
WO (1) WO2012117787A1 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201417229A (zh) * 2012-10-18 2014-05-01 Keystone Semiconductor Corp 電晶體佈局裝置
US20140199822A1 (en) * 2013-01-15 2014-07-17 Micron Technology, Inc. Methods of forming semiconductor device structures including an insulative material on a semiconductive material, and related semiconductor device structures and semiconductor devices
JP6092676B2 (ja) * 2013-03-25 2017-03-08 株式会社日立国際電気 半導体装置の製造方法、基板処理装置及びプログラム
JP5943888B2 (ja) * 2013-08-28 2016-07-05 株式会社東芝 半導体装置の製造方法
JP6134274B2 (ja) 2014-02-17 2017-05-24 株式会社東芝 半導体製造装置および半導体装置の製造方法
WO2015159436A1 (ja) * 2014-04-18 2015-10-22 富士電機株式会社 半導体装置の製造方法
JP6037083B2 (ja) * 2014-04-18 2016-11-30 富士電機株式会社 半導体装置の製造方法
WO2015159437A1 (ja) * 2014-04-18 2015-10-22 富士電機株式会社 半導体装置の製造方法
JP6387791B2 (ja) 2014-10-29 2018-09-12 富士電機株式会社 半導体装置の製造方法
US9385156B2 (en) * 2014-11-26 2016-07-05 Taiwan Semiconductor Manufacturing Company Ltd. Method of manufacturing a back side illuminated (BSI) image sensor
JP2016225573A (ja) * 2015-06-03 2016-12-28 株式会社東芝 基板処理装置および基板処理方法
JP6596285B2 (ja) 2015-09-24 2019-10-23 東芝メモリ株式会社 マイクロ波照射装置および基板処理方法
JP6971229B2 (ja) * 2015-11-09 2021-11-24 アプライド マテリアルズ インコーポレイテッドApplied Materials, Incorporated 底部処理
WO2017105515A1 (en) 2015-12-18 2017-06-22 Intel Corporation Stacked transistors
CN109314046A (zh) 2016-09-23 2019-02-05 株式会社国际电气 基板处理装置、半导体装置的制造方法以及记录介质
US11295962B2 (en) 2018-07-10 2022-04-05 The Board Of Trustees Of The Leland Stanford Junior University Low temperature process for diode termination of fully depleted high resistivity silicon radiation detectors that can be used for shallow entrance windows and thinned sensors
TWI692114B (zh) * 2018-11-20 2020-04-21 財團法人金屬工業研究發展中心 矽基疊層的形成方法及矽基太陽能電池的製造方法
US11430512B2 (en) * 2020-06-29 2022-08-30 Taiwan Semiconductor Manufacturing Company Limited Semiconducting metal oxide memory device using hydrogen-mediated threshold voltage modulation and methods for forming the same

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8907323D0 (en) * 1989-03-31 1989-05-17 Atomic Energy Authority Uk Improvements in or relating to electronic devices
WO1993010556A1 (en) 1991-11-22 1993-05-27 Tadahiro Ohmi Apparatus for forming oxide film, heat treatment apparatus, semiconductor device, manufacturing method therefor
JPH0766197A (ja) 1993-08-25 1995-03-10 Sony Corp 半導体装置の製造方法
US20020031920A1 (en) * 1996-01-16 2002-03-14 Lyding Joseph W. Deuterium treatment of semiconductor devices
US6521977B1 (en) 2000-01-21 2003-02-18 International Business Machines Corporation Deuterium reservoirs and ingress paths
US6475855B1 (en) 2000-03-01 2002-11-05 Micron Technology, Inc. Method of forming integrated circuitry, method of forming a capacitor and method of forming DRAM integrated circuitry
KR20030040865A (ko) 2001-11-16 2003-05-23 주식회사 하이닉스반도체 암전류를 감소시키기 위한 이미지센서의 제조 방법
JPWO2003056622A1 (ja) * 2001-12-26 2005-05-12 東京エレクトロン株式会社 基板処理方法および半導体装置の製造方法
JP4001498B2 (ja) * 2002-03-29 2007-10-31 東京エレクトロン株式会社 絶縁膜の形成方法及び絶縁膜の形成システム
JP4619637B2 (ja) * 2003-09-09 2011-01-26 財団法人国際科学振興財団 半導体装置及びその製造方法
US7397073B2 (en) * 2004-11-22 2008-07-08 International Business Machines Corporation Barrier dielectric stack for seam protection
JP4781806B2 (ja) 2005-12-20 2011-09-28 シャープ株式会社 半導体記憶装置およびその製造方法
US7572709B2 (en) * 2006-06-29 2009-08-11 Intel Corporation Method, apparatus, and system for low temperature deposition and irradiation annealing of thin film capacitor
JP2008108769A (ja) 2006-10-23 2008-05-08 Seiko Epson Corp 半導体装置の製造方法
US20080173985A1 (en) * 2007-01-24 2008-07-24 International Business Machines Corporation Dielectric cap having material with optical band gap to substantially block uv radiation during curing treatment, and related methods
DE102007035837A1 (de) * 2007-07-31 2009-02-05 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einer Kornorientierungsschicht
US8299455B2 (en) * 2007-10-15 2012-10-30 International Business Machines Corporation Semiconductor structures having improved contact resistance
JP5368070B2 (ja) 2008-05-08 2013-12-18 シャープ株式会社 固体撮像素子およびその製造方法、電子情報機器
JP2010010578A (ja) 2008-06-30 2010-01-14 Canon Inc 半導体装置及びその製造方法
JP2010016128A (ja) 2008-07-02 2010-01-21 Canon Inc 固体撮像装置及びその製造方法
US7985617B2 (en) * 2008-09-11 2011-07-26 Micron Technology, Inc. Methods utilizing microwave radiation during formation of semiconductor constructions
KR20100060652A (ko) * 2008-11-28 2010-06-07 주식회사 동부하이텍 반도체 소자의 제조 방법
JP2010182764A (ja) 2009-02-04 2010-08-19 Sony Corp 半導体素子とその製造方法、及び電子機器
JP2010232239A (ja) 2009-03-26 2010-10-14 Toshiba Corp 半導体装置
JP2011035371A (ja) 2009-07-07 2011-02-17 Toshiba Corp 半導体装置の製造方法及び半導体製造装置
JP5537102B2 (ja) 2009-09-11 2014-07-02 株式会社東芝 半導体装置の製造方法
JP5297323B2 (ja) 2009-09-30 2013-09-25 株式会社東芝 半導体装置の製造方法
US9059319B2 (en) * 2010-01-25 2015-06-16 International Business Machines Corporation Embedded dynamic random access memory device and method
JP5433462B2 (ja) 2010-03-03 2014-03-05 株式会社東芝 半導体装置の製造方法
US8580686B1 (en) * 2012-04-23 2013-11-12 Globalfoundries Inc. Silicidation and/or germanidation on SiGe or Ge by cosputtering Ni and Ge and using an intralayer for thermal stability
JP2014006433A (ja) * 2012-06-26 2014-01-16 Dainippon Screen Mfg Co Ltd パターン描画装置

Also Published As

Publication number Publication date
TWI469227B (zh) 2015-01-11
TW201237969A (en) 2012-09-16
JP2012186189A (ja) 2012-09-27
US9082822B2 (en) 2015-07-14
WO2012117787A1 (en) 2012-09-07
US20140004690A1 (en) 2014-01-02

Similar Documents

Publication Publication Date Title
JP5615207B2 (ja) 半導体装置の製造方法
US7071107B2 (en) Method for manufacturing a semiconductor device
JP3683972B2 (ja) 半導体装置
TW200952119A (en) Semiconductor device and method of manufacturing same
US8815615B2 (en) Method for copper hillock reduction
US10504779B2 (en) Hydrogenation and nitridization processes for reducing oxygen content in a film
US20210175075A1 (en) Oxygen radical assisted dielectric film densification
TW202131406A (zh) 使用電漿處理的金屬膜蝕刻方法
KR100707656B1 (ko) 금속배선의 형성 방법 및 그에 의해 형성된 금속배선을포함하는 반도체 소자
JP3698885B2 (ja) 強誘電体膜を用いた装置の製造方法
JP2010232240A (ja) 半導体装置の製造方法、及び半導体製造装置
US7892916B2 (en) Semiconductor device and fabricating method thereof
CN111987006B (zh) 一种半导体结构及其制造方法
JP2014502783A (ja) 水素障壁で封止された強誘電性キャパシタ
JP2008091863A (ja) 半導体素子の製造方法
US11081542B2 (en) Buried MIM capacitor structure with landing pads
JP5943888B2 (ja) 半導体装置の製造方法
TW200539354A (en) Low temperature method for metal deposition
TWI443744B (zh) 具有經改善絕緣特性之介電層之製造方法及具有經改善絕緣特性之介電層之半導體結構之製造方法
JP3875906B2 (ja) アモルファス金属酸化膜の製造方法
KR20220123983A (ko) 기판처리방법 및 이를 포함하는 반도체 소자 제조방법
KR100529629B1 (ko) 반도체 소자 및 반도체 소자의 금속 배선층 형성 방법
TW202428126A (zh) 用於2d dram電容器的孔型sadp
KR100529628B1 (ko) 반도체 소자 및 반도체 소자의 금속 배선층 형성 방법
TWI291740B (en) Method of fabricating IMD for hydrogen blocking

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130218

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140425

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140612

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140815

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140909

R151 Written notification of patent or utility model registration

Ref document number: 5615207

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees