TW201417229A - 電晶體佈局裝置 - Google Patents

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Abstract

一種電晶體佈局裝置，包含半導體基底、閘極結構及第一、二金屬層，半導體基底包括汲極區與源極區，汲極區於相鄰源極區間且源極區於相鄰汲極區間而成陣列排列，閘極結構包括在汲極區與源極區間的閘極；第一金屬層包括多數第一塊狀區及第一圖案化板狀區，第一塊狀區電連接汲極區，第一圖案化板狀區間隔圍繞第一塊狀區並電連接源極區，第二金屬層包括多數第二塊狀區及第二圖案化板狀區，第二塊狀區電連接第一圖案化板狀區，第二圖案化板狀區間隔圍繞第二板狀區並電連接第一塊狀區。本發明透過板狀區，有效降低第一、二金屬層的寄生電阻。

Description

電晶體佈局裝置
本發明是有關於一種佈局裝置，特別是指一種電晶體佈局裝置。
參閱圖1、圖2，一般應用於功率電晶體元件(例如：直流電轉換器IC)的電晶體佈局裝置1包括一半導體基底11、多數條閘極12，及一金屬層結構13。
該半導體基底11包括一板本體111，及形成於該板本體111中多數條源極區112，及多數條分別與該等源極區112交替設置的汲極區113，且該等源極區112與該等汲極區113分別間隔地設置。
該等閘極12設置於該半導體基底11的頂面，且分別設置於相鄰的源極區112與汲極區113間，使得該等源極區112、該等汲極區113，及該等閘極12的排列順序依序為源極區112-閘極12-汲極區113-閘極12-源極區112-汲極區113……。其中，每一閘極12具有一介電層121，及一連接該介電層121的電極層122。
該金屬層結構13包括一第一金屬層131、一第二金屬層132，及一界於該第一金屬層131與該第二金屬層132間的導體連線(via)層133。
該第一金屬層131具有多數條分別對應地設置於該等源極區112與該等汲極區113上的第一條狀區134，該第二金屬層132具有二條分別與該等第一條狀區134交錯且設 置於該等第一條狀區134上方的第二條狀區135，其中一條第二條狀區135與設置於該等源極區112上的第一條狀區134電連接，其中之另一條第二條狀區135與設置於該等汲極區113上的第一條狀區134電連接，且每一第二條狀區135與所對應的第一條狀區134間的電連接方式是透過該導體連線層133連接。
每一閘極12與兩側相鄰之汲極區113與源極區112界定成一電晶體，則該半導體基底11之源極區112與汲極區113，及該等閘極12相配合成的等效電路即為一排由多數個電晶體所構成的電晶體陣列，且該等電晶體依序電連接。
當該等閘極12的電極層122接受來自外界的閘極電壓(Vg)，且該第二金屬層132的二條第二條狀區135相配合接受來自外界之順向的輸入電壓(Vd)時，該等閘極12下方的板本體111形成一通道，且輸入電壓經由該導體連線層133與該第一金屬層131傳送至該等汲極區113與該等源極區112，而使該電晶體陣列的電晶體成導通狀態並電性等效為例如功率放大器等的用途。
此外，若欲提升應用該電晶體佈局裝置1之功率電晶體元件的電功率(power efficiency)有二種方式，第一種方式是橫向沿伸該電晶體佈局裝置1，也就是依序於該半導體基底11上設置更多條閘極12，並對應地於該板本體111中形成更多源極區112與汲極區113，而成為一排具有數量更多的電晶體之電晶體陣列；參閱圖3，第二種方式是於該電晶體佈局裝置1的上方或下方設置多個電晶體佈局裝置1，也 就是設置多排電晶體。
然而，無論目前的電晶體佈局裝置1是採用第一種方式或是第二種方式提升電功率，由於該第二金屬層132之第二條狀區135的寬度受限於閘極12的長度，且該等第一、二條狀區134、135重疊的面積受限於第二條狀區135的寬度，造成該金屬層結構13的等效電路產生過大的寄生電阻(parasitic resistance)，導致電轉換效率反而無法有效提升的問題。
因此，本發明之目的，即在提供一種等效寄生電阻低且電轉換效率高的電晶體佈局裝置。
於是，本發明電晶體佈局裝置，包含一半導體基底、一閘極結構、一第一金屬層，及一第二金屬層。
該半導體基底包括一板本體，及形成於該板本體中的多數個汲極區及多數個源極區，該等汲極區分別設置於兩相鄰的源極區間，該等源極區分別設置於兩相鄰的汲極區間，而使該等汲極區與該等源極區相配合成陣列排列。
該閘極結構設置於該半導體基底的一頂面，並包括多數條分別位於任兩相鄰的汲極區與源極區間且彼此電連接的閘極，該等汲極區、該等源極區，及該等閘極構成一電晶體陣列。
該第一金屬層位於該半導體基底上方，並包括多數個第一塊狀區，及一第一圖案化板狀區，該等第一塊狀區分別對應電連接該等汲極區，該第一圖案化板狀區間隔地圍 繞該等第一塊狀區，並電連接該等源極區。
該第二金屬層位於該第一金屬層上方，並包括多數個第二塊狀區，及一第二圖案化板狀區，該等第二塊狀區分別電連接該第一圖案化板狀區，該第二圖案化板狀區間隔地環圍該等第二塊狀區，並電連接該等第一塊狀區。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之二個較佳實施例的詳細說明中，將可清楚的呈現。
在本發明被詳細描述之前，要注意的是，在以下的說明內容中，類似的元件是以相同的編號來表示。
參閱圖4、圖5，為本發明電晶體佈局裝置之第一較佳實施例，其中圖5為沿著圖4一剖線A對該第一較佳實施例整體的剖視示意圖，該第一較佳實施例包含一半導體基底2、一閘極結構3、一第一金屬層4，及一第二金屬層5。
該半導體基底2包括一板本體21，及形成於該板本體21中的多數個汲極區(drain)22及多數個源極區(source)23。該半導體基底2以半導體材料為主所構成，通常選自矽、鍺，及Ⅲ-V族半導體材料。該等汲極區22間隔地形成於該板本體21中，該等源極區23分別與該等汲極區22間隔地形成於該板本體21中，而使該等源極區23分別設置於兩個相鄰的汲極區22間，且該等汲極區22分別設置於兩個相鄰的源極區23間，則該等汲極區22與該等源極區23 相配合成陣列排列。
該板本體21成第一半導體特性，該等源極區23與該等汲極區22成第二半導體特性。那麼，當第一半導體特性為p型時，第二半導體特性為n型；當第一半導體特性為n型時，第二半導體特性為p型。在該第一較佳實施例中，是以該板本體21成p型，且該等源極區23與該等汲極區22成n型作說明；此外，每一汲極區22與每一源極區23之佈局(layout)形狀實質成四邊形，且成之陣列排列為3×3的陣列，亦即其中一汲極區22位於正中央，鄰近該汲極區22之四邊的為四個源極區23；再者，由於每一源極區23還夾置於兩相鄰的汲極區22間，故該半導體基底2共包括5個汲極區22及4個源極區23。
該閘極結構3設置於該半導體基底2的一頂面，並包括多數條分別位於任兩相鄰的汲極區22與源極區23間的閘極(gate)31，也就是說，位於每一閘極31的兩側之半導體基底2分別為一汲極區22與一源極區23。每一閘極31具有一形成於該半導體基底2之頂面的介電層311，及一形成於該介電層311之頂面的電極層312。且特別地，該等閘極31彼此電連接成網格狀，而可接受來自外界的同一電壓。
其中，每一閘極31與兩側之汲極區22與源極區23界定成為一電晶體。在該第一較佳實施例中，由於該等汲極區22與該等源極區23為3×3的陣列，且在相鄰的汲極區22與源極區23間共有12條閘極31，表示該第一較佳實施例的等效電路為12個彼此電連接之電晶體所成的電晶體陣 列。
另外，於本技術領域中具有通常知識者皆瞭解，每一汲極區22與每一源極區23的界定是相對輸入至每一電晶體之一輸入電壓來決定(Vd)，接受外界之輸入電壓者即為汲極區22，未接受外界之輸入電壓者即為源極區23。以n型電晶體為例，電流自每一電晶體的汲極區22輸入，並經該閘極31下方的板本體21所形成的一通道(channel，圖未示)流至源極區23。
該第一金屬層4設置於該半導體基底2的上方，並包括多數個第一塊狀區41，及一個第一圖案化板狀區42。該等第一塊狀區41分別對應地位於該等汲極區22上方，且分別電連接該等汲極區22。該第一圖案化板狀區42間隔地圍繞該等第一塊狀區41，且該第一圖案化板狀區42電連接該等源極區23。更具體地說，該第一圖案化板狀區42界定多數個成鏤空的區域，而該等第一塊狀區41分別位於該等鏤空的區域中。
該第二金屬層5設置於該第一金屬層4上方，並包括多數個第二塊狀區51，及一個第二圖案化板狀區52。該等第二塊狀區51分別對應地位於該第一圖案化板狀區42上方，且與該第一圖案化板狀區42電連接，該第二圖案化板狀區52間隔地圍繞該等第二塊狀區51，且電連接該等第一塊狀區41。更具體地說，該第二圖案化板狀區52界定多數個成鏤空的區域，而該等第一塊狀區41分別位於該等鏤空的區域中。
又，在該第一較佳實施例中，還包含一設置於該第一金屬層4與該第二金屬層5間的導體連線層6，及一設置於該第一金屬層4與該半導體基底2間的接觸插塞層(contact layer)7。
該導體連線層6包括多數根連接柱(via)61，其中一部分該等連接柱61的兩端分別連結該等第一塊狀區41與該第二圖案化板狀區52，其中另一部分該等連接柱61的兩端分別連結該第一圖案化板狀區42與該等第二塊狀區51；也就是說，該等第一塊狀區41透過該等連接柱61分別電連接該第二圖案化板狀區52，該第一圖案化板狀區42透過該等連接柱61電連接該等第二塊狀區51。
該接觸插塞層7包括多數根接觸插塞(contact)71，其中一部分該等接觸插塞71的兩端分別連結該等汲極區22與該等第一塊狀區41，其中另一部分該等接觸插塞71的兩端分別連結該等源極區23與該第一圖案化板狀區42，而使該等第一塊狀區41分別對應電連接該等汲極區22，且該第一圖案化板狀區42電連接該等源極區23。
此外，該第一較佳實施例中還包含一環圍壁(於業界通常稱為bulk contact)8，該環圍壁8形成於該半導體基底2的板本體(bulk)21的頂面，且環圍該半導體基底2之源極區23與汲極區22，並與該板本體21連接，而經由外界提供該板本體21一基板電壓(substrate voltage,Vb)。在該第一較佳實施例中，源極(source，即該等源極區23)及該環圍壁8彼此電連接而為等電位，故在該第一較佳實施例中，該第 一金屬層4之鄰近外周的第一圖案化板狀區42也是該環圍壁8的其中一部分。
且在此還需敘明的是，若該板本體21為p型半導層，例如p型磊晶層(epi layer)，則該環圍壁8還可具有一形成於該板本體21中並與該接觸插塞81連接且p型載子濃度較高之重摻雜p型井區(p+ region)；若該板本體21為n型半導層，例如n型磊晶層，則該環圍壁8還可具有一形成於該板本體21中並與該接觸插塞81連接且n型載子濃度較高之重摻雜n型井區(n+ region)。由於此為所屬技術領域中具有通常知識者所熟習，在此不再多加贅述。
當該第二金屬層5的第二圖案化板狀區52相對該等第二塊狀區51接受來自外界的輸入電壓(Vd)，且該環圍壁8接受基板電壓，及該閘極結構3接受閘極電壓(Vg)時，輸入電壓透過該第二圖案化板狀區52、其下方之連接柱61、該該等第一塊狀區41，及該等第一塊狀區41下方的接觸插塞71而傳送至該等汲極區22；此時，該電晶體陣列的電晶體為一導通狀態(turn on)；當該第二圖案化板狀區52相對該等第二塊狀區51未接受來自外界的輸入電壓時，該電晶體陣列的電晶體為一關閉狀態(turn off)。
由於該第一圖案化板狀區42只要可遮覆所有的源極區23即可，並不需配合該等源極區23與該等閘極31之長度與寬度，故該第一圖案化板狀區42的尺寸也不會受限於閘極31的長度；類似地，該第二圖案化板狀區52只要設置於該等第一塊狀區41上方即可，並不需配合該等第一塊狀 區41與該等閘極31之長度與寬度，故該第二圖案化板狀區52的尺寸也不會受限於該等閘極31的長度。因此，本發明可有效降低電連接該等汲極區22的第一塊狀區41與第二圖案化板狀區52間所形成之寄生電阻；類似地，也可有效降低電連接該等源極區23的第一圖案化板狀區42與第二塊狀區51間所形成之寄生電阻，而可降低寄生電阻所消耗之功率及其所產生的廢熱，進而大幅提升該電晶體佈局裝置的電功率，且還可避免該本發明電晶體佈局裝置形成過多的廢熱所導致過熱的問題。
參閱圖6，本發明第二較佳實施例與該第一較佳實施例相似，其不同之處在於該第二較佳實施例還包含一金屬層9，及一導體連線層6(即該第二較佳實施例共包含二層導體連線層6)。
該金屬層9設置於該接觸插塞層7與該第一金屬層4間，並包括多數塊分別對應地設置於該等汲極區22與該等源極區23上方的塊狀區91。該等接觸插塞71分別連結每一塊狀區91與其所對應之汲極區22或源極區23，而使該等塊狀區91分別對應電連接其下方之該等汲極區22與該等源極區23。
其中一層導體連線層6的與該第一較佳實施例類似地設置於該第一金屬層4與該第二金屬層5間；其中之另一層導體連線層6的設置於該金屬層9與該第一金屬層4間，並包括多數根連接柱(via)61。其中一部分該等連接柱61的兩端分別連結於該金屬層4的塊狀區91與該第一圖案化 板狀區42間，其中之另一部分該等連接柱61的兩端分別連結該金屬層9的塊狀區91與該等第一塊狀區41間。那麼，其中一部分該等塊狀區91透過該等連接柱61與該等接觸插塞71分別對應電連接該等汲極區22與該等第一塊狀區41，其中之另一部分該等塊狀區91分別對應電連接該等源極區23與該第一圖案化板狀區42。
在此，還需提出說明的是，在積體電路技術領域中，通常將最接近該半導體基底之金屬層稱之為metal1，次鄰近該半導體基底之金屬層稱之為metal2，且依此類推；再者，在metal1與metal2間的導體連線層稱之為via1或via12，在metal2與metal3間的導體連線層稱之為via2或via23，且依此類推。那麼，在該第二較佳實施例中，該金屬層9即為metal1，該第一金屬層4即為metal2，該第二金屬層5即為metal3，在該金屬層9與該第一金屬層4間的導體連線層6為via12，在該第一金屬層4與該第二金屬層5間的導體連線層6為via23。
再者，該環圍壁8具有至少一接觸插塞(contact)81，及一環圍金屬層82，且該環圍金屬層82與該金屬層9於同一層金屬化流程(metal loop)中而形成為metal1，該接觸插塞81與該板本體21連接並經由外界提供該板本體21基板電壓(Vb)。通常來說，源極(source，即該等源極區23)及該板本體21彼此電連接而為等電位。
由於該第二較佳實施例還包含有多數個塊狀區91的金屬層9，而可使輸入至該等汲極區22的輸入電壓更趨一致 ，亦可使該等源極區23的電壓(例如等同於基底電壓)更為均勻，且該金屬層9可用來傳送電預定電位至電晶體端點，如源極、汲極、基底，或閘極，進而降低電阻值。
綜上所述，本發明電晶體佈局結構將該半導體基底2的源極區23與汲極區22設計成為陣列排列，且該等閘極31設置於相鄰之源極區23與汲極區22間，而供後續設置於其上的第一圖案化板狀區42與第二圖案化板狀區52之形狀與尺寸不須受限為寬度窄小的長條狀，進而有效降低該第一、二金屬層4、5所形成的寄生電阻，故確實能達成本發明之目的。
惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。
11‧‧‧半導體基底
111‧‧‧板本體
112‧‧‧源極區
113‧‧‧汲極區
12‧‧‧閘極
121‧‧‧介電層
122‧‧‧電極層
13‧‧‧金屬層結構
131‧‧‧第一金屬層
132‧‧‧第二金屬層
133‧‧‧導體連線層
134‧‧‧第一條狀區
135‧‧‧第二條狀區
2‧‧‧半導體基底
21‧‧‧板本體
22‧‧‧汲極區
23‧‧‧源極區
3‧‧‧閘極結構
31‧‧‧閘極
311‧‧‧介電層
312‧‧‧電極層
4‧‧‧第一金屬層
41‧‧‧第一塊狀區
42‧‧‧第一圖案化板狀區
5‧‧‧第二金屬層
51‧‧‧第二塊狀區
52‧‧‧第二圖案化板狀區
6‧‧‧導體連線層
61‧‧‧連接柱
7‧‧‧接觸插塞層
71‧‧‧接觸插塞
8‧‧‧環圍壁
81‧‧‧接觸插塞
82‧‧‧環圍金屬層
9‧‧‧金屬層
91‧‧‧塊狀區
A‧‧‧剖線
圖1是一立體圖，說明目前的一電晶體佈局裝置；圖2是一剖視示意圖，說明目前的電晶體佈局裝置；圖3是一立體圖，說明目前設置多排電晶體的電晶體佈局裝置；圖4是一部分分解立體圖，說明本發明電晶體佈局裝置的一第一較佳實施例；圖5是一剖視示意圖，說明該第一較佳實施例；及圖6是一剖視示意圖，說明本發明電晶體佈局裝置的一第二較佳實施例。
2‧‧‧半導體基底
21‧‧‧板本體
22‧‧‧汲極區
23‧‧‧源極區
3‧‧‧閘極結構
31‧‧‧閘極
311‧‧‧介電層
312‧‧‧電極層
4‧‧‧第一金屬層
41‧‧‧第一塊狀區
42‧‧‧第一圖案化板狀區
5‧‧‧第二金屬層
51‧‧‧第二塊狀區
52‧‧‧第二圖案化板狀區
A‧‧‧剖線

Claims (7)

  1. 一種電晶體佈局裝置，包含：一半導體基底，包括一板本體，及形成於該板本體中的多數個汲極區及多數個源極區，該等汲極區分別設置於兩相鄰的源極區間，該等源極區分別設置於兩相鄰的汲極區間，而使該等汲極區與該等源極區相配合成陣列排列；一閘極結構，設置於該半導體基底的一頂面，並包括多數條分別位於任兩相鄰的汲極區與源極區間且彼此電連接的閘極，該等汲極區、該等源極區，及該等閘極構成一電晶體陣列；一第一金屬層，位於該半導體基底上方，並包括多數個第一塊狀區及一第一圖案化板狀區，該等第一塊狀區分別對應電連接該等汲極區，該第一圖案化板狀區間隔地圍繞該等第一塊狀區，並電連接該等源極區；及一第二金屬層，位於該第一金屬層上方，並包括多數個第二塊狀區及一第二圖案化板狀區，該等第二塊狀區分別電連接該第一圖案化板狀區，該第二圖案化板狀區間隔地環圍該等第二塊狀區，並電連接該等第一塊狀區。
  2. 依據申請專利範圍第1項所述之電晶體佈局裝置，還包含一環圍該電晶體陣列的環圍壁，提供該板本體一基板電壓。
  3. 依據申請專利範圍第1項所述之電晶體佈局裝置，還包 含一設置於該第一金屬層與該第二金屬層間的導體連線層，該導體連線層具有多數個連接柱，該等連接柱分別連接該等第一塊狀區與該第二圖案化板狀區，及該第一圖案化板狀區與該等第二塊狀區。
  4. 依據申請專利範圍第3項所述之電晶體佈局裝置，還包含一設置於該半導體基底與該第一金屬層間的第三金屬層，該第三金屬層包括多數個分別設置於該等汲極區與該等源極區上方的第三塊狀區，並分別電連接該等汲極區與該等第一塊狀區，及該等源極區與該第一圖案化板狀區。
  5. 依據申請專利範圍第1項所述之電晶體佈局裝置，其中，該半導體基板具有5個汲極區及4個源極區，而使該等汲極區與該等源極區相配合成3×3的陣列。
  6. 依據申請專利範圍第1項所述之電晶體佈局裝置，其中，該閘極結構的每一條閘極具有一形成於該半導體基底之一頂面的介電層，及一形成於該介電層上的電極層。
  7. 依據申請專利範圍第1項所述之電晶體佈局裝置，其中，該板本體成第一半導體特性，該等源極區與該等汲極區成第二半導體特性。
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