KR20180069465A - 수직형 트랜지스터를 구비하는 집적 회로 및 이를 포함하는 반도체 장치 - Google Patents

수직형 트랜지스터를 구비하는 집적 회로 및 이를 포함하는 반도체 장치 Download PDF

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KR20180069465A
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이승영
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Abstract

본 개시의 예시적 실시예에 따라 수직형 트랜지스터를 구비하는 집적 회로는, 제1 방향으로 연장되고, 서로 평행하게 순차적으로 배치된 제1 내지 제4 게이트 라인, 제1 내지 제3 게이트 라인 위에 배치되고 제1 및 제3 게이트 라인과 제1 및 제3 트랜지스터를 각각 형성하고 제2 게이트 라인으로부터 절연되는 제1 상위 활성 영역, 및 제2 내지 제4 게이트 라인 위에 배치되고 제2 및 제4 게이트 라인과 제2 및 제4 트랜지스터를 각각 형성하고 제3 게이트 라인으로부터 절연되는 제2 상위 활성 영역을 포함할 수 있다.

Description

수직형 트랜지스터를 구비하는 집적 회로 및 이를 포함하는 반도체 장치{INTEGRATED CIRCUIT HAVING VERTICAL TRANSISTOR AND SEMICONDUCTOR DEVICE INCLUDING THE SAME}
본 개시의 기술적 사상은 집적 회로에 관한 것으로서, 자세하게는 수직형 트랜지스터를 구비하는 집적 회로 및 이를 포함하는 반도체 장치에 관한 것이다.
수직형(vertical) 트랜지스터는 전하가 트랜지스터의 양 전극 사이를 적층 방향으로 통과하는 채널을 포함하는 트랜지스터를 지칭할 수 있다. 예를 들면, 수직형 전계 효과 트랜지스터(field-effect transistor; FET)에서, 소스 영역(또는 드레인 영역), 채널 영역 및 드레인 영역(또는 소스 영역) 순으로 중첩되어 적층될 수 있고, 게이트 전극이 소스 영역 및 드레인 영역 사이의 레벨에서 채널 영역을 둘러싸도록 배치될 수 있다. 즉, 채널 영역은 게이트 전극을 수직으로 관통하도록 형성될 수 있다. 이러한 수직형 트랜지스터는 평면형(planar) 트랜지스터와 상이한 구조뿐만 아니라 상이한 특징을 가질 수 있고, 이에 따라 수직형 트랜지스터를 포함하는 집적 회로는, 평면형 트랜지스터와 상이한 방식으로 설계될 필요가 있다.
본 개시의 기술적 사상은 수직형 트랜지스터를 구비하는 집적 회로에 관한 것으로서, 수직형 트랜지스터의 구조를 고려하여 설계된 레이아웃을 가지는 집적 회로 및 이를 포함하는 반도체 장치를 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따라 수직형 트랜지스터를 구비하는 집적 회로로서, 상기 수직형 트랜지스터는 수직으로 중첩되고 순차적으로 적층된 하위 활성 영역, 게이트 라인, 상위 활성 영역과, 게이트 절연막을 사이에 두고 상기 게이트 라인을 수직으로 관통하고 상기 상위 활성 영역 및 상기 하위 활성 영역과 접하는 채널 영역에 의해서 형성될 수 있고, 집적 회로는, 제1 방향으로 연장되고, 서로 평행하게 순차적으로 배치된 제1 내지 제4 게이트 라인, 상기 제1 내지 제3 게이트 라인 위에 배치되고 상기 제1 및 제3 게이트 라인과 제1 및 제3 트랜지스터를 각각 형성하고 상기 제2 게이트 라인으로부터 절연되는 제1 상위 활성 영역, 및 상기 제2 내지 제4 게이트 라인 위에 배치되고 상기 제2 및 제4 게이트 라인과 제2 및 제4 트랜지스터를 각각 형성하고 상기 제3 게이트 라인으로부터 절연되는 제2 상위 활성 영역을 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따라 수직형 트랜지스터를 구비하는 집적 회로는, 제1 방향으로 연장되고 서로 평행하게 배치된 제1 및 제2 부분 게이트 라인, 상기 제1 및 제2 부분 게이트 라인과 상기 제1 방향으로 각각 정렬되어 연장되고 서로 평행하게 배치된 제3 및 제4 부분 게이트 라인, 상기 제1 및 제2 부분 게이트 라인과 제1 및 제2 트랜지스터를 각각 형성하는 제1 및 제2 상위 활성 영역, 상기 제3 및 제4 부분 게이트 라인과 제3 및 제4 트랜지스터를 각각 형성하는 제3 및 제4 상위 활성 영역, 및 상기 제1 내지 제4 트랜지스터가 공유하는 제1 하위 활성 영역을 포함할 수 있고, 상기 제1 및 제4 부분 게이트 라인 사이의 커넥션 및 상기 제2 및 제3 게이트 라인 사이의 커넥션이 교차할 수 있다.
본 개시의 기술적 사상의 일측면에 따라 수직형 트랜지스터를 구비하는 집적 회로는, 제1 방향으로 연장되고 서로 평행하게 배치된 제1 및 제2 부분 게이트 라인, 상기 제1 및 제2 부분 게이트 라인과 상기 제1 방향으로 각각 정렬되어 연장되고 서로 평행하게 배치된 제3 및 제4 부분 게이트 라인, 상기 제1 및 제2 부분 게이트 라인과 제1 및 제2 트랜지스터를 각각 형성하는 제1 및 제2 상위 활성 영역, 상기 제3 및 제4 부분 게이트 라인과 제3 및 제4 트랜지스터를 각각 형성하는 제3 및 제4 상위 활성 영역, 및 상기 제1 및 제4 부분 게이트 라인 아래에 배치되고 상기 제1 및 제4 부분 게이트 라인 사이에서 이동하는 전하가 통과하는 제1 하위 활성 영역을 포함할 수 있고, 상기 제1 및 제4 부분 게이트 라인 사이의 커넥션 및 상기 제2 및 제3 게이트 라인 사이의 커넥션이 교차할 수 있다.
본 개시의 예시적 실시예에 따른 집적 회로 및 이를 포함하는 반도체 장치에 의하면, 수직형 트랜지스터의 구조에 적합한 레이아웃에 의해서 집적 회로의 면적이 감소할 수 있다.
또한, 본 개시의 예시적 실시예에 따른 집적 회로 및 이를 포함하는 반도체 장치에 의하면, 라우팅 혼잡(routing congestion)을 감소시킴으로써 집적 회로의 설계 자유도가 향상될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 집적 회로 및 이를 포함하는 반도체 장치에 의하면, 향상된 설계 자유도에 의해서 향상된 집적 회로 및 이를 포함하는 반도체의 설계가 가능할 수 있다.
본 명세서에 첨부된 도면들은 도해의 편의를 위하여 스케일에 맞지 아니할 수 있고, 구성요소들을 과장하거나 축소하여 도시할 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 집적 회로의 단면도 및 회로도를 나타낸다.
도 2는 본 개시의 예시적 실시예에 따른 집적 회로의 회로도의 일부를 나타낸다.
도 3은 평면형(planar) 트랜지스터를 구비하는 집적 회로의 레이아웃을 나타내는 평면도이다.
도 4a는 본 개시의 예시적 실시예에 따라 수직형 트랜지스터를 구비하는 집적 회로의 레이아웃을 나타내는 평면도이고, 도 4b는 도 4a의 레이아웃을 라인(X4-X4')을 따라서 자른 단면을 나타내는 단면도이다.
도 5a는 본 개시의 예시적 실시예에 따라 수직형 트랜지스터를 구비하는 집적 회로의 레이아웃을 나타내는 평면도이고, 도 5b는 도 5a의 레이아웃을 라인(X5-X5')을 따라서 자른 단면을 나타내는 단면도이다.
도 6a는 본 개시의 예시적 실시예에 따라 수직형 트랜지스터를 구비하는 집적 회로의 레이아웃을 나타내는 평면도이고, 도 6b는 도 6a의 레이아웃을 라인(X6-X6')을 따라서 자른 단면을 나타내는 단면도이다.
도 7a는 본 개시의 예시적 실시예에 따라 수직형 트랜지스터를 구비하는 집적 회로의 레이아웃을 나타내는 평면도이고, 도 7b 및 도 7c는 도 7a의 레이아웃을 라인(X7-X7')을 따라서 자른 단면의 예시들을 나타내는 단면도들이다.
도 8a는 본 개시의 예시적 실시예에 따라 수직형 트랜지스터를 구비하는 집적 회로의 레이아웃을 나타내는 평면도이고, 도 8b는 도 8a의 레이아웃을 라인(X8-X8')을 따라서 자른 단면을 나타내는 단면도이다.
도 9a는 본 개시의 예시적 실시예에 따라 수직형 트랜지스터를 구비하는 집적 회로의 레이아웃을 나타내는 평면도이고, 도 9b는 도 9a의 레이아웃을 라인(X9-X9')을 따라서 자른 단면을 나타내는 단면도이다.
도 10a는 본 개시의 예시적 실시예에 따라 수직형 트랜지스터를 구비하는 집적 회로의 레이아웃을 나타내는 평면도이고, 도 10b는 도 10a의 레이아웃을 라인(X10-X10')을 따라서 자른 단면을 나타내는 단면도이다.
도 11a는 본 개시의 예시적 실시예에 따라 수직형 트랜지스터를 구비하는 집적 회로의 레이아웃을 나타내는 평면도이고, 도 11b 및 도 11c는 도 11a의 레이아웃을 라인(X11b-X11b') 및 라인(X11c-X11c')을 따라서 각각 자른 단면들을 나타내는 단면도들이다.
도 12a는 본 개시의 예시적 실시예에 따라 수직형 트랜지스터를 구비하는 집적 회로의 레이아웃을 나타내는 평면도이고, 도 12b는 도 12a의 레이아웃의 일부를 개략적으로 나타내는 사시도이고, 도 12c 내지 도 12e는 도 12a의 레이아웃을 라인(X12c-X12c'), 라인(X12d-X12d') 및 라인(X12e-X12e')을 따라서 각각 자른 단면들을 나타내는 단면도들이다.
도 13a는 본 개시의 예시적 실시예에 따라 수직형 트랜지스터를 구비하는 집적 회로의 레이아웃을 나타내는 평면도이고, 도 13b는 도 13a의 레이아웃을 라인(X13-X13')을 따라서 자른 단면을 나타내는 단면도이다.
도 14a는 본 개시의 예시적 실시예에 따라 수직형 트랜지스터를 구비하는 집적 회로의 레이아웃을 나타내는 평면도이고, 도 14b는 도 14a의 레이아웃을 라인(X14-X14')을 따라서 자른 단면을 나타내는 단면도이다.
도 15a는 본 개시의 예시적 실시예에 따라 수직형 트랜지스터를 구비하는 집적 회로의 레이아웃을 나타내는 평면도이고, 도 15b는 도 15a의 레이아웃을 라인(X15-X15')을 따라서 자른 단면을 나타내는 단면도이다.
도 16a는 본 개시의 예시적 실시예에 따라 수직형 트랜지스터를 구비하는 집적 회로의 레이아웃을 나타내는 평면도이고, 도 16b는 도 16a의 레이아웃을 라인(X16-X16')을 따라서 자른 단면을 나타내는 단면도이다.
도 17은 본 개시의 예시적 실시예에 따라 수직형 트랜지스터를 구비하는 집적 회로의 레이아웃을 설계하는 방법을 나타내는 순서도이다.
도 18은 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)을 나타내는 블록도이다.
도 1은 본 개시의 예시적 실시예에 따른 집적 회로(10)의 단면도 및 회로도를 나타낸다. 구체적으로, 도 1에 도시된 바와 같이, 집적 회로(10)는 2개의 트랜지스터들을 포함할 수 있고, 2개의 트랜지스터들 각각은 수직형(vertical) 트랜지스터일 수 있다.
도 1을 참조하면, 집적 회로(10)는 제3 방향으로 순차적으로 적층된 5개의 레이어들(L1 내지 L5)을 포함할 수 있다. 도 1에 도시된 바와 같이, 제1 레이어(L1)는 기판 및 하위 활성 영역을 포함할 수 있고, 제2 레이어(L2)는 게이트 라인, 채널 영역 및 게이트 유전막을 포함할 수 있다. 제3 레이어(L3)는 상위 활성 영역을 포함할 수 있고, 제4 레이어(L4)는 컨택(contact)을 포함할 수 있다. 제5 레이어(L5)는 비아(via) 및 메탈 패턴을 포함할 수 있다.
컨택은 하위 활성 영역, 게이트 라인 및 상위 활성 영역을 비아와 전기적으로 연결시킬 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 하위 컨택(BC)은 하위 활성 영역을 비아와 전기적으로 연결시킬 수 있고, 상위 컨택(TC)은 상위 활성 영역을 비아와 전기적으로 연결시킬 수 있고, 게이트 컨택(GC)은 게이트 라인을 비아와 전기적으로 연결시킬 수 있다. 또한, 하위 활성 영역 및 게이트 라인은 2개 이상의 컨택들을 통해서 비아와 전기적으로 연결될 수도 있다. 예를 들면, 도 1에 도시된 바와 같이, 하위 활성 영역은 제2 및 제3 레이어(L2, L3)에 형성된 하위 컨택(BC') 및 하위 컨택(BC')과 제3 방향으로 중첩된 상위 컨택(TC)을 통해서 비아와 전기적으로 연결될 수 있다. 집적 회로(10)의 영역들 각각은 비아와 전기적으로 연결됨으로써 메탈 패턴 등을 통해서 전하를 수신하거나 전하를 방출할 수 있다.
수직형 트랜지스터를 구비하는 집적 회로(10)에서, 하위 활성 영역을 비아와 전기적으로 연결시키기 위한 공간이 필요할 수 있다. 도 1을 참조하면, 하위 활성 영역 위에 채널 영역, 게이트 라인, 상위 활성 영역 등이 적층되므로, 하위 활성 영역을 비아와 전기적으로 연결시키기 위한 컨택(BC 또는 BC')을 배치하기 위한 공간이 필요할 수 있다. 수직형 트랜지스터의 구조에 기인하여, 수직형 트랜지스터들은 조밀하게 배치될 수 있고, 이에 따라 하위 활성 영역에 접하는 컨택을 위한 공간의 확보는 수직형 트랜지스터를 구비하는 집적 회로(10)에서 중요할 수 있다.
수직형 트랜지스터는 전하가 트랜지스터의 양 전극 사이를 적층 방향(또는 수직 방향)(예컨대, 도 1의 제3 방향)으로 통과하는 채널을 포함하는 트랜지스터를 지칭할 수 있다. 수직형 트랜지스터의 예로서, 수직형 전계 효과 트랜지스터(vertical field-effect transistor; VFET) 또는 수직 터널링 전계 효과 트랜지스터(vertical tunneling field-effect transistor)는, 순서대로 적층되고 적층 방향(즉, 도 1의 제3 방향)으로 중첩된, 하위(bottom) 활성 영역, 채널 영역, 상위(top) 활성 영역과, 하위 활성 영역 및 상위 활성 영역 사이의 레벨에서 채널 영역을 둘러싸도록 배치된 게이트 라인에 의해서 형성될 수 있다. 다시 말해서, 수직형 전계 효과 트랜지스터는 순서대로 적층되고 적층 방향(즉, 도 1의 제3 방향)으로 중첩된 하위 활성 영역, 게이트 라인, 상위 활성 영역과, 게이트 라인을 관통하고 하위 활성 영역 및 상위 활성 영역과 접하는 채널 영역에 의해서 형성될 수 있다. 채널 영역 및 게이트 라인 사이에 게이트 유전막이 배치될 수 있고, 이에 따라 게이트 라인의 전위에 따라 채널 영역을 통과하는 전하의 경로가 형성되거나 차단될 수 있다. 이러한 채널 영역은 나노와이어(nanowire)로 지칭될 수도 있다.
이하에서, 본 개시의 예시적 실시예들은, 도 1에 도시된 바와 같은 수직형 전계 효과 트랜지스터를 구비하는 집적 회로를 참조하여 설명되나, 본 개시의 예시적 실시예들은 도 1에 도시된 바와 상이한 구조를 가지는 수직형 트랜지스터를 구비하는 집적 회로에도 적용 가능한 점은 이해될 것이다.
도 1에 도시된 바와 같이, 제1 노드(N1)는 집적 회로(10)에서 게이트 라인으로 형성될 수 있고, 게이트 컨택(GC)을 통해서 비아와 전기적으로 연결될 수 있다. 제2 노드(N2) 및 제4 노드(N4)는 채널 영역 위에 배치된 상위 활성 영역으로 각각 형성될 수 있고, 상위 컨택(TC)을 통해서 비아와 전기적으로 연결될 수 있다. 제3 노드(N3) 및 제5 노드(N5)는 채널 영역 아래에 배치된 하위 활성 영역으로 각각 형성될 수 있고, 제3 방향으로 채널 영역과 중첩되지 아니하는 부분에서 하위 컨택(BC 또는 BC')을 통해서 비아와 전기적으로 연결될 수 있다. 도 1에 도시된 수직형 트랜지스터의 구조는, 도 3을 참조하여 후술되는 바와 같은 평면형(planar) 트랜지스터의 구조와 상이할 수 있고, 이에 따라 수직형 트랜지스터를 구비하는 집적 회로(10)가 평면형 트랜지스터를 구비하는 집적 회로에서 트랜지스터를 배치(place)하고 라우팅(routing)하는 방식에 따라 설계되는 경우, 집적 회로(10)는 비효율적인 구조를 가질 수 있다.
이하에서 도면들을 참조하여 설명되는 바와 같이, 본 개시의 예시적 실시예에 따라 수직형 트랜지스터의 구조를 고려하여 설계됨으로써 수직형 트랜지스터를 구비하는 집적 회로는 효율적인 구조를 가질 수 있다. 이에 따라 공간의 낭비가 방지될 수 있고, 라우팅이 용이해질 수 있으며, 설계 자유도가 향상될 수 있다. 결과적으로, 저비용 및 고성능을 가지는 집적 회로가 설계될 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 집적 회로(20)의 회로도의 일부를 나타낸다. 도 2에 도시된 바와 같이, 집적 회로(20)는 복수의 트랜지스터들(TR1 내지 TR8)을 포함할 수 있고, 복수의 트랜지스터들(TR1 내지 TR8) 각각은 금속 산화막 반도체(metal-oxide-semiconductor) 전계 효과 트랜지스터일 수 있다.
도 2를 참조하면, 트랜지스터의 3개의 전극들, 즉 소스(source), 드레인(drain) 및 게이트(gate) 각각은 다른 트랜지스터의 전극과 전기적으로 상호연결될 수 있다. 도 3 및 도 4를 참조하여 후술되는 바와 같이, 그러한 상호연결(interconnection)들은 집적 회로(20)의 레이아웃에서 다양하게 구현될 수 있다. 예를 들면, 제1 트랜지스터(TR1)의 게이트 및 제4 트랜지스터(TR4)의 게이트는, 도 2에 도시된 바와 같이, 게이트 라인을 공유함으로써, 전기적으로 연결될 수 있다. 집적 회로(20)의 레이아웃에서 트랜지스터들(TR1 내지 TR8)의 배치에 따라 상호연결들의 구조가 결정될 수도 있고, 상호연결들의 구조에 따라 트랜지스터들(TR1 내지 TR8)의 배치가 결정될 수도 있다. 이하의 도면들에 도시된 집적 회로의 다양한 레이아웃들은, 도 2의 집적 회로(20)의 회로도에 대응할 수 있다. 즉, 도 2의 노드들(A 내지 E)은 이하에서 레이아웃들을 나타내는 도면들에 도시된 노드들과 일치할 수 있다. 도해의 편의상 레이아웃을 나타내는 도면들에서 전원 노드들(VDD, VSS) 의 참조부호들은 도시되지 아니하고, 일부 노드들의 형성을 위한 일부 상호연결들은 생략될 수 있다.
도 3은 평면형(planar) 트랜지스터를 구비하는 집적 회로의 레이아웃(30)을 나타내는 평면도이다. 도 3에 도시된 바와 같이, 집적 회로의 레이아웃(30)은, 제2 방향으로 연장되는 서로 분리된 2개의 활성 영역들(R31, R32), 제1 방향으로 평행하게 연장되는 복수의 게이트 라인들(G31 내지 G34)을 포함할 수 있다.
도 3을 참조하면, 도 2의 집적 회로(20)의 트랜지스터들은 4개의 연속적으로 배치된 게이트 라인들(G31 내지 G34)에 의해서 구현될 수 있다. 즉, 게이트 라인들(G31 내지 G34) 각각은 활성 영역들(R31, R32)과 중첩되는 곳에서 트랜지스터를 형성할 수 있다. 예를 들면, 활성 영역들(G31 내지 G34)은 상이한 도전형으로 각각 도핑될 수 있고, 활성 영역(R31)과 중첩되는 게이트 라인들(G31 내지 G34)에 의해서 PMOS 트랜지스터들이 형성될 수 있고, 활성 영역(R32)과 중첩되는 게이트 라인들(G31 내지 G34)에 의해서 NMOS 트랜지스터들이 형성될 수 있다.
제1 및 제4 게이트 라인(G31, G34) 각각은 일체로서 PMOS 트랜지스터 및 NMOS 트랜지스터 쌍들을 각각 형성할 수 있는 한편, 제2 및 제3 게이트 라인(G32, G33)은 절연체를 포함하는 제1 절단 영역(CT31)에 의해서 분리될 수 있다. 즉, 제2 게이트 라인(G32)은 제1 절단 영역(CT31)에 의해서 2개의 부분 게이트 라인들(G32_1, G32_2)로 분리될 수 있고, 제3 게이트 라인(G33)은 제1 절단 영역(CT31)에 의해서 2개의 부분 게이트 라인들(G33_1, G33_2)로 분리될 수 있다. 도 2의 노드 'B'에 연결된 트랜지스터들(즉, TR2 및 TR7)의 게이트들은 제2 게이트 라인(G32)의 부분 게이트 라인(G32_1) 및 제3 게이트 라인(G33)의 부분 게이트 라인(G33_2)에 의해서 각각 형성될 수 있고, 도 3에 도시된 바와 같이, 부분 게이트 라인들(G32_1, G33_2)은 컨택들, 비아들 및 제2 메탈 패턴(M32)을 통해서 전기적으로 연결될 수 있다. 유사하게, 도 2의 노드 'C'에 연결된 트랜지스터들(즉, TR3 및 TR6)의 게이트들은 제2 게이트 라인(G32)의 부분 게이트 라인(G32_2) 및 제3 게이트 라인(G33)의 부분 게이트 라인(G33_1)에 의해서 각각 형성될 수 있고, 도 3에 도시된 바와 같이, 부분 게이트 라인들(G32_2, G33_1)은 컨택(C31)을 통해서 전기적으로 연결될 수 있다.
도 3의 제2 및 제3 게이트 라인(G32, G33)과 같이, 집적 회로의 레이아웃(30)은 동일한 노드에 연결되는 게이트들을 가지는 트랜지스터들(예컨대, PMOS 트랜지스터 및 NMOS 트랜지스터 쌍)이 레이아웃(30)에서 일체의 게이트 라인에 의해서 형성되지 아니하고, 인접한 2개의 게이트 라인들 또는 그 사이에 적어도 하나의 게이트 라인이 존재하는 게이트 라인들에 의해서 형성되는 구조를 포함할 수 있고, 그러한 구조는 크로스 커플 구조(cross couple construct)로 지칭될 수 있다. 크로스 커플 구조에 따라 배치되고 연결된 트랜지스터들은 크로스-커플드 트랜지스터들로서 지칭될 수 있다. 크로스 커플 구조는, 다수의 논리 회로들, 예컨대 플립플롭(flipflop), 멀티플렉서(multiplexer), 래치(latch) 등의 레이아웃들에서 발생할 수 있고, 크로스 커플 구조에 기인하여 레이아웃의 면적은 감소할 수 있으며, 결과적으로 집적 회로의 집적도가 상승할 수 있다.
도 3에 도시된 바와 같이, 크로스 커플드 트랜지스터들을 상호연결(또는, 라우팅)하기 위하여 사용된 컨택(C31) 및 제2 메탈 패턴(M32)로 인하여, 노드 'E'의 형성을 위한 상호연결로서 제1 메탈 패턴(M31)은 제2 메탈 패턴(M32)을 우회하도록 형성될 수 있다. 즉, 크로스 커플 구조는 라우팅 혼잡(congestion)을 유발할 수 있고, 이에 따라 감소된 면적을 가지는 동시에 이러한 라우팅 혼잡을 감소시키도록 트랜지스터를 배치하고 배치된 트랜지스터를 라우팅하는 것이 중요할 수 있다. 이하에서 도면들을 참조하여, 본 개시의 예시적 실시예들에 따라, 수직형 트랜지스터를 구비하는 집적 회로의 레이아웃에서 크로스 커플 구조를 효과적으로 구현하는 예시들이 설명될 것이다.
도 4a는 본 개시의 예시적 실시예에 따라 수직형 트랜지스터를 구비하는 집적 회로의 레이아웃(40)을 나타내는 평면도이고, 도 4b는 도 4a의 레이아웃(40)을 라인(X4-X4')을 따라서 자른 단면을 나타내는 단면도이다.
도 4a를 참조하면, 집적 회로의 레이아웃(40)은, 제1 방향으로 평행하게 연장되는 제1 내지 제4 게이트 라인(G41 내지 G44)을 포함할 수 있다. 제1 내지 제4 게이트 라인(G41 내지 G44)은 상위 활성 영역 및 하위 활성 영역과 수직으로(즉, 제3 방향으로) 모두 중첩되는 곳에서 트랜지스터들을 형성할 수 있다. 예를 들면, 제2 게이트 라인(G42), 제1 하위 활성 영역(B41) 및 제2 상위 활성 영역(T42)이 수직으로(즉, 제3 방향으로) 모두 중첩된 곳에서, 게이트 절연막을 사이에 두고 제2 게이트 라인(G42)을 관통하는 채널 영역에 의해서 제7 트랜지스터(TR7)가 형성될 수 있다.
본 개시의 예시적 실시예에 따라, 크로스 커플 구조는 상위 활성 영역을 이용하여 트랜지스터들을 라우팅함으로써 형성될 수 있다. 예를 들면 도 4a에 도시된 바와 같이, 제1 상위 활성 영역(T41)은 제1 내지 제3 게이트 라인(G41 내지 G43) 위에 배치될 수 있고, 제1 및 제3 게이트 라인(G41, G43)과 제4 및 제3 트랜지스터(TR4, TR3)를 각각 형성할 수 있고, 제2 게이트 라인(G42)와는 절연될 수 있다. 즉, 도 4b에 도시된 바와 같이, 수직형 트랜지스터의 구조에 기인하여, 제1 상위 활성 영역(T41)은 제2 게이트 라인(G42) 위에 배치될 수 있고, 이에 따라 제2 게이트 라인(G42)의 방해 없이 제2 게이트 라인(G42)을 가로지를 수 있다. 유사하게, 제2 상위 활성 영역(T42)은 제2 내지 제4 게이트 라인(G42 내지 G44) 위에 배치될 수 있고, 제2 및 제4 게이트 라인(G42, G44)과 제7 및 제8 트랜지스터(TR7, TR8)를 각각 형성할 수 있고, 제3 게이트 라인(G43)과는 절연될 수 있다. 이에 따라, 제3 및 제4 트랜지스터(TR3, TR4)는 제1 상위 활성 영역(T41)을 통해서 전기적으로 연결될 수 있고, 제7 및 제8 트랜지스터(TR7, TR8)는 제2 상위 활성 영역(T42)을 통해서 전기적으로 연결될 수 있다. 도 4a의 레이아웃에서, 다른 부분 게이트 라인 쌍과 서로 교차하는 커넥션을 형성하는 부분 게이트 라인 쌍을 연결하기 위하여 도 3의 레이아웃에 포함된 컨택(C31) 및 제2 메탈 패턴(M32)은 생략될 수 있다.
수직형 트랜지스터들은 상위 활성 영역뿐만 아니라 하위 활성 영역을 공유할 수도 있다. 즉, 도 4a에 도시된 바와 같이, 제2, 제3, 제6 및 제7 트랜지스터(TR2, TR3, TR6, TR7)는, 노드 'E'를 형성하는 제1 하위 활성 영역(B41)을 공유할 수 있다. 이에 따라, 제2, 제3, 제6 및 제7 트랜지스터(TR2, TR3, TR6, TR7)를 노드 'E'에 연결하기 위한 컨택이나 메탈 패턴이 생략될 수 있다. 도 4a에 도시된 바와 같이, 제1 하위 활성 영역(B41)은 제2 및 제3 게이트 라인(G32, G43) 사이에 배치된 제1 컨택(C41)을 통해서 비아와 전기적으로 연결될 수 있다. 제1 컨택(C41)은, 도 1의 하위 컨택(BC)을 포함할 수도 있고, 서로 중첩된 도 1의 하위 컨택(BC') 및 상위 컨택(TC)을 포함할 수도 있다.
도 5a는 본 개시의 예시적 실시예에 따라 수직형 트랜지스터를 구비하는 집적 회로의 레이아웃(50)을 나타내는 평면도이고, 도 5b는 도 5a의 레이아웃(50)을 라인(X5-X5')을 따라서 자른 단면을 나타내는 단면도이다.
도 5a를 참조하면, 집적 회로의 레이아웃(50)은, 제1 방향으로 평행하게 연장된 제1 내지 제4 게이트 라인(G51 내지 G54)을 포함할 수 있고, 제1 내지 제4 게이트 라인(G51 내지 G54)은 상위 활성 영역 및 하위 활성 영역과 수직으로(즉, 제3 방향으로) 모두 중첩되는 곳에서 게이트 유전막 및 채널 영역에 의해서 트랜지스터들(TR1 내지 TR8)을 형성할 수 있다. 트랜지스터들(TR1 내지 TR8)은 노드 'E'를 형성하는 제1 하위 활성 영역(B51)을 공유할 수 있다.
본 개시의 예시적 실시예에 따라, 하위 활성 영역은 게이트 라인을 제거하는 절단 영역에 형성된 컨택을 통해서 비아에 전기적으로 연결될 수 있다. 예를 들면, 도 5a 및 도 5b에 도시된 바와 같이, 레이아웃(50)은 제1 절단 영역(CT51)을 포함할 수 있고, 제1 절단 영역(CT51)을 관통하고 제1 하위 활성 영역(B51) 상에 배치된 제1 컨택(C51)을 통해서 비아와 연결될 수 있다. 평면형 트랜지스터와 비교할 때, 수직형 트랜지스터는 제1 및 제2 방향으로 형성되는 평면에서 상대적으로 작은 면적을 차지할 수 있고, 이에 따라 도 5a에 도시된 바와 수직형 트랜지스터들은 조밀하게 배치될 수 있다. 수직형 트랜지스터들이 배치되지 아니한 영역에 절단 영역(예컨대, 제1 절단 영역(CT51))을 배치하고, 절단 영역을 관통하는 컨택(예컨대, 제1 컨택(C51))을 통해서 하위 활성 영역(예컨대, 제1 하위 활성 영역(B51))은 비아와 전기적으로 연결될 수 있다.
도 6a는 본 개시의 예시적 실시예에 따라 수직형 트랜지스터를 구비하는 집적 회로의 레이아웃(60)을 나타내는 평면도이고, 도 6b는 도 6a의 레이아웃(60)을 라인(X6-X6')을 따라서 자른 단면을 나타내는 단면도이다.
도 6a를 참조하면, 집적 회로의 레이아웃(60)은, 제1 방향으로 평행하게 연장된 제1 내지 제4 게이트 라인(G61 내지 G64)을 포함할 수 있고, 제1 내지 제4 게이트 라인(G61 내지 G64)은 상위 활성 영역 및 하위 활성 영역과 수직으로(즉, 제3 방향으로) 모두 중첩되는 곳에서 게이트 유전막 및 채널 영역에 의해서 트랜지스터들(TR1 내지 TR8)을 형성할 수 있다.
본 개시의 예시적 실시예에 따라, 동일한 게이트 라인에 의해서 형성된 트랜지스터들은 하위 활성 영역을 공유하지 아니할 수 있다. 예를 들면, 레이아웃(60)은 서로 분리된 제1 및 제2 하위 활성 영역(B61, B62)을 포함할 수 있고, 제2 및 제6 트랜지스터(TR2, TR6)는 제1 하위 활성 영역(B61)을 공유할 수 있고, 제3 및 제7 트랜지스터(TR3, TR7)는 제2 하위 활성 영역(B62)을 공유할 수 있다. 도 2를 참조하면, 제1 하위 활성 영역(B61)을 공유하는 제2 및 제6 트랜지스터(TR2, TR6)는 PMOS 트랜지스터일 수 있고, 제2 하위 활성 영역(B62)을 공유하는 제3 및 제7 트랜지스터(TR3, TR7)는 NMOS 트랜지스터일 수 있다. 즉, 하위 활성 영역은 같은 유형(type)의 트랜지스터들에 의해서 공유될 수 있다.
도 6a를 참조하면, 제1 및 제2 하위 활성 영역(B61, B62)은 제2 및 제3 게이트 라인(G62, G63) 사이에 배치된 제1 및 제2 컨택(C61, C62) 및 제1 메탈 패턴(M61)을 통해서 전기적으로 연결될 수 있다. 즉, 도 6b를 참조하면, 제1 하위 활성 영역(B61)은 제1 컨택(C61), 비아, 제1 메탈 패턴(M61), 비아, 제2 메탈 패턴(C62)을 통해서 제2 하위 활성 영역(B62)와 전기적으로 연결될 수 있다. 제1 및 제2 컨택(C61, C62)은 도 6b에 도시된 바와 같이, 하위 컨택 및 상위 컨택을 포함할 수 있다.
도 7a는 본 개시의 예시적 실시예에 따라 수직형 트랜지스터를 구비하는 집적 회로의 레이아웃(70)을 나타내는 평면도이고, 도 7b 및 도 7c는 도 7a의 레이아웃(70)을 라인(X7-X7')을 따라서 자른 단면의 예시들을 나타내는 단면도들이다.
도 7a를 참조하면, 집적 회로의 레이아웃(70)은, 제1 방향으로 평행하게 연장된 제1 내지 제4 게이트 라인(G71 내지 G74)을 포함할 수 있고, 제1 내지 제4 게이트 라인(G71 내지 G74)은 상위 활성 영역 및 하위 활성 영역과 수직으로(즉, 제3 방향으로) 모두 중첩되는 곳에서 게이트 유전막 및 채널 영역에 의해서 트랜지스터들(TR1 내지 TR8)을 형성할 수 있다. 도 7a의 레이아웃(70)은, 도 3의 레이아웃(30)과 유사하게, 제2 및 제3 게이트 라인(G72, G73)을 분리하는 제1 절단 영역(CT71)을 포함할 수 있다.
제1 및 제4 게이트 라인(G71, G74) 각각은 일체로서 PMOS 트랜지스터(즉, TR1 및 TR5) 및 NMOS 트랜지스터(즉, TR4 및 TR8) 쌍들을 각각 형성할 수 있는 한편, 제2 및 제3 게이트 라인(G72, G73)은 절연체를 포함하는 제1 절단 영역(CT71)에 의해서 분리될 수 있다. 즉, 제2 게이트 라인(G72)은 제1 절단 영역(CT71)에 의해서 2개의 부분 게이트 라인들(G72_1, G72_2)로 분리될 수 있고, 제3 게이트 라인(G73)은 제1 절단 영역(CT71)에 의해서 2개의 부분 게이트 라인들(G73_1, G73_2)로 분리될 수 있다. 결과적으로, 부분 게이트 라인들(G72_1, G72_1)은 제1 방향으로 정렬될 수 있고, 부분 게이트 라인들(G73_1, G73_2)은 역시 제1 방향으로 정렬될 수 있다. 도 2의 노드 'B'에 연결된 트랜지스터들(즉, TR2 및 TR7)의 게이트들은 제2 게이트 라인(G72)의 부분 게이트 라인(G72_1) 및 제3 게이트 라인(G73_2)에 의해서 형성될 수 있고, 도 7a에 도시된 바와 같이, 부분 게이트 라인들(G72_1, G73_2)은 제1 컨택(C71)을 통해서 전기적으로 연결될 수 있다. 유사하게, 도 2의 노드 'C'에 연결된 트랜지스터들(즉, TR3 및 TR6)의 게이트들은 제2 게이트 라인(G72)의 부분 게이트 라인(G72_2) 및 제3 게이트 라인(G73)의 부분 게이트 라인(G73_1)에 의해서 각각 형성될 수 있고, 도 7a에 도시된 바와 같이, 부분 게이트 라인들(G72_2, G73_1)은 컨택들, 비아들 및 제1 메탈 패턴(M71)을 통해서 전기적으로 연결될 수 있다.
제2, 제3, 제6 및 제7 트랜지스터(TR2, TR3, TR6, TR7)는, 노드 'E'를 형성하는 제1 하위 활성 영역(B71)을 공유할 수 있다. 이에 따라, 제2, 제3, 제6 및 제7 트랜지스터(TR2, TR3, TR6, TR7)를 노드 'E'에 연결하기 위한 컨택이나 메탈 패턴이 생략될 수 있다. 도 7a에 도시된 바와 같이, 제1 하위 활성 영역(B71)은 제2 및 제3 게이트 라인(G72, G73) 사이에 배치된 제2 컨택(C72)을 통해서 비아와 전기적으로 연결될 수 있다.
도 7b를 참조하면, 노드 'B'를 형성하고 부분 게이트 라인들(G72_1, G73_2)을 연결하는 제1 컨택(C71)은, 게이트 라인을 비아와 전기적으로 연결시키는 컨택과 동일한 높이(즉, 제3 방향의 길이)를 가지도록 형성될 수 있다. 즉, 제1 컨택(C71)은 단일의 패터닝(patterning) 공정을 통해서 형성될 수 있다.
도 7c를 참조하면, 노드 'B'를 형성하고 부분 게이트 라인들(G72_1, G73_2)을 연결하는 제1 컨택(C71)은, 상위 활성 영역을 비아와 전기적으로 연결시키는 컨택(C71a) 및 컨택(C71a)과 게이트 라인을 전기적으로 연결시키는 컨택(C71b)을 포함할 수 있다. 즉, 제1 컨택(C71)은 컨택(C71b)를 형성하기 위한 패터닝 공정 및 컨택(C71a)를 형성하기 위한 패터닝 공정을 통해서 형성될 수 있다.
도 8a는 본 개시의 예시적 실시예에 따라 수직형 트랜지스터를 구비하는 집적 회로의 레이아웃(80)을 나타내는 평면도이고, 도 8b는 도 8a의 레이아웃(80)을 라인(X8-X8')을 따라서 자른 단면을 나타내는 단면도이다.
도 8a를 참조하면, 집적 회로의 레이아웃(80)은, 제1 방향으로 평행하게 연장된 제1 내지 제4 게이트 라인(G81 내지 G84)을 포함할 수 있고, 제1 내지 제4 게이트 라인(G81 내지 G84)은 상위 활성 영역 및 하위 활성 영역과 수직으로(즉, 제3 방향으로) 모두 중첩되는 곳에서 게이트 유전막 및 채널 영역에 의해서 트랜지스터들(TR1 내지 TR8)을 형성할 수 있다. 도 8a의 레이아웃(80)은, 도 7a 및 도 7b의 레이아웃(70)과 유사하게, 제2 및 제3 게이트 라인(G82, G83)을 분리하는 제1 절단 영역(CT81)을 포함할 수 있다.
본 개시의 예시적 실시예에 따라, 부분 게이트 라인들을 전기적으로 연결하기 위한 컨택은 트랜지스터들 사이에 배치되지 아니할 수 있다. 예를 들면, 도 8a에 도시된 바와 같이, 제2 게이트 라인(G82)의 부분 게이트 라인(G82_1) 및 제3 게이트 라인(G83)의 부분 게이트 라인(G83_2)은 제1 컨택(C81)을 통해서 전기적으로 연결될 수 있는 한편, 제2 게이트 라인(G82)의 부분 게이트 라인(G82_2) 및 제3 게이트 라인(G83)의 부분 게이트 라인(G83_1)은 컨택들, 비아들 및 제1 메탈 패턴(M81)을 통해서 전기적으로 연결될 수 있다. 도 8a 및 도 8b에 도시된 바와 같이, 노드 'C'를 제3 게이트 라인(G83)의 부분 게이트 라인(G83_1)에 접하는 제1 컨택(C82)은 제5 트랜지스터(TR6) 및 제7 트랜지스터(TR7) 사이에 배치되지 아니할 수 있고, 즉 제1 컨택(C82)은 제2 활성 영역(T82)으로부터 제1 활성 영역(T81)보다 멀리 이격되어 배치될 수 있다. 전술된 바와 같이, 평면형 트랜지스터와 비교할 때, 수직형 트랜지스터는 제1 및 제2 방향으로 형성되는 평면에서 상대적으로 작은 면적을 차지할 수 있고, 이에 따라 도 8a 및 도 8b에 도시된 바와 같이, 게이트 라인에 접하는 컨택이 PMOS 트랜지스터 및 NMOS 트랜지스터 쌍 사이에 배치되지 아니할 수 있고, PMOS 트랜지스터 및 NMOS 트랜지스터 쌍 사이에서 라우팅 혼잡이 감소할 수 있다.
도 9a는 본 개시의 예시적 실시예에 따라 수직형 트랜지스터를 구비하는 집적 회로의 레이아웃(90)을 나타내는 평면도이고, 도 9b는 도 9a의 레이아웃(90)을 라인(X9-X9')을 따라서 자른 단면을 나타내는 단면도이다.
도 9a를 참조하면, 집적 회로의 레이아웃(90)은, 제1 방향으로 평행하게 연장된 제1 내지 제4 게이트 라인(G91 내지 G94)을 포함할 수 있고, 제1 내지 제4 게이트 라인(G91 내지 G94)은 상위 활성 영역 및 하위 활성 영역과 수직으로(즉, 제3 방향으로) 모두 중첩되는 곳에서 게이트 유전막 및 채널 영역에 의해서 트랜지스터들(TR1 내지 TR8)을 형성할 수 있다. 도 9a의 레이아웃(90)은, 도 7a 및 도 7b의 레이아웃(70)과 유사하게, 제2 및 제3 게이트 라인(G92, G93)을 분리하는 제1 절단 영역(CT91)을 포함할 수 있다.
본 개시의 예시적 실시예에 따라, 부분 게이트 라인들을 전기적으로 연결하기 위하여 상위 활성 영역이 사용될 수 있다. 즉, 크로스 커플드 트랜지스터들의 게이트들을 전기적으로 연결하기 위하여, 상위 활성 영역이 사용될 수 있다. 예를 들면, 도 9a 및 도 9b에 도시된 바와 같이, 제2 게이트 라인(G92)의 부분 게이트 라인(G92_1) 및 제3 게이트 라인(G93)의 부분 게이트 라인(G93_2)은 제3 상위 활성 영역(T93)을 통해서 전기적으로 연결될 수 있다. 제3 상위 활성 영역(T93)은 부분 게이트 라인들(G92_1, G93_2)과 컨택을 통해서 전기적으로 연결될 수 있다. 예를 들면, 도 9a 및 도 9b에 도시된 바와 같이, 제2 게이트 라인(G92)의 부분 게이트 라인(G92_1)은 제1 컨택(C91)을 통해서 제3 상위 활성 영역(T93)과 전기적으로 연결될 수 있다.
도 10a는 본 개시의 예시적 실시예에 따라 수직형 트랜지스터를 구비하는 집적 회로의 레이아웃(100)을 나타내는 평면도이고, 도 10b는 도 10a의 레이아웃(100)을 라인(X10-X10')을 따라서 자른 단면을 나타내는 단면도이다.
도 10a를 참조하면, 집적 회로의 레이아웃(100)은, 제1 방향으로 평행하게 연장된 제1 내지 제4 게이트 라인(G101 내지 G104)을 포함할 수 있고, 제1 내지 제4 게이트 라인(G101 내지 G104)은 상위 활성 영역 및 하위 활성 영역과 수직으로(즉, 제3 방향으로) 모두 중첩되는 곳에서 게이트 유전막 및 채널 영역에 의해서 트랜지스터들(TR1 내지 TR8)을 형성할 수 있다. 도 9a 및 도 9b의 레이아웃(90)과 유사하게, 제2 게이트 라인(G102)의 부분 게이트 라인(G102_1) 및 제3 게이트 라인(G103)의 부분 게이트 라인(G103_2)은 제3 상위 활성 영역(T103)을 통해서 전기적으로 연결될 수 있다. 또한, 도 10a의 레이아웃(100)은 서로 분리된 제1 및 제2 하위 활성 영역(B101, B102)을 포함할 수 있다.
본 개시의 예시적 실시예에 따라, 게이트 라인 및 상위 활성 영역을 전기적으로 연결시키기 위하여 채널 영역이 사용될 수 있다. 즉, 게이트 라인과 접하면서(즉, 게이트 라인 및 채널 영역 사이에 게이트 유전막을 형성하지 아니하고서) 게이트 라인을 관통하는 채널 영역에 의해서 게이트 라인 및 상위 활성 영역이 전기적으로 연결될 수 있다. 예를 들면, 도 10a 및 도 10b를 참조하면, 제2 게이트 라인(G102)의 부분 게이트 라인(G102_1)과 접하면서 부분 게이트 라인(G102_1)을 관통하는 제1 채널 영역(H101)이 배치될 수 있고, 제3 게이트 라인(G103)의 부분 게이트 라인(G103_2)과 접하면서 부분 게이트 라인(G103_2)을 관통하는 제2 채널 영역(H102)이 배치될 수 있다. 비록 도 10a 및 도 10b에서 제1 및 제2 채널 영역(H101, H102)은 제1 및 제2 방향이 형성하는 평면상에서 트랜지스터를 형성하는 채널 영역들 보다 작은 단면적을 가지는 것으로 도시되었으나, 본 개시의 기술적 사상은 이에 제한되지 아니한다.
게이트 라인 및 상위 활성 영역을 전기적으로 연결하기 위한 채널 영역은 하위 활성 영역과 수직으로 중첩되지 아니할 수 있다. 즉, 하위 활성 영역과의 불필요한 전기적 연결의 발생을 방지하기 위하여, 채널 영역 아래에 배치되는 하위 활성 영역은 제거될 수 있다. 예를 들면, 도 10b에 도시된 바와 같이, 제2 게이트 라인(G102)의 부분 게이트 라인(G102_1) 및 제3 상위 활성 영역(T103)을 전기적으로 연결하는 채널 영역(H101)의 아래에 하위 활성 영역이 배치되지 아니할 수 있다.
도 11a는 본 개시의 예시적 실시예에 따라 수직형 트랜지스터를 구비하는 집적 회로의 레이아웃(110)을 나타내는 평면도이고, 도 11b 및 도 11c는 도 11a의 레이아웃(110)을 라인(X11b-X11b') 및 라인(X11c-X11c')을 따라서 각각 자른 단면들을 나타내는 단면도들이다.
도 11a를 참조하면, 집적 회로의 레이아웃(110)은, 제1 방향으로 평행하게 연장된 제1 내지 제4 게이트 라인(G111 내지 G114)을 포함할 수 있고, 제1 내지 제4 게이트 라인(G111 내지 G114)은 상위 활성 영역 및 하위 활성 영역과 수직으로(즉, 제3 방향으로) 모두 중첩되는 곳에서 게이트 유전막 및 채널 영역에 의해서 트랜지스터들(TR1 내지 TR8)을 형성할 수 있다. 도 11a의 레이아웃(110)은, 도 7a 및 도 7b의 레이아웃(70)과 유사하게, 제2 및 제3 게이트 라인(G112, G113)을 분리하는 제1 절단 영역(CT111)을 포함할 수 있다. 또한, 도 11a의 레이아웃(110)은 서로 분리된 제1 및 제2 하위 활성 영역(B111, B112)을 포함할 수 있다.
본 개시의 예시적 실시예에 따라, 부분 게이트 라인들을 전기적으로 연결하기 위하여 하위 활성 영역이 사용될 수 있다. 즉, 크로스 커플드 트랜지스터들의 게이트들을 전기적으로 연결하기 위하여, 하위 활성 영역이 사용될 수 있다. 예를 들면, 도 11a 및 도 11b에 도시된 바와 같이, 제2 게이트 라인(G112)의 부분 게이트 라인(G112_1) 및 제3 게이트 라인(G113)의 부분 게이트 라인(G113_2)은 제3 하위 활성 영역(B113)을 통해서 전기적으로 연결될 수 있다.
게이트 라인들을 연결하기 위하여 사용된 상위 활성 영역과 유사하게, 하위 활성 영역은 게이트 라인들과 채널 영역을 통해서 전기적으로 연결될 수 있다. 예를 들면, 도 11b에 도시된 바와 같이, 제2 게이트 라인(G112)의 부분 게이트 라인(G112_1) 및 제3 하위 활성 영역(B113)은 제1 채널 영역(H111)을 통해서 전기적으로 연결될 수 있다. 상위 활성 영역과의 불필요한 전기적 연결의 발생을 방지하기 위하여, 채널 영역 위에 배치되는 상위 활성 영역은 제거될 수 있다. 즉, 도 11b에 도시된 바와 같이, 제1 채널 영역(H111) 위에 상위 활성 영역이 배치되지 아니할 수 있다.
게이트 라인들을 연결하기 위하여 사용된 상위 활성 영역과 유사하게, 하위 활성 영역은 게이트 라인들과 컨택을 통해서 전기적으로 연결될 수 있다. 예를 들면, 도 11c에 도시된 바와 같이, 제3 게이트 라인(G113)의 부분 게이트 라인(G113_2) 및 제3 하위 활성 영역(B113)은 제3 컨택(C113)을 통해서 전기적으로 연결될 수 있다.
도 12a는 본 개시의 예시적 실시예에 따라 수직형 트랜지스터를 구비하는 집적 회로의 레이아웃(120)을 나타내는 평면도이고, 도 12b는 도 12a의 레이아웃(120)의 일부를 개략적으로 나타내는 사시도이고, 도 12c 내지 도 12e는 도 12a의 레이아웃(120)을 라인(X12c-X12c'), 라인(X12d-X12d') 및 라인(X12e-X12e')을 따라서 각각 자른 단면들을 나타내는 단면도들이다.
도 12a를 참조하면, 집적 회로의 레이아웃(120)은, 제1 방향으로 평행하게 연장된 제1 내지 제4 게이트 라인(G121 내지 G124)을 포함할 수 있고, 제1 내지 제4 게이트 라인(G121 내지 G124)은 상위 활성 영역 및 하위 활성 영역과 수직으로(즉, 제3 방향으로) 모두 중첩되는 곳에서 게이트 유전막 및 채널 영역에 의해서 트랜지스터들(TR1 내지 TR8)을 형성할 수 있다. 도 12a의 레이아웃(120)은, 도 7a 및 도 7b의 레이아웃(70)과 유사하게, 제2 및 제3 게이트 라인(G122, G123)을 분리하는 제1 절단 영역(CT121)을 포함할 수 있다. 또한, 도 12a의 레이아웃(120)은 서로 분리된 제1 및 제2 하위 활성 영역(B121, B122)을 포함할 수 있다.
본 개시의 예시적 실시예에 따라, 부분 게이트 라인들을 전기적으로 연결하기 위하여 상위 활성 영역 및 하위 활성 영역이 함께 사용될 수 있다. 즉, 크로스 커플드 트랜지스터들의 게이트들을 전기적으로 연결하기 위하여, 상위 활성 영역 및 하위 활성 영역이 함께 사용될 수 있다. 예를 들면, 도 12a에 도시된 바와 같이, 제2 게이트 라인(G122)의 부분 게이트 라인(G122_1) 및 제3 게이트 라인(G133)의 부분 게이트 라인(G133_2)은 제3 상위 활성 영역(T123)을 통해서 전기적으로 연결될 수 있고, 제2 게이트 라인(G122)의 부분 게이트 라인(G122_2) 및 제3 게이트 라인(G133)의 부분 게이트 라인(G133_1)은 제3 하위 활성 영역(B123)을 통해서 전기적으로 연결될 수 있다.
도 12b의 사시도를 참조하면, 제3 방향으로 제3 하위 활성 영역(B123), 부분 게이트 라인들(G122_1, G122_2, G123_1, G123_2) 및 제3 상위 활성 영역(T123) 순서로 적층될 수 있다. 제3 하위 활성 영역(B123) 및 제3 상위 활성 영역(T123)은 상이한 레벨(즉, 제3 방향의 높이)에서 각각 형성되므로, 도 12b에 도시된 바와 같이, 게이트 라인들(또는 부분 게이트 라인들)을 독립적으로 라우팅하는데 사용될 수 있다. 즉, 도 12d에 도시된 바와 같이, 제3 하위 활성 영역(B123) 및 제3 상위 활성 영역(T123)이 제3 방향으로 중첩되는 영역에서, 제3 하위 활성 영역(B123) 및 제3 상위 활성 영역(T123)은 서로 분리될 수 있다. 또한, 도 12b에 도시된 바와 같이, 게이트 라인들을 연결하기 위한 상위 활성 영역과 하위 활성 영역은 게이트 라인과 동시에 수직으로(즉, 제3 방향으로) 중첩되지 아니할 수 있다.
상위 활성 영역 및 하위 활성 영역은 게이트 라인들과 채널 영역을 통해서 전기적으로 연결될 수 있다. 예를 들면, 도 12c에 도시된 바와 같이, 제2 게이트 라인(G122)의 부분 게이트 라인(G122_1) 및 제3 하위 활성 영역(B123)은 제1 채널 영역(H121)을 통해서 전기적으로 연결될 수 있고, 상위 활성 영역과의 불필요한 전기적 연결의 발생을 방지하기 위하여 제1 채널 영역(H121) 위에 배치되는 상위 활성 영역은 제거될 수 있다. 또한, 제2 게이트 라인(G122)의 부분 게이트 라인(G122_2) 및 제3 상위 활성 영역(T123)은 제2 채널 영역(H122)을 통해서 전기적으로 연결될 수 있고, 하위 활성 영역과의 불필요한 전기적 연결의 발생을 방지하기 위하여 제2 채널 영역(H122) 아래에 배치되는 하위 활성 영역은 제거될 수 있다.
유사하게, 도 12e에 도시된 바와 같이, 제3 게이트 라인(G123)의 부분 게이트 라인(G123_1) 및 제3 상위 활성 영역(T123)은 제3 채널 영역(H123)을 통해서 전기적으로 연결될 수 있고, 하위 활성 영역과의 불필요한 전기적 연결의 발생을 방지하기 위하여 제3 채널 영역(H123) 아래에 배치되는 하위 활성 영역은 제거될 수 있다. 또한, 제3 게이트 라인(G123)의 부분 게이트 라인(G123_2) 및 제3 하위 활성 영역(B123)은 제4 채널 영역(H124)을 통해서 전기적으로 연결될 수 있고, 상위 활성 영역과의 불필요한 전기적 연결의 발생을 방지하기 위하여 제4 채널 영역(H124) 위에 배치되는 상위 활성 영역은 제거될 수 있다.
도 13a는 본 개시의 예시적 실시예에 따라 수직형 트랜지스터를 구비하는 집적 회로의 레이아웃(130)을 나타내는 평면도이고, 도 13b는 도 13a의 레이아웃(130)을 라인(X13-X13')을 따라서 자른 단면을 나타내는 단면도이다.
도 13a를 참조하면, 집적 회로의 레이아웃(130)은, 제1 방향으로 평행하게 연장된 제1 내지 제4 게이트 라인(G131 내지 G134)을 포함할 수 있고, 제1 내지 제4 게이트 라인(G131 내지 G134)은 상위 활성 영역 및 하위 활성 영역과 수직으로(즉, 제3 방향으로) 모두 중첩되는 곳에서 게이트 유전막 및 채널 영역에 의해서 트랜지스터들(TR1 내지 TR8)을 형성할 수 있다. 도 13a의 레이아웃(130)은, 도 7a 및 도 7b의 레이아웃(70)과 유사하게, 제2 및 제3 게이트 라인(G132, G133)을 분리하는 제1 절단 영역(CT131)을 포함할 수 있고, 도 13a의 제1 절단 영역(CT131)의 제1 방향 길이는 도 7a의 제1 절단 영역(CT71)의 제1 방향의 길이 이상일 수 있다.
본 개시의 예시적 실시예에 따라, 크로스 커플 구조를 형성하기 위하여 배치된 절단 영역, 즉 부분 게이트 라인들(G132_1, G133_1)을 포함하는 영역과 부분 게이트 라인들(G132_2, G133_2)을 포함하는 영역 사이의 영역에서 하위 활성 영역에 접하는 컨택이 배치될 수 있다. 즉, 절단 영역은 크로스 커플 구조를 위한 게이트 라인들의 절연뿐만 아니라 하위 활성 영역 및 비아 사이의 전기적 연결을 위하여 사용될 수 있다. 예를 들면, 도 13a에 도시된 바와 같이, 제2 게이트 라인(G132)은 제1 절단 영역(CT131)에 의해서 2개의 부분 게이트 라인들(G132_1, G132_2)로 분리될 수 있고, 제3 게이트 라인(G133)은 제1 절단 영역(CT131)에 의해서 2개의 부분 게이트 라인들(G133_1, G133_2)로 분리될 수 있다. 부분 게이트 라인들(G132_1, G132_2, G133_1, G133_2)에 의해서 형성되는 트랜지스터들(TR2, TR3, TR6, TR7)이 공유하는 제1 하위 활성 영역(B131)은 제2 컨택(C132)을 통해서 비아와 전기적으로 연결될 수 있고, 도 13b에 도시된 바와 같이, 제2 컨택(C132)은 제1 절단 영역(CT131)을 수직으로(즉, 제3 방향으로) 관통할 수 있다.
도 14a는 본 개시의 예시적 실시예에 따라 수직형 트랜지스터를 구비하는 집적 회로의 레이아웃(140)을 나타내는 평면도이고, 도 14b는 도 14a의 레이아웃(140)을 라인(X14-X14')을 따라서 자른 단면을 나타내는 단면도이다.
도 14a를 참조하면, 집적 회로의 레이아웃(140)은, 제1 방향으로 평행하게 연장된 제1 내지 제5 게이트 라인(G141 내지 G145)을 포함할 수 있고, 제1, 제2, 제4 및 제5 게이트 라인(G141, G142, G144, G145)은 상위 활성 영역 및 하위 활성 영역과 수직으로(즉, 제3 방향으로) 모두 중첩되는 곳에서 게이트 유전막 및 채널 영역에 의해서 트랜지스터들(TR1 내지 TR8)을 형성할 수 있다. 제3 게이트 라인(G143)은 더미 게이트 라인으로서 트랜지스터를 형성하는 제2 및 제4 게이트 라인(G142, G144) 사이에 배치될 수 있다. 도 14a의 레이아웃(140)은, 도 4a의 레이아웃(40)과 유사하게, 제2 게이트 라인(G142)을 가로지르는 제1 상위 활성 영역(T141) 및 제4 게이트 라인(G144)을 가로지르는 제2 상위 활성 영역(T142)에 의해서 크로스 커플 구조를 형성할 수 있다.
본 개시의 예시적 실시예에 따라, 더미 게이트 라인의 일부를 제거하는 절단 영역이 배치될 수 있고, 절단 영역을 관통하는 컨택을 통해서 하위 활성 영역은 비아와 전기적으로 연결될 수 있다. 예를 들면, 도 14a에 도시된 바와 같이, 더미 게이트 라인인 제3 게이트 라인(G143)은 제1 절단 영역(CT141)에 의해서 부분 게이트 라인들(G143_1, G143_2)로 분리될 수 있다. 도 14b를 참조하면, 제1 컨택(C141)은 제1 하위 활성 영역(B141) 상에 접할 수 있고, 제1 절단 영역(CT141)을 수직으로(즉, 제3 방향으로) 관통함으로써 제1 하위 활성 영역(B141)을 비아와 전기적으로 연결시킬 수 있다.
도 15a는 본 개시의 예시적 실시예에 따라 수직형 트랜지스터를 구비하는 집적 회로의 레이아웃(150)을 나타내는 평면도이고, 도 15b는 도 15a의 레이아웃(150)을 라인(X15-X15')을 따라서 자른 단면을 나타내는 단면도이다.
도 15a를 참조하면, 집적 회로의 레이아웃(150)은, 제1 방향으로 평행하게 연장된 제1 내지 제5 게이트 라인(G151 내지 G155)을 포함할 수 있고, 제1, 제2, 제4 및 제5 게이트 라인(G151, G152, G154, G155)은 상위 활성 영역 및 하위 활성 영역과 수직으로(즉, 제3 방향으로) 모두 중첩되는 곳에서 게이트 유전막 및 채널 영역에 의해서 트랜지스터들(TR1 내지 TR8)을 형성할 수 있다. 제3 게이트 라인(G153)은 더미 게이트 라인으로서 트랜지스터를 형성하는 제2 및 제4 게이트 라인(G152, G154) 사이에 배치될 수 있다. 도 15a의 레이아웃(150)은, 도 7a 및 도 7b의 레이아웃(70)과 유사하게, 제2 내지 제4 게이트 라인(G152 내지 G154)을 분리하는 제1 절단 영역(CT151)을 포함할 수 있다.
본 개시의 예시적 실시예에 따라, 하위 활성 영역을 비아와 전기적으로 연결시키기 위하여, 더미 게이트 라인을 관통하는 채널 영역이 사용될 수 있고, 더미 게이트 라인을 비아와 전기적으로 연결시키는 컨택이 사용될 수 있다. 예를 들면, 도 15a 및 도 15b에 도시된 바와 같이, 더미 게이트 라인인 제3 게이트 라인(G153)은 제1 절단 영역(CT151)에 의해서 부분 게이트 라인들(G153_1, G153_2)로 분리될 수 있고, 제3 게이트 라인(G153)의 부분 게이트 라인들(G153_1, G153_2)을 각각 관통하는 제1 및 제2 채널 영역(H151, H152)이 제1 하위 활성 영역(B151) 상에 접하면서 배치될 수 있다. 도 12b 등을 참조하여 전술된 바와 같이, 제1 및 제2 채널 영역(H151, H152)과 제3 게이트 라인(G153)의 부분 게이트 라인들(G153_1, G153_2) 사이에 게이트 유전막이 제거될 수 있고, 이에 따라 제1 하위 활성 영역(B151) 및 제3 게이트 라인(G153)의 부분 게이트 라인들(G153_1, G153_2)은 동일한 전위를 가질 수 있다. 결과적으로, 도 15a 및 도 15b에 도시된 바와 같이, 게이트 라인을 비아와 전기적으로 연결시키는 컨택, 즉 제2 컨택(C152)에 의해서 제1 하위 활성 영역(B151)은 비아와 전기적으로 연결될 수 있다. 이에 따라, 제1 하위 활성 영역(B151)을 비아와 전기적으로 연결시키기 위한 면적의 낭비 없이, 더미 게이트 라인을 이용함으로써 크로스 커플 구조의 레이아웃이 구현될 수 있다.
도 16a는 본 개시의 예시적 실시예에 따라 수직형 트랜지스터를 구비하는 집적 회로의 레이아웃(160)을 나타내는 평면도이고, 도 16b는 도 16a의 레이아웃(160)을 라인(X16-X16')을 따라서 자른 단면을 나타내는 단면도이다.
도 16a를 참조하면, 집적 회로의 레이아웃(160)은, 제1 방향으로 평행하게 연장된 제1 내지 제5 게이트 라인(G161 내지 G165)을 포함할 수 있고, 제1 내지 제5 게이트 라인(G161 내지 G165)은 상위 활성 영역 및 하위 활성 영역과 수직으로(즉, 제3 방향으로) 모두 중첩되는 곳에서 게이트 유전막 및 채널 영역에 의해서 트랜지스터들(TR1 내지 TR8)을 형성할 수 있다. 도 16a의 레이아웃(160)에서, 제2 및 제4 게이트 라인(G162, G164)은 각각 하나의 트랜지스터만을 형성하고, 제1 및 제2 절단 영역(CT161, CT162)에 의해서 각각 분리될 수 있다.
도 7a 및 도 7b 등에 도시된 레이아웃들과 상이하게, 크로스 커플 구조는 하나의 게이트 라인을 가로지르는 상호연결을 통해서 구현될 수도 있다. 예를 들면, 도 16a에 도시된 바와 같이, 분리되지 아니한 제3 게이트 라인(G163)에 의해서, 노드 'C'에 연결된 제3 및 제6 트랜지스터(TR3, TR6)가 형성될 수 있고, 제2 게이트 라인(G162) 및 제4 게이트 라인(G164)에 의해서, 노드 'B'에 연결된 제2 및 제7 트랜지스터(TR2, TR7)가 각각 형성될 수 있다. 제1 및 제2 절단 영역(CT161, CT162)에 의해서 제2 게이트 라인(G162) 및 제4 게이트 라인(G164)은 부분 게이트 라인들(G162_1, G162_2, G164_1, G164_2)로 분리될 수 있고, 제2 트랜지스터(TR2)를 형성하는 제2 게이트 라인(G162)의 부분 게이트 라인(G162_1) 및 제7 트랜지스터(TR7)을 형성하는 제4 게이트 라인(G164)의 부분 게이트 라인(G164_2)은 제1 컨택(C161)을 통해서 전기적으로 연결될 수 있다. 이에 따라, 더미 게이트 라인인 부분 게이트 라인들(G162_2, G164_1)이 생성될 수 있다.
도 15a 및 도 15b의 레이아웃(150)과 유사하게, 하위 활성 영역을 비아와 전기적으로 연결시키기 위하여, 더미 게이트 라인을 관통하는 채널 영역이 사용될 수 있다. 또한, 채널 영역을 비아와 전기적으로 연결시키는 컨택이 사용될 수 있다. 예를 들면, 도 16a 및 도 16b에 도시된 바와 같이, 더미 게이트 라인인 부분 게이트 라인(G162_2)을 관통하는 제1 채널 영역(H161)이 제1 하위 활성 영역(B161) 상에 접하면서 배치될 수 있다. 제1 채널 영역(H161) 상에 접하면서 제2 컨택(C162)이 배치될 수 있고, 결과적으로 제1 하위 활성 영역(B161)은 제1 채널 영역(H161) 및 제2 컨택(C162)을 통해서 비아와 전기적으로 연결될 수 있다. 이에 따라, 제1 하위 활성 영역(B161)을 비아와 전기적으로 연결시키기 위한 면적의 낭비 없이, 더미 게이트 라인을 이용함으로써 크로스 커플 구조의 레이아웃이 구현될 수 있다.
도 17은 본 개시의 예시적 실시예에 따라 수직형 트랜지스터를 구비하는 집적 회로의 레이아웃을 설계하는 방법을 나타내는 순서도이다. 도 17에 도시된 바와 같이, 표준 셀 라이브러리(D50)는 복수의 표준 셀들에 관한 정보, 예컨대 기능 정보, 특성 정보, 레이아웃 정보 등을 포함할 수 있고, 표준 셀의 레이아웃은 전술된 본 개시의 예시적 실시예들에 따른 크로스 커플 구조를 포함할 수 있다.
도 17을 참조하면, 단계 S10에서, RTL 데이터(D10)로부터 트리스트 데이터(D20)를 생성하는 논리 합성 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴(예컨대, 논리 합성 툴)은 VHDL 및 Verilog와 같은 HDL로서 작성된 RTL 데이터(D10)로부터 스탠다드 셀 라이브러리(D50)를 참조하여 논리 합성을 수행함으로써, 비트스트림 또는 네트리스트를 포함하는 네트리스트 데이터(D20)를 생성할 수 있다. 본 개시의 예시적 실시예에 따라, 반도체 설계 툴은, 논리 합성 과정에서 수직형 트랜지스터를 포함하는 표준 셀의 특성 정보를 포함하는 표준 셀 라이브러리(D50)를 참조하여, 수직형 트랜지스터를 포함하는 표준 셀을 선정하고 표준 셀의 인스턴스를 집적 회로에 포함시킬 수 있다.
단계 S20에서, 네트리스트 데이터(D20)로부터 레이아웃 데이터(D30)를 생성하는 배치 및 라우팅(place & routing) 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴(예컨대, P&R 툴)은 네트리스트 데이터(D20)로부터 스탠다드 셀 라이브러리(D50)를 참조하여 복수의 스탠다드 셀들을 배치하고 라우팅함으로써, GDSII와 같은 포맷을 갖는 레이아웃 데이터(D30)를 생성할 수 있다. 본 개시의 예시적 실시예에 따라, 반도체 설계 툴은, 수직형 트랜지스터를 구비하는 표준 셀 및 크로스 커플 구조를 포함하는 표준 셀을 스탠다드 셀로서 배치하고 라우팅할 수 있고, 이에 따라 반도체 설계 툴은 상승된 라우팅 자유도하에서 라우팅을 수행할 수 있고, 반도체 설계 툴에 의해서 생성된 레이아웃에 따른 집적 회로는 향상된 성능을 가질 수 있다.
도 18은 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)(200)을 나타내는 블록도이다. SoC(200)는 반도체 장치로서, 본 개시의 예시적 실시예에 따른 집적 회로를 포함할 수 있다. SoC(200)는 다양한 기능을 수행하는 복잡한 기능 블록 (예컨대, IP(intellectual property))들을 하나의 칩에 구현한 것으로서, 본 개시의 예시적 실시예에 따른 수직형 트랜지스터를 포함하는 크로스 커플 구조의 레이아웃은 SoC(200)의 각 기능 블록들에 포함될 수 있고, 이에 따라 향상된 성능을 가지는 SoC(200)가 달성될 수 있다.
도 18을 참조하면, SoC(200)는 모뎀(220), 디스플레이 컨트롤러(230), 메모리(240), 외부 메모리 컨트롤러(250), CPU(central processing unit)(260), 트랜잭션 유닛(270), PMIC(280) 및 GPU(graphic processing unit)(290)을 포함할 수 있고, SoC(200)의 각 기능 블록들은 시스템 버스(210)를 통해서 서로 통신할 수 있다.
SoC(200)의 동작을 전반적으로 제어할 수 있는 CPU(260)는 다른 기능 블록들(220, 230, 240, 250, 270, 280, 290)의 동작을 제어할 수 있다. 모뎀(220)은 SoC(200) 외부로부터 수신되는 신호를 복조(demodulation)하거나, SoC(200) 내부에서 생성된 신호를 변조(modulation)하여 외부로 송신할 수 있다. 외부 메모리 컨트롤러(250)는 SoC(200)에 연결된 외부 메모리 장치로부터 데이터를 송수신하는 동작을 제어할 수 있다. 예를 들면, 외부 메모리 장치에 저장된 프로그램 및/또는 데이터는 외부 메모리 컨트롤러(250)의 제어하에서 CPU(260) 또는 GPU(290)에 제공될 수 있다. GPU(290)는 그래픽 처리와 관련된 프로그램 명령(instruction)들을 실행할 수 있다. GPU(290)는 외부 메모리 컨트롤러(250)를 통해서 그래픽 데이터를 수신할 수도 있고, GPU(290)에 의해서 처리된 그래픽 데이터를 외부 메모리 컨트롤러(250)를 통해서 SoC(200) 외부로 전송할 수도 있다. 트랜잭션 유닛(270)은 각 기능 블록들의 데이터 트랜잭션을 모니터링할 수 있고, PMIC(280)는 트랜잭션 유닛(270)의 제어에 따라 각 기능 블록으로 공급되는 전력을 제어할 수 있다. 디스플레이 컨트롤러(230)는 SoC(200) 외부의 디스플레이(또는 디스플레이 장치)를 제어함으로써 SoC(200) 내부에서 생성된 데이터를 디스플레이에 전송할 수 있다.
메모리(240)는, 비휘발성 메모리로서 EEPROM (non-volatile memory such as a Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등을 포함할 수도 있고, 휘발성 메모리로서 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR (Low Power DDR) SDRAM, GDDR (Graphic DDR) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등을 포함할 수도 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 수직형 트랜지스터를 구비하는 집적 회로로서,
    상기 수직형 트랜지스터는, 수직으로 중첩되고 순차적으로 적층된 하위 활성 영역, 게이트 라인, 상위 활성 영역과, 게이트 절연막을 사이에 두고 상기 게이트 라인을 수직으로 관통하고 상기 상위 활성 영역 및 상기 하위 활성 영역과 접하는 채널 영역에 의해서 형성되고,
    제1 방향으로 연장되고, 서로 평행하게 순차적으로 배치된 제1 내지 제4 게이트 라인;
    상기 제1 내지 제3 게이트 라인 위에 배치되고, 상기 제1 및 제3 게이트 라인과 제1 및 제3 트랜지스터를 각각 형성하고, 상기 제2 게이트 라인으로부터 절연되는 제1 상위 활성 영역; 및
    상기 제2 내지 제4 게이트 라인 위에 배치되고, 상기 제2 및 제4 게이트 라인과 제2 및 제4 트랜지스터를 각각 형성하고, 상기 제3 게이트 라인으로부터 절연되는 제2 상위 활성 영역을 포함하는 집적 회로.
  2. 청구항 1에 있어서,
    상기 제2 및 제3 트랜지스터가 공유하는 제1 하위 활성 영역을 더 포함하는 집적 회로.
  3. 청구항 2에 있어서,
    상기 제2 게이트 라인과 제5 트랜지스터를 형성하는 제3 상위 활성 영역; 및
    상기 제3 게이트 라인과 제6 트랜지스터를 형성하는 제4 상위 활성 영역을 더 포함하고,
    상기 제5 및 제6 트랜지스터는 상기 제1 하위 활성 영역을 공유하는 것을 특징으로 하는 집적 회로.
  4. 청구항 2에 있어서,
    상기 제1 하위 활성 영역 위에 배치되고, 상기 제2 및 제3 게이트 라인의 일부를 제거하는 제1 절단 영역; 및
    상기 제1 절단 영역을 수직으로 관통하고, 상기 제1 하위 활성 영역 상에 접하는 컨택을 더 포함하는 집적 회로.
  5. 청구항 2에 있어서,
    상기 제2 및 제3 게이트 라인 사이에서 상기 제1 방향으로 연장되는 제5 게이트 라인;
    상기 제1 하위 활성 영역 위에 배치되고, 상기 제5 게이트 라인의 일부를 제거하는 제1 절단 영역; 및
    상기 제1 절단 영역을 수직으로 관통하고, 상기 제1 하위 활성 영역 상에 접하는 컨택을 더 포함하는 집적 회로.
  6. 청구항 2에 있어서,
    상기 제2 및 제3 게이트 라인 사이에서 상기 제1 하위 활성 영역 상에 접하는 컨택을 더 포함하는 집적 회로.
  7. 청구항 2에 있어서,
    상기 제2 게이트 라인과 제5 트랜지스터를 형성하는 제3 상위 활성 영역;
    상기 제3 게이트 라인과 제6 트랜지스터를 형성하는 제4 상위 활성 영역;
    상기 제5 및 제6 트랜지스터가 공유하는 제2 하위 활성 영역; 및
    상기 제1 및 제2 하위 활성 영역 상에 각각 접하는 컨택들을 더 포함하는 집적 회로.
  8. 수직형 트랜지스터를 구비하는 집적 회로로서,
    제1 방향으로 연장되고, 서로 평행하게 배치된 제1 및 제2 부분 게이트 라인;
    상기 제1 및 제2 부분 게이트 라인과 상기 제1 방향으로 각각 정렬되어 연장되고, 서로 평행하게 배치된 제3 및 제4 부분 게이트 라인;
    상기 제1 및 제2 부분 게이트 라인과 제1 및 제2 트랜지스터를 각각 형성하는 제1 및 제2 상위 활성 영역;
    상기 제3 및 제4 부분 게이트 라인과 제3 및 제4 트랜지스터를 각각 형성하는 제3 및 제4 상위 활성 영역; 및
    상기 제1 내지 제4 트랜지스터가 공유하는 제1 하위 활성 영역을 포함하고,
    상기 제1 및 제4 부분 게이트 라인 사이의 커넥션 및 상기 제2 및 제3 게이트 라인 사이의 커넥션이 교차하는 것을 특징으로 하는 집적 회로.
  9. 청구항 8에 있어서,
    상기 제1 및 제4 부분 게이트 라인을 전기적으로 연결하는 컨택을 더 포함하는 집적 회로.
  10. 수직형 트랜지스터를 구비하는 집적 회로로서,
    제1 방향으로 연장되고, 서로 평행하게 배치된 제1 및 제2 부분 게이트 라인;
    상기 제1 및 제2 부분 게이트 라인과 상기 제1 방향으로 각각 정렬되어 연장되고, 서로 평행하게 배치된 제3 및 제4 부분 게이트 라인;
    상기 제1 및 제2 부분 게이트 라인과 제1 및 제2 트랜지스터를 각각 형성하는 제1 및 제2 상위 활성 영역;
    상기 제3 및 제4 부분 게이트 라인과 제3 및 제4 트랜지스터를 각각 형성하는 제3 및 제4 상위 활성 영역; 및
    상기 제1 및 제4 부분 게이트 라인 아래에 배치되고, 상기 제1 및 제4 부분 게이트 라인 사이에서 이동하는 전하가 통과하는 제1 하위 활성 영역을 포함하고,
    상기 제1 및 제4 부분 게이트 라인 사이의 커넥션 및 상기 제2 및 제3 게이트 라인 사이의 커넥션이 교차하는 집적 회로.
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