JP5677642B1 - 半導体装置 - Google Patents

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Abstract

縦型トランジスタであるSurrounding Gate Transistor（ＳＧＴ）を用いて、ＣＭＯＳ３入力ＮＡＮＤ回路を構成する半導体装置を小さい面積で提供する。１列に配置された６個のＭＯＳトランジスタを用いて構成された３入力ＮＡＮＤ回路において、前記ＮＡＮＤ回路を構成するＭＯＳトランジスタは、基板上に形成された平面状シリコン層上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートがシリコン柱を取り囲む構造を有し、前記平面状シリコン層は第１の導電型を持つ第１の活性化領域と第２の導電型を持つ第２の活性化領域からなり、それらが平面状シリコン層表面に形成されたシリコン層を通して互いに接続されることにより小さい面積のＮＡＮＤ回路を構成する半導体装置を提供する。

Description

本発明は、半導体装置に関する。
昨今、半導体集積回路は大規模化されており、最先端のＭＰＵ（Ｍｉｃｒｏ−ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）では、トランジスタの数が１Ｇ（ギガ）個にも達する半導体チップが開発されており、従来の平面形成トランジスタ、いわゆるプレーナー型トランジスタは、非特許文献１に示されるように、ＰＭＯＳを形成するＮ−ｗｅｌｌ領域とＮＭＯＳを形成するＰ型シリコン基板（あるいはＰ−ｗｅｌｌ領域）を完全に分離する必要があり、また、Ｎ−ｗｅｌｌ領域およびＰ型シリコン基板には、それぞれ電位を与えるボディ端子が必要であり、さらに面積が大きくなる要因となっている。
この課題を解決する手段として、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案され、ＳＧＴの製造方法、ＳＧＴを用いたＣＭＯＳインバータ、ＮＡＮＤ回路あるいはＳＲＡＭセルが開示されている。例えば、特許文献１、特許文献２、特許文献３、特許文献４を参照。
特許第５１３０５９６号公報 特許第５０３１８０９号公報 特許第４７５６２２１号公報 国際公開ＷＯ２００９／０９６４６５号公報
ＣＭＯＳ ＯＰアンプ回路実務設計の基礎（吉澤浩和 著）ＣＱ出版社 ｐａｇｅ２３
図１８、図１９ａ、図１９ｂに、ＳＧＴを用いたインバータの回路図とレイアウト図を示す。
図１８は、インバータの回路図であり、ＱｐはＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳトランジスタと称す）、ＱｎはＮチャネルＭＯSトランジスタ（以下ＮＭＯＳトランジスタと称す）、ＩＮは入力信号、ＯＵＴは出力信号、Ｖｃｃは供給電源、Ｖｓｓは基準電源である。
図１９ａには、一例として、図１８のインバータをＳＧＴで構成したレイアウトの平面図を示す。また、図１９ｂには、図１９ａの平面図においてカットラインＡ−Ａ’方向の断面図を示す。
図１９ａ、図１９ｂにおいて、基板上に形成された埋め込み酸化膜層（ＢＯＸ）１などの絶縁膜上に平面状シリコン層２ｐ、２ｎが形成され、上記平面状シリコン層２ｐ、２ｎは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層から構成される。３は、平面状シリコン層（２ｐ、２ｎ）の表面に形成されるシリサイド層であり、前記平面状シリコン層２ｐ、２ｎを接続する。４ｎはｎ型シリコン柱、４ｐはｐ型シリコン柱、５は、シリコン柱４ｎ、４ｐを取り巻くゲート絶縁膜、６はゲート電極、６ａはゲート配線である。シリコン柱４ｎ、４ｐの最上部には、それぞれｐ＋拡散層７ｐ、ｎ＋拡散層７ｎが不純物注入等により形成される。８はゲート絶縁膜５等を保護するためのシリコン窒化膜、９ｐ、９ｎはｐ＋拡散層７ｐ、ｎ＋拡散層７ｎに接続されるシリサイド層、１０ｐ、１０ｎは、シリサイド層９ｐ、９ｎとメタル１３ａ、１３ｂとをそれぞれ接続するコンタクト、１１は、ゲート配線６ａとメタル配線１３ｃを接続するコンタクトである。
シリコン柱４ｎ、下部拡散層２ｐ、上部拡散層７ｐ、ゲート絶縁膜５、ゲート電極６により、ＰＭＯＳトランジスタＱｐを構成し、シリコン柱４ｐ、下部拡散層２ｎ、上部拡散層７ｎ、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎを構成する。上部拡散層７ｐ、７ｎはソース、下部拡散層２ｐ、２ｎはドレインとなる。メタル１３ａには供給電源Ｖｃｃが供給され、メタル１３ｂには基準電源Ｖｓｓが供給され、メタル１３ｃには、入力信号ＩＮが接続される。また、ＰＭＯＳトランジスタＱｐのドレイン拡散層２ｐとＮＭＯＳトランジスタＱｎのドレイン拡散層２ｎを接続するシリサイド層３が出力ＯＵＴとなる。
図１８、図１９ａ、図１９ｂで示したＳＧＴを用いたインバータは、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタが構造上完全に分離されており、プレーナトランジスタのように、ｗｅｌｌ分離が必要なく、さらに、シリコン柱はフローティングボディとなるため、プレーナトランジスタのように、ｗｅｌｌへ電位を供給するボディ端子も必要なく、非常にコンパクトにレイアウト（配置）ができることが特徴である。
上述したように、ＳＧＴの最大の特徴は、構造原理的に、シリコン柱下部の基板側に存在するシリサイド層による下層配線と、シリコン柱上部のコンタクト接続による上部配線が利用できる点にある。本発明は、このＳＧＴの特徴を利用して、論理回路で良く用いられる３入力ＮＡＮＤ回路を１列に並べることによりコンパクトに配置し、面積を最小にすることにより、低価格なロジック半導体装置を提供することが目的である。
（１）本発明によれば、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に１列に配列することによりＮＡＮＤ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記６つのトランジスタは、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ及び前記第３のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにシリサイド領域を介して接続されており、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は前記第３のＮチャネルＭＯＳトランジスタのドレイン領域と互いにシリサイド領域を介して接続されていることを特徴とする半導体装置が提供される。
（２）本発明の好ましい態様では、前記半導体装置において、前記６つのトランジスタは、前記第１のＮチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、及び前記第２のＮチャネルＭＯＳトランジスタあるいは前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
（３）また、別の態様では、前記半導体装置において、前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートが、コンタクトを介して接続されている。
（４）また、別の態様では、前記半導体装置において、前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートが、コンタクトを介して各々異なる信号配線により接続されている。
（５）また、別の態様では、前記半導体装置において、前記６つのトランジスタは、前記第１のＮチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、及び前記第２のＮチャネルＭＯＳトランジスタあるいは前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されている。
（６）また、別の態様では、前記半導体装置において、前記６つのトランジスタは、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ及び前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されている。
（７）また、別の態様では、前記半導体装置において、前記６つのトランジスタは、前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートが、コンタクトを介して各々異なる信号配線により接続されている。
（８）また、別の態様では、前記半導体装置において、前記６つのトランジスタは、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、及び前記第２のＮチャネルＭＯＳトランジスタあるいは前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されている。
（９）また、別の態様では、前記半導体装置において、前記６つのトランジスタは、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、及び前記第２のＮチャネルＭＯＳトランジスタあるいは前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されている。
（１０）また、別の態様では、前記半導体装置において、前記６つのトランジスタは、前記第３のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、及び前記第２のＮチャネルＭＯＳトランジスタあるいは前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されている。
（１１）また、別の態様では、前記半導体装置において、前記６つのトランジスタは、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、及び前記第２のＮチャネルＭＯＳトランジスタあるいは前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されている。
（１２）また、別の態様では、前記半導体装置において、前記６つのトランジスタは、前記第３のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、及び前記第２のＮチャネルＭＯＳトランジスタあるいは前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されている。
（１３）また、別の態様では、前記半導体装置において、前記６つのトランジスタは、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、及び前記第２のＮチャネルＭＯＳトランジスタあるいは前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されている。
（１４）本発明の別の好ましい態様では、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に１列に配列することによりＮＡＮＤ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記６つのトランジスタは、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ及び前記第３のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにシリサイド領域を介して接続されており、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は前記第３のＮチャネルＭＯＳトランジスタのドレイン領域と互いにシリサイド領域を介して接続されており、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは第１の入力信号線に接続され、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは第２の入力信号線に接続され、
前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは第３の入力信号線に接続され、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルトランジスタ及び前記第３のＰチャネルＭＯＳトランジスタのソースは、コンタクトを介して電源供給端子に接続されており、
前記第３のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源端子に接続されている半導体装置を複数個具備し、
前記複数の半導体装置を並列に配置し、各々の供給電源及び基準電源を共有させたことを特徴とする半導体装置が提供される。
（１５）また、別の態様では、前記半導体装置において、前記第１の入力信号線、前記第２の入力信号線及び前記第３の入力信号線は、前記複数の半導体装置が並列に配置された方向と直角方向から入力される。
（１６）本発明のさらに別の好ましい態様では、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に１列に配列することによりＮＡＮＤ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記６つのトランジスタは、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ及び前記第３のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
前記第２のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されており、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とシリサイド領域を介して接続されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は前記第３のＮチャネルＭＯＳトランジスタのドレイン領域と互いにコンタクトを介して接続されていることを特徴とする半導体装置が提供される。
（１７）また、別の態様では、前記半導体装置において、前記６つのトランジスタは、前記第３のＰチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、及び前記第１のＰチャネルＭＯＳトランジスタあるいは前記第２のＰチャネルＭＯＳトランジスタの順番に、１列に配置されている。
（１８）さらに別の態様では、前記半導体装置において、前記６つのトランジスタは、前記第３のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、及び前記第２のＰチャネルＭＯＳトランジスタあるいは前記第３のＰチャネルＭＯＳトランジスタの順番に、１列に配置されている。
（１９）本発明の別の好ましい態様では、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に１列に配列することによりＮＡＮＤ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記６つのトランジスタは、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ及び前記第３のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
前記第２のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されており、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とシリサイド領域介して接続されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は前記第３のＮチャネルＭＯＳトランジスタのドレイン領域と互いにコンタクトを介して接続されており、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは第１の入力信号線に接続され、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは第２の入力信号線に接続され、
前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは第３の入力信号線に接続され、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルトランジスタ及び前記第３のＰチャネルＭＯＳトランジスタのソースは、コンタクトを介して電源供給端子に接続されており、
前記第３のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源端子に接続されている半導体装置を複数個具備し、
前記複数の半導体装置を並列に配置し、各々の供給電源及び基準電源を共有させたことを特徴とする半導体装置が提供される。
（２０）また、別の態様では、前記半導体装置において、前記第１の入力信号線、前記第２の入力信号線及び前記第３の入力信号線は、前記複数の半導体装置が並列に配置された方向と直角方向から入力される。
（２１）また、別の態様では、前記半導体装置において、請求項１９において、前記複数の半導体装置の各々の供給電源及び基準電源が供給されるシリサイド領域を、並列に配置される方向に共通に接続する。
本発明の実施例のＮＡＮＤ回路を示す等価回路図である。 本発明の第１の実施例のＮＡＮＤ回路の平面図である。 本発明の第１の実施例のＮＡＮＤ回路の断面図である。 本発明の第２の実施例のＮＡＮＤ回路の平面図である。 本発明の第２の実施例のＮＡＮＤ回路の断面図である。 本発明の第２の実施例のＮＡＮＤ回路の断面図である。 本発明の第２の実施例のＮＡＮＤ回路の断面図である。 本発明の第２の実施例のＮＡＮＤ回路の断面図である。 本発明の第３の実施例のＮＡＮＤ回路の平面図である。 本発明の第３の実施例のＮＡＮＤ回路の断面図である。 本発明の第４の実施例のＮＡＮＤ回路の平面図である。 本発明の第４の実施例のＮＡＮＤ回路の断面図である。 本発明の実施例のＮＡＮＤ回路を示す第２の等価回路である。 本発明の第５の実施例のＮＡＮＤ回路の平面図である。 本発明の第５の実施例のＮＡＮＤ回路の断面図である。 本発明の第６の実施例のＮＡＮＤ回路の平面図である。 本発明の第６の実施例のＮＡＮＤ回路の断面図である。 本発明の第７の実施例のＮＡＮＤ回路の平面図である。 本発明の第７の実施例のＮＡＮＤ回路の断面図である。 本発明の第８の実施例のＮＡＮＤ回路の平面図である。 本発明の第８の実施例のＮＡＮＤ回路の断面図である。 本発明の第９の実施例のＮＡＮＤ回路の平面図である。 本発明の第９の実施例のＮＡＮＤ回路の断面図である。 本発明の第１０の実施例のＮＡＮＤ回路の平面図である。 本発明の第１０の実施例のＮＡＮＤ回路の断面図である。 本発明の第１１の実施例のＮＡＮＤ回路の平面図である。 本発明の第１１の実施例のＮＡＮＤ回路の断面図である。 本発明の第１２の実施例のＮＡＮＤ回路の平面図である。 本発明の第１２の実施例のＮＡＮＤ回路の断面図である。 本発明の第１２の実施例のＮＡＮＤ回路の断面図である。 本発明の第１２の実施例のＮＡＮＤ回路の断面図である。 本発明の第１２の実施例のＮＡＮＤ回路の断面図である。 本発明の第１３の実施例のＮＡＮＤ回路の平面図である。 本発明の第１３の実施例のＮＡＮＤ回路の断面図である。 本発明の第１３の実施例のＮＡＮＤ回路の断面図である。 本発明の第１３の実施例のＮＡＮＤ回路の断面図である。 本発明の第１３の実施例のＮＡＮＤ回路の断面図である。 本発明の第１４の実施例のＮＡＮＤ回路の平面図である。 本発明の第１４の実施例のＮＡＮＤ回路の断面図である。 本発明の第１４の実施例のＮＡＮＤ回路の断面図である。 本発明の第１４の実施例のＮＡＮＤ回路の断面図である。 本発明の第１４の実施例のＮＡＮＤ回路の断面図である。 本発明の第１５の実施例のＮＡＮＤ回路の平面図である。 本発明の第１５の実施例のＮＡＮＤ回路の断面図である。 従来例を示すインバータ回路の等価回路である。 従来のインバータの平面図である。 従来のインバータの断面図である。
（実施例１）
図１に本発明に適用する３入力ＮＡＮＤ回路の等価回路図を示す。Ｑｐ１、Ｑｐ２、Ｑｐ３は、ＳＧＴで構成されたＰＭＯＳトランジスタ、Ｑｎ１、Ｑｎ２、Ｑｎ３は、同じくＳＧＴで構成されたＮＭＯＳトランジスタである。前記ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３のソースは電源Ｖｃｃに接続され、ドレインは共通にノードＮ１に接続される。ＮＭＯＳトランジスタＱｎ１のドレインはノードＮ１に接続され、ソースはノードＮ２を介してＮＭＯＳトランジスタＱｎ２のドレインに接続され、ＮＭＯＳトランジスタＱｎ２のソースはノードＮ３を介してＮＭＯＳトランジスタＱｎ３のドレインに接続され、ＮＭＯＳトランジスタＱｎ３のソースは基準電源Ｖｓｓに接続される。また、ＰＭＯＳトランジスタＱｐ１、ＮＭＯＳトランジスタＱｎ１のゲートには入力信号ＩＮ１が接続され、ＰＭＯＳトランジスタＱｐ２、ＮＭＯＳトランジスタＱｎ２のゲートには入力信号ＩＮ２が接続され、ＰＭＯＳトランジスタＱｐ３、ＮＭＯＳトランジスタＱｎ３のゲートには入力信号ＩＮ３が接続される。
図２ａおよび図２ｂに、第１の実施例を示す。図２ａは、本発明の３入力ＮＡＮＤレイアウト（配置）の平面図、図２ｂは、図２ａにおけるカットラインＡ−Ａ’に沿った断面図を示す。
図２ａにおいて、図１のＮＡＮＤ回路のＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ１、ＰＭＯＳトランジスタＱｐ３、ＰＭＯＳトランジスタＱｐ２、ＮＭＯＳトランジスタＱｎ２及びＮＭＯＳトランジスタＱｎ３が右より１列に配置されている。
なお、図２ａ、図２ｂにおいて、図１８ａ、図１８ｂと同じ構造の箇所については、１００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｎａ、１０２ｐ、１０２ｎｂが形成され、この平面状シリコン層１０２ｎａ、１０２ｐ、１０２ｎｂは不純物注入等により、それぞれｎ＋拡散層、ｐ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｎａ、１０２ｐ、１０２ｎｂ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｎａ、１０２ｐを接続する。１０４ｎ１、１０４ｎ２、１０４ｎ３はｎ型シリコン柱、１０４ｐ１、１０４ｐ２、１０４ｐ３はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｐ１、１０４ｐ２、１０４ｐ３を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄはそれぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２、１０４ｐ３の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、ｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３に接続されるシリサイド層、１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｎ１、１１０ｎ２、１１０ｎ３は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３と第１メタル配線１１３ｃ、１１３ｃ、１１３ｃ、１１３ａ、１１３ｅ、１１３ｆとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ａと第１メタル配線１１３ｂを接続するコンタクト、１１１ｂはゲート配線１０６ｂと第１メタル配線１１３ｄを接続するコンタクト、１１１ｃはゲート配線１０６ｃと第１メタル配線１１３ｇとを接続するコンタクトである。
１１４ｎ１は第１メタル配線１１３ａと第２メタル配線１１５を接続するコンタクト、１１４ｎ２は第１メタル配線１１３ｅと第２メタル配線１１５とを接続するコンタクトである。
シリコン柱１０４ｎ１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱１０４ｎ３、下部拡散層１０２ｐ、上部拡散層１０７ｐ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱１０４ｐ３、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ３を構成する。
また、ＰＭＯＳトランジスタＱｐ１のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極１０６にはゲート配線１０６ｂが接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極１０６にはゲート配線１０６ｄが接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極１０６にはゲート配線１０６ａが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極１０６にはゲート配線１０６ｂが接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極にはゲート配線１０６ｃ及び１０６ｄが接続される。
下部拡散層１０２ｎａおよび１０２ｐはＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３の共通ドレインとなり、出力ＯＵＴ１に接続される。ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃには電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＱｐ２のソースである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して第１メタル配線１１３ｃに接続される。また、ＰＭＯＳトランジスタＱｐ３のソースである上部拡散層１０７ｐ３はシリサイド１０９ｐ３、コンタクト１１０ｐ３を介して第１メタル配線１１３ｃに接続される。ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａはさらに、コンタクト１１４ｎ１を介して第２メタル配線１１５に接続される。ＮＭＯＳトランジスタＱｎ２のドレインである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｅに接続され、第１メタル配線１１３ｅはさらに、コンタクト１１４ｎ２を介して第２メタル配線１１５に接続される。ここで、ＮＭＯＳトランジスタＱｎ１のソースとＮＭＯＳトランジスタＱｎ２のドレインは、第２メタル配線１１５を介して接続される。また、ＮＭＯＳトランジスタＱｎ２のソースは下部拡散層１０２ｎｂとシリサイド領域１０３を介してＮＭＯＳトランジスタＱｎ３のドレインと接続され、ＮＭＯＳトランジスタＱｎ３のソースは、コンタクト１１０ｎ３を介して第１メタル配線１１３ｆに接続され、第１メタル配線１１３ｆには基準電源Ｖｓｓが供給される。
第１メタル配線１１３ｂには、入力信号ＩＮ１が供給され、コンタクト１１１ａを介してゲート配線１０６ａに接続され、ＰＭＯＳトランジスタＱｐ１およびＮＭＯＳトランジスタＱｎ１のゲート電極に供給される。
第１メタル配線１１３ｄには、入力信号ＩＮ２が供給され、コンタクト１１１ｂを介してゲート配線１０６ｂに接続され、ＰＭＯＳトランジスタＱｐ２およびＮＭＯＳトランジスタＱｎ２のゲート電極に接続される。
第１メタル配線１１３ｇには、入力信号ＩＮ３が供給され、コンタクト１１１ｃを介してゲート配線１０６ｃに接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極に接続されるとともに、ゲート配線１０６ｄを介してＰＭＯＳトランジスタＱｐ３のゲート電極に接続される。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、３入力ＮＡＮＤ回路を構成する６個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
（実施例２）
図３ａ、図３ｂ、図３ｃ及び図３ｄに、第２の実施例を示す。図３ａは、本発明の３入力ＮＡＮＤレイアウト（配置）の平面図、図３ｂは、図３ａにおけるカットラインＡ−Ａ’に沿った断面図、図３ｃは、図３ａにおけるカットラインＢ−Ｂ’に沿った断面図、図３ｄは、図３ａにおけるカットラインＣ−Ｃ’に沿った断面図、図３ｅは、図３ａにおけるカットラインＤ−Ｄ’に沿った断面図を示す。
図３ａ及び図３ｂにおいて、図１のＮＡＮＤ回路のＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ１、Ｑｐ３、Ｑｐ２、ＮＭＯＳトランジスタＱｎ２、Ｑｎ３が右より１列に配置されている。図２ａ、図２ｂと異なるところは、図２において、延在しているゲート配線１０６ｄを削除して第２メタルを使用して接続を行ったものである。
図３ａ、図３ｂ、図３ｃ、図３ｄにおいて、図２ａ、図２ｂと同じ構造の箇所については、同じく１００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｎａ、１０２ｐ、１０２ｎｂが形成され、この平面状シリコン層１０２ｎａ、１０２ｐ、１０２ｎｂは不純物注入等により、それぞれｎ＋拡散層、ｐ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｎａ、１０２ｐ、１０２ｎｂ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｎａ、１０２ｐを接続する。１０４ｎ１、１０４ｎ２、１０４ｎ３はｎ型シリコン柱、１０４ｐ１、１０４ｐ２、１０４ｐ３はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｐ１、１０４ｐ２、１０４ｐ３を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄはそれぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２、１０４ｐ３の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、ｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３に接続されるシリサイド層、１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｎ１、１１０ｎ２、１１０ｎ３は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３と第１メタル配線１１３ｈ、１１３ｃ、１１３ｃ、１１３ａ、１１３ｅ、１１３ｆとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ａと第１メタル配線１１３ｂを接続するコンタクト、１１１ｂはゲート配線１０６ｂと第１メタル配線１１３ｄを接続するコンタクト、１１１ｃはゲート配線１０６ｃと第１メタル配線１１３ｇとを接続するコンタクト、１１１ｄはゲート配線１０６ｄと第１メタル配線１１３ｊを接続するコンタクトである。
１１４ｎ１は第１メタル配線１１３ａと第２メタル配線１１５を接続するコンタクト、１１４ｎ２は第１メタル配線１１３ｅと第２メタル配線１１５とを接続するコンタクトである。
シリコン柱１０４ｎ１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱１０４ｎ３、下部拡散層１０２ｐ、上部拡散層１０７ｐ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱１０４ｐ３、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ３を構成する。
また、ＰＭＯＳトランジスタＱｐ１のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極１０６にはゲート配線１０６ｂが接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極１０６にはゲート配線１０６ｄが接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極１０６にはゲート配線１０６ａが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極１０６にはゲート配線１０６ｂが接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極にはゲート配線１０６ｃが接続される。
下部拡散層１０２ｎａおよび１０２ｐはＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３の共通ドレインとなり、出力ＯＵＴ１に接続される。ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ｈに接続され、第１メタル配線１１３ｈには電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＱｐ２のソースである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃには電源Ｖｃｃが供給される。また、ＰＭＯＳトランジスタＱｐ３のソースである上部拡散層１０７ｐ３はシリサイド１０９ｐ３、コンタクト１１０ｐ３を介して第１メタル配線１１３ｃに接続される。ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａはさらに、コンタクト１１４ｎ１を介して第２メタル配線１１５に接続される。ＮＭＯＳトランジスタＱｎ２のドレインである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｅに接続され、第１メタル配線１１３ｅはさらに、コンタクト１１４ｎ２を介して第２メタル配線１１５に接続される。ここで、ＮＭＯＳトランジスタＱｎ１のソースとＮＭＯＳトランジスタＱｎ２のドレインは、第２メタル配線１１５を介して接続される。また、ＮＭＯＳトランジスタＱｎ２のソースは下部拡散層１０２ｎｂとシリサイド領域１０３を介してＮＭＯＳトランジスタＱｎ３のドレインと接続され、ＮＭＯＳトランジスタＱｎ３のソースは、コンタクト１１０ｎ３を介して第１メタル配線１１３ｆに接続され、第１メタル配線１１３ｆには基準電源Ｖｓｓが供給される。
ゲート配線１０６ｄは、コンタクト１１１ｄを介して第１メタル配線１１３ｊに接続され、第１メタル配線１１３ｊは図面上方に延在して、コンタクト１１４ａを介して第２メタル配線１１６に接続される。また、ゲート配線１０６ｃは、コンタクト１１１ｃを介して第１メタル配線１１３ｇと接続され、第１メタル配線１１３ｇはコンタクト１１４ｂを介して第２メタル配線１１６に接続される。
第１メタル配線１１３ｂには、入力信号ＩＮ１が供給され、コンタクト１１１ａを介してゲート配線１０６ａに接続され、ＰＭＯＳトランジスタＱｐ１およびＮＭＯＳトランジスタＱｎ１のゲート電極に供給される。
第１メタル配線１１３ｄには、入力信号ＩＮ２が供給され、コンタクト１１１ｂを介してゲート配線１０６ｂに接続され、ＰＭＯＳトランジスタＱｐ２およびＮＭＯＳトランジスタＱｎ２のゲート電極に接続される。
第１メタル配線１１３ｇには、入力信号ＩＮ３が供給され、コンタクト１１１ｃを介してゲート配線１０６ｃに接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極に接続される。さらに、第１メタル配線１１３ｇは、コンタクト１１４ｂにより第２メタル配線１１６に接続されており、第２メタル配線１１６はコンタクト１１４ａ及び第１メタル配線１１３ｊを介してゲート配線１０６ｄに接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極に接続される。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、３入力ＮＡＮＤ回路を構成する６個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
さらに、延在したゲート配線を削除でき、配線抵抗、寄生容量を低減でき、高速化が達成できる。
（実施例３）
図４ａ及び図４ｂに、第３の実施例を示す。図４ａは、本発明の３入力ＮＡＮＤレイアウト（配置）の平面図、図４ｂは、図４ａにおけるカットラインＡ−Ａ’に沿った断面図を示す。
図４ａにおいて、図１のＮＡＮＤ回路のＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ１、ＰＭＯＳトランジスタＱｐ２、ＰＭＯＳトランジスタＱｐ３、ＮＭＯＳトランジスタＱｎ３及びＮＭＯＳトランジスタＱｎ２が右より１列に配置されている。
図２と異なるところは、ＰＭＯＳトランジスタＱｐ２とＱｐ３、及びＮＭＯＳトランジスタＱｎ２及びＱｎ３の順番を入れ替えたところにある。
図４ａ及び図４ｂにおいて、図２ａ、図２ｂと同じ構造の箇所については、同じ、１００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｎａ、１０２ｐ、１０２ｎｂが形成され、この平面状シリコン層１０２ｎａ、１０２ｐ、１０２ｎｂは不純物注入等により、それぞれｎ＋拡散層、ｐ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｎａ、１０２ｐ、１０２ｎｂ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｎａ、１０２ｐを接続する。１０４ｎ１、１０４ｎ２、１０４ｎ３はｎ型シリコン柱、１０４ｐ１、１０４ｐ２、１０４ｐ３はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｐ１、１０４ｐ２、１０４ｐ３を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄはそれぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２、１０４ｐ３の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、ｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３に接続されるシリサイド層、１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｎ１、１１０ｎ２、１１０ｎ３は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３と第１メタル配線１１３ｃ、１１３ｃ、１１３ｃ、１１３ａ、１１３ｅ、１１３ｆとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ａと第１メタル配線１１３ｂを接続するコンタクト、１１１ｂはゲート配線１０６ｂと第１メタル配線１１３ｄを接続するコンタクト、１１１ｃはゲート配線１０６ｃと第１メタル配線１１３ｇとを接続するコンタクトである。
１１４ｎ１は第１メタル配線１１３ａと第２メタル配線１１５を接続するコンタクト、１１４ｎ２は第１メタル配線１１３ｅと第２メタル配線１１５とを接続するコンタクトである。
シリコン柱１０４ｎ１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱１０４ｎ３、下部拡散層１０２ｐ、上部拡散層１０７ｐ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱１０４ｐ３、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ３を構成する。
また、ＰＭＯＳトランジスタＱｐ１のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極１０６にはゲート配線１０６ｄが接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極１０６にはゲート配線１０６ｂが接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極１０６にはゲート配線１０６ａが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極１０６にはゲート配線１０６ｃ及び１０６ｄが接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極にはゲート配線１０６ｂが接続される。
下部拡散層１０２ｎａおよび１０２ｐはＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３の共通ドレインとなり、出力ＯＵＴ１に接続される。ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃには電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＱｐ２のソースである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して第１メタル配線１１３ｃに接続される。また、ＰＭＯＳトランジスタＱｐ３のソースである上部拡散層１０７ｐ３はシリサイド１０９ｐ３、コンタクト１１０ｐ３を介して第１メタル配線１１３ｃに接続される。ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａはさらに、コンタクト１１４ｎ１を介して第２メタル配線１１５に接続される。ＮＭＯＳトランジスタＱｎ２のドレインである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｅに接続され、第１メタル配線１１３ｅはさらに、コンタクト１１４ｎ２を介して第２メタル配線１１５に接続される。ここで、ＮＭＯＳトランジスタＱｎ１のソースとＮＭＯＳトランジスタＱｎ２のドレインは、第２メタル配線１１５を介して接続される。また、ＮＭＯＳトランジスタＱｎ２のソースは下部拡散層１０２ｎｂとシリサイド領域１０３を介してＮＭＯＳトランジスタＱｎ３のドレインと接続され、ＮＭＯＳトランジスタＱｎ３のソースは、コンタクト１１０ｎ３を介して第１メタル配線１１３ｆに接続され、第１メタル配線１１３ｆには基準電源Ｖｓｓが供給される。
第１メタル配線１１３ｂには、入力信号ＩＮ１が供給され、コンタクト１１１ａを介してゲート配線１０６ａに接続され、ＰＭＯＳトランジスタＱｐ１およびＮＭＯＳトランジスタＱｎ１のゲート電極に供給される。
第１メタル配線１１３ｇには、入力信号ＩＮ２が供給され、コンタクト１１１ｃを介してゲート配線１０６ｃに接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極に接続される。また、ゲート配線１０６ｄにより、ＰＭＯＳトランジスタＱｐ２のゲート電極に接続される。
第１メタル配線１１３ｄには、入力信号ＩＮ３が供給され、コンタクト１１１ｂを介してゲート配線１０６ｂに接続され、ＰＭＯＳトランジスタＱｐ３およびＮＭＯＳトランジスタＱｎ３のゲート電極に接続される。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、３入力ＮＡＮＤ回路を構成する６個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
（実施例４）
図５ａ及び図５ｂに、第４の実施例を示す。図５ａは、本発明の３入力ＮＡＮＤレイアウト（配置）の平面図、図５ｂは、図５ａにおけるカットラインＡ−Ａ’に沿った断面図を示す。
図５ａにおいて、図１のＮＡＮＤ回路のＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ１、ＰＭＯＳトランジスタＱｐ２、ＰＭＯＳトランジスタＱｐ３、ＮＭＯＳトランジスタＱｎ２及びＮＭＯＳトランジスタＱｎ３が右より１列に配置されている。
図４と異なるところは、ＮＭＯＳトランジスタＱｎ２及びＱｎ３の順番を入れ替えたところにある。
図５ａ及び図５ｂにおいて、図４ａ、図４ｂと同じ構造の箇所については、同じ、１００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｎａ、１０２ｐ、１０２ｎｂが形成され、この平面状シリコン層１０２ｎａ、１０２ｐ、１０２ｎｂは不純物注入等により、それぞれｎ＋拡散層、ｐ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｎａ、１０２ｐ、１０２ｎｂ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｎａ、１０２ｐを接続する。１０４ｎ１、１０４ｎ２、１０４ｎ３はｎ型シリコン柱、１０４ｐ１、１０４ｐ２、１０４ｐ３はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｐ１、１０４ｐ２、１０４ｐ３を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｃ、１０６ｄ、１０６ｅ、１０６ｆはそれぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２、１０４ｐ３の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、ｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３に接続されるシリサイド層、１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｎ１、１１０ｎ２、１１０ｎ３は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３と第１メタル配線１１３ｈ、１１３ｃ、１１３ｃ、１１３ａ、１１３ｅ、１１３ｆとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ａと第１メタル配線１１３ｂを接続するコンタクト、１１１ｃはゲート配線１０６ｃと第１メタル配線１１３ｇを接続するコンタクト、１１１ｄはゲート配線１０６ｄと第１メタル１１３ｊとを接続するコンタクト、１１１ｅはゲート配線１０６ｅと第１メタル配線１１３ｋとを接続するコンタクトである。
１１４ｎ１は第１メタル配線１１３ａと第２メタル配線１１５を接続するコンタクト、１１４ｎ２は第１メタル配線１１３ｅと第２メタル配線１１５とを接続するコンタクトである。また、１１４ａは第１メタル１１３ｊと第２メタル１１６を接続するコンタクト、１１４ｅは第１メタル配線１１３ｋと第２メタル１１６を接続するコンタクトである。
シリコン柱１０４ｎ１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱１０４ｎ３、下部拡散層１０２ｐ、上部拡散層１０７ｐ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱１０４ｐ３、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ３を構成する。
また、ＰＭＯＳトランジスタＱｐ１のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極１０６にはゲート配線１０６ｄが接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極１０６にはゲート配線１０６ｆが接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極１０６にはゲート配線１０６ａが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極１０６にはゲート配線１０６ｅが接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極にはゲート配線１０６ｃ及び１０６ｆが接続される。
下部拡散層１０２ｎａおよび１０２ｐはＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３の共通ドレインとなり、出力ＯＵＴ１に接続される。ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ｈに接続され、第１メタル配線１１３ｈには電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＱｐ２のソースである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して第１メタル配線１１３ｃに接続され、第１メタル１１３ｃには電源Ｖｃｃが供給される。また、ＰＭＯＳトランジスタＱｐ３のソースである上部拡散層１０７ｐ３はシリサイド１０９ｐ３、コンタクト１１０ｐ３を介して第１メタル配線１１３ｃに接続される。ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａはさらに、コンタクト１１４ｎ１を介して第２メタル配線１１５に接続される。ＮＭＯＳトランジスタＱｎ２のドレインである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｅに接続され、第１メタル配線１１３ｅはさらに、コンタクト１１４ｎ２を介して第２メタル配線１１５に接続される。ここで、ＮＭＯＳトランジスタＱｎ１のソースとＮＭＯＳトランジスタＱｎ２のドレインは、第２メタル配線１１５を介して接続される。また、ＮＭＯＳトランジスタＱｎ２のソースは下部拡散層１０２ｎｂとシリサイド領域１０３を介してＮＭＯＳトランジスタＱｎ３のドレインと接続され、ＮＭＯＳトランジスタＱｎ３のソースは、コンタクト１１０ｎ３を介して第１メタル配線１１３ｆに接続され、第１メタル配線１１３ｆには基準電源Ｖｓｓが供給される。
第１メタル配線１１３ｂには、入力信号ＩＮ１が供給され、コンタクト１１１ａを介してゲート配線１０６ａに接続され、ＰＭＯＳトランジスタＱｐ１およびＮＭＯＳトランジスタＱｎ１のゲート電極に供給される。
第１メタル配線１１３ｊには、入力信号ＩＮ２が供給され、コンタクト１１１ｄを介してゲート配線１０６ｄに接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極に接続される。また、第１メタル配線１１３ｊはコンタクト１１４ａを介して第２メタル配線１１６と接続され、さらにコンタクト１１４ｅ、第１メタル配線１１３ｋ及びコンタクト１１１ｅを介してゲート配線１０６ｅに接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極に接続される。
第１メタル配線１１３ｇには、入力信号ＩＮ３が供給され、コンタクト１１１ｃを介してゲート配線１０６ｃに接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極に接続されるとともに、ゲート配線１０６ｆにより、ＰＭＯＳトランジスタＱｐ３のゲート電極に接続される。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、３入力ＮＡＮＤ回路を構成する６個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
（実施例５）
図６に、図１の３入力ＮＡＮＤ回路の等価回路の変形例を示す。ＰＭＯＳトランジスタＱｐ３とＮＭＯＳトランジスタＱｎ３のゲートに接続される入力信号ＩＮ３が、各々ＩＮ３ａ、ＩＮ３ｂと異なる配線で接続されている。ＩＮ３ａ、ＩＮ３ｂは、図面領域外でＩＮ３に接続されており、動作的には等価であるが、レイアウトの配置上で、ＩＮ３は図示しない実施例があり、接続を明確にするために、以下の実施例では、別の等価回路として扱う。
図７ａおよび図７ｂに、第５の実施例を示す。図７ａは、本発明の３入力ＮＡＮＤレイアウト（配置）の平面図、図７ｂは、図７ａにおけるカットラインＡ−Ａ’に沿った断面図を示す。
図７ａにおいて、図６のＮＡＮＤ回路のＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ１、ＰＭＯＳトランジスタＱｐ３、ＰＭＯＳトランジスタＱｐ２、ＮＭＯＳトランジスタＱｎ２及びＮＭＯＳトランジスタＱｎ３が右より１列に配置されている。図２と異なる点は、入力信号ＩＮ３を、ＩＮ３ａ、ＩＮ３ｂと異なる配線にして、延在したゲート配線を削除したところにある。
なお、図７ａ、図７ｂにおいて、図２ａ、図２ｂと同じ構造の箇所については、同じく１００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｎａ、１０２ｐ、１０２ｎｂが形成され、この平面状シリコン層１０２ｎａ、１０２ｐ、１０２ｎｂは不純物注入等により、それぞれｎ＋拡散層、ｐ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｎａ、１０２ｐ、１０２ｎｂ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｎａ、１０２ｐを接続する。１０４ｎ１、１０４ｎ２、１０４ｎ３はｎ型シリコン柱、１０４ｐ１、１０４ｐ２、１０４ｐ３はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｐ１、１０４ｐ２、１０４ｐ３を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄはそれぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２、１０４ｐ３の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、ｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３に接続されるシリサイド層、１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｎ１、１１０ｎ２、１１０ｎ３は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３と第１メタル配線１１３ｈ、１１３ｃ、１１３ｃ、１１３ａ、１１３ｅ、１１３ｆとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ａと第１メタル配線１１３ｂを接続するコンタクト、１１１ｂはゲート配線１０６ｂと第１メタル配線１１３ｄを接続するコンタクト、１１１ｃはゲート配線１０６ｃと第１メタル配線１１３ｇとを接続するコンタクト、１１１ｄはゲート配線１０６ｄと第１メタル配線１１３ｊとを接続するコンタクトである。
１１４ｎ１は第１メタル配線１１３ａと第２メタル配線１１５を接続するコンタクト、１１４ｎ２は第１メタル配線１１３ｅと第２メタル配線１１５とを接続するコンタクトである。
シリコン柱１０４ｎ１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱１０４ｎ３、下部拡散層１０２ｐ、上部拡散層１０７ｐ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱１０４ｐ３、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ３を構成する。
また、ＰＭＯＳトランジスタＱｐ１のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極１０６にはゲート配線１０６ｂが接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極１０６にはゲート配線１０６ｄが接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極１０６にはゲート配線１０６ａが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極１０６にはゲート配線１０６ｂが接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極にはゲート配線１０６ｃが接続される。
下部拡散層１０２ｎａおよび１０２ｐはＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３の共通ドレインとなり、出力ＯＵＴ１に接続される。ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ｈに接続され、第１メタル配線１１３ｈには電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＱｐ２のソースである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃには電源Ｖｃｃが供給される。また、ＰＭＯＳトランジスタＱｐ３のソースである上部拡散層１０７ｐ３はシリサイド１０９ｐ３、コンタクト１１０ｐ３を介して第１メタル配線１１３ｃに接続される。ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａはさらに、コンタクト１１４ｎ１を介して第２メタル配線１１５に接続される。ＮＭＯＳトランジスタＱｎ２のドレインである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｅに接続され、第１メタル配線１１３ｅはさらに、コンタクト１１４ｎ２を介して第２メタル配線１１５に接続される。ここで、ＮＭＯＳトランジスタＱｎ１のソースとＮＭＯＳトランジスタＱｎ２のドレインは、第２メタル配線１１５を介して接続される。また、ＮＭＯＳトランジスタＱｎ２のソースは下部拡散層１０２ｎｂとシリサイド領域１０３を介してＮＭＯＳトランジスタＱｎ３のドレインと接続され、ＮＭＯＳトランジスタＱｎ３のソースは、コンタクト１１０ｎ３を介して第１メタル配線１１３ｆに接続され、第１メタル配線１１３ｆには基準電源Ｖｓｓが供給される。
第１メタル配線１１３ｂには、入力信号ＩＮ１が供給され、コンタクト１１１ａを介してゲート配線１０６ａに接続され、ＰＭＯＳトランジスタＱｐ１およびＮＭＯＳトランジスタＱｎ１のゲート電極に供給される。
第１メタル配線１１３ｄには、入力信号ＩＮ２が供給され、コンタクト１１１ｂを介してゲート配線１０６ｂに接続され、ＰＭＯＳトランジスタＱｐ２およびＮＭＯＳトランジスタＱｎ２のゲート電極に接続される。
第１メタル配線１１３ｊには入力信号ＩＮ３ａが供給され、コンタクト１１１ｄを介してゲート配線１０６ｄに接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極に接続される。
第１メタル配線１１３ｇには、入力信号ＩＮ３ｂが供給され、コンタクト１１１ｃを介してゲート配線１０６ｃに接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極に接続される。入力信号ＩＮ３ａとＩＮ３ｂは図示しない箇所にて入力信号ＩＮ３へ接続される。
本実施例によれば、入力信号線の本数は１本増加するが、延在したゲート配線及び延在した第２メタル配線が削除でき、無駄な配線やコンタクト領域を設けずに、３入力ＮＡＮＤ回路を構成する６個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
（実施例６）
図８ａ及び図８ｂに、第６の実施例を示す。図８ａは、本発明の３入力ＮＡＮＤレイアウト（配置）の平面図、図８ｂは、図８ａにおけるカットラインＡ−Ａ’に沿った断面図を示す。
入力信号ＩＮ３が直接入力されるので、等価回路は図１に従う。
図８ａにおいて、図１のＮＡＮＤ回路のＰＭＯＳトランジスタＱｐ３、Ｑｐ２、Ｑｐ１、ＮＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３が右より１列に配置されている。
図２と異なるところは、ＰＭＯＳトランジスタＱｐ１，Ｑｐ２、Ｑｐ３及びＮＭＯＳトランジスタＱｎ１の配置を入れ替えてある。
図８ａ及び図８ｂにおいて、図２ａ、図２ｂと同じ構造の箇所については、２００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｐ、２０２ｎａ、２０２ｎｂが形成され、この平面状シリコン層２０２ｐ、２０２ｎａ、２０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｐ、２０２ｎａ、２０２ｎｂ）の表面に形成されるシリサイド層であり、平面状シリコン層２０２ｐ、２０２ｎａを接続する。２０４ｎ１、２０４ｎ２、２０４ｎ３はｎ型シリコン柱、２０４ｐ１、２０４ｐ２、２０４ｐ３はｐ型シリコン柱、２０５はシリコン柱２０４ｎ１、２０４ｎ２、２０４ｎ３、２０４ｐ１、２０４ｐ２、２０４ｐ３を取り巻くゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅはそれぞれゲート配線である。シリコン柱２０４ｎ１、２０４ｎ２、２０４ｎ３の最上部には、それぞれｐ＋拡散層２０７ｐ１、２０７ｐ２、２０７ｐ３が不純物注入等により形成され、シリコン柱２０４ｐ１、２０４ｐ２、２０４ｐ３の最上部には、それぞれｎ＋拡散層２０７ｎ１、２０７ｎ２、２０７ｎ３が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｐ１、２０９ｐ２、２０９ｐ３、２０９ｎ１、２０９ｎ２、２０９ｎ３はそれぞれｐ＋拡散層２０７ｐ１、２０７ｐ２、２０７ｐ３、ｎ＋拡散層２０７ｎ１、２０７ｎ２、２０７ｎ３に接続されるシリサイド層、２１０ｐ１、２１０ｐ２、２１０ｐ３、２１０ｎ１、２１０ｎ２、２１０ｎ３は、シリサイド層２０９ｐ１、２０９ｐ２、２０９ｐ３、２０９ｎ１、２０９ｎ２、２０９ｎ３と第１メタル配線２１３ｂ、２１３ｂ、２１３ｂ、２１３ｄ、２１３ｄ、２１３ｆとをそれぞれ接続するコンタクト、２１１ａはゲート配線２０６ａと第１メタル配線２１３ｃを接続するコンタクト、２１１ｂはゲート配線２０６ｃと第１メタル配線２１３ｅを接続するコンタクト、２１１ｃはゲート配線２０６ｄと第１メタル配線２１３ａとを接続するコンタクト、２１１ｄはゲート配線２０６ｅと第１メタル配線２１３ｇとを接続するコンタクトである。
２１４ａは第１メタル配線２１３ａと第２メタル配線２１５を接続するコンタクト、２１４ｂは第１メタル配線２１３ｇと第２メタル配線２１５とを接続するコンタクトである。
シリコン柱２０４ｎ１、下部拡散層２０２ｐ、上部拡散層２０７ｐ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱２０４ｎ２、下部拡散層２０２ｐ、上部拡散層２０７ｐ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱２０４ｎ３、下部拡散層２０２ｐ、上部拡散層２０７ｐ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ３を構成し、シリコン柱２０４ｐ１、下部拡散層２０２ｎａ、上部拡散層２０７ｎ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱２０４ｐ２、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱２０４ｐ３、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ３を構成する。
また、ＰＭＯＳトランジスタＱｐ１のゲート電極２０６にはゲート配線２０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極２０６にはゲート配線２０６ｂが接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極２０６にはゲート配線２０６ｄが接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極２０６にはゲート配線２０６ａが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極２０６にはゲート配線２０６ｃが接続されるとともに、ゲート配線２０６ｂが接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極にはゲート配線２０６ｅが接続される。
下部拡散層２０２ｎａおよび２０２ｐはＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３の共通ドレインとなり、出力ＯＵＴ１に接続される。ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層２０７ｐ１はシリサイド２０９ｐ１、コンタクト２１０ｐ１を介して第１メタル配線２１３ｂに接続され、第１メタル配線２１３ｂには電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＱｐ２のソースである上部拡散層２０７ｐ２はシリサイド２０９ｐ２、コンタクト２１０ｐ２を介して第１メタル配線２１３ｂに接続される。また、ＰＭＯＳトランジスタＱｐ３のソースである上部拡散層２０７ｐ３はシリサイド２０９ｐ３、コンタクト２１０ｐ３を介して第１メタル配線２１３ｂに接続される。ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層２０７ｎ１はシリサイド２０９ｎ１、コンタクト２１０ｎ１を介して第１メタル配線２１３ｄに接続される。ＮＭＯＳトランジスタＱｎ２のドレインである上部拡散層２０７ｎ２はシリサイド２０９ｎ２、コンタクト２１０ｎ２を介して第１メタル配線２１３ｄに接続される。ここで、ＮＭＯＳトランジスタＱｎ１のソースとＮＭＯＳトランジスタＱｎ２のドレインは、第１メタル配線２１３ｄを介して接続される。また、ＮＭＯＳトランジスタＱｎ２のソースは下部拡散層２０２ｎｂとシリサイド領域２０３を介してＮＭＯＳトランジスタＱｎ３のドレインと接続され、ＮＭＯＳトランジスタＱｎ３のソースは、コンタクト２１０ｎ３を介して第１メタル配線２１３ｆに接続され、第１メタル配線２１３ｆには基準電源Ｖｓｓが供給される。
第１メタル配線２１３ｃには、入力信号ＩＮ１が供給され、コンタクト２１１ａを介してゲート配線２０６ａに接続され、ＰＭＯＳトランジスタＱｐ１およびＮＭＯＳトランジスタＱｎ１のゲート電極に供給される。
第１メタル配線２１３ｅには、入力信号ＩＮ２が供給され、コンタクト２１１ｂを介してゲート配線２０６ｃに接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極に接続されるとともに、ゲート配線２０６ｂを介してＰＭＯＳトランジスタＱｐ２のゲート電極に接続される。
第１メタル配線２１３ｇには、入力信号ＩＮ３が供給され、コンタクト２１１ｄを介してゲート配線２０６ｅに接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極に接続される。また、第１メタル配線２１３ｇはコンタクト２１４ｂにより第２メタル２１５に接続され、コンタクト２１４ａ、第１メタル２１３ａ、コンタクト２１１ｃを介してゲート配線２０６ｄに接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極に接続される。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、３入力ＮＡＮＤ回路を構成する６個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
（実施例７）
図９ａ及び図９ｂに、第７の実施例を示す。図９ａは、本発明の３入力ＮＡＮＤレイアウト（配置）の平面図、図９ｂは、図９ａにおけるカットラインＡ−Ａ’に沿った断面図を示す。
入力信号がＩＮ３ａ、ＩＮ３ｂと異なる配線で接続されるので、等価回路は図６に従う。図９ａにおいて、図６のＮＡＮＤ回路のＰＭＯＳトランジスタＱｐ３、Ｑｐ２、Ｑｐ１、ＮＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３が右より１列に配置されている。
図８と異なるところは、第１メタル配線のみで構成できるところである。
図９ａ及び図９ｂにおいて、図８ａ、図８ｂと同じ構造の箇所については、同じく２００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｐ、２０２ｎａ、２０２ｎｂが形成され、この平面状シリコン層２０２ｐ、２０２ｎａ、２０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｐ、２０２ｎａ、２０２ｎｂ）の表面に形成されるシリサイド層であり、平面状シリコン層２０２ｎａ、２０２ｐを接続する。２０４ｎ１、２０４ｎ２、２０４ｎ３はｎ型シリコン柱、２０４ｐ１、２０４ｐ２、２０４ｐ３はｐ型シリコン柱、２０５はシリコン柱２０４ｎ１、２０４ｎ２、２０４ｎ３、２０４ｐ１、２０４ｐ２、２０４ｐ３を取り巻くゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅはそれぞれゲート配線である。シリコン柱２０４ｎ１、２０４ｎ２、２０４ｎ３の最上部には、それぞれｐ＋拡散層２０７ｐ１、２０７ｐ２、２０７ｐ３が不純物注入等により形成され、シリコン柱２０４ｐ１、２０４ｐ２、２０４ｐ３の最上部には、それぞれｎ＋拡散層２０７ｎ１、２０７ｎ２、２０７ｎ３が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｐ１、２０９ｐ２、２０９ｐ３、２０９ｎ１、２０９ｎ２、２０９ｎ３はそれぞれｐ＋拡散層２０７ｐ１、２０７ｐ２、２０７ｐ３、ｎ＋拡散層２０７ｎ１、２０７ｎ２、２０７ｎ３に接続されるシリサイド層、２１０ｐ１、２１０ｐ２、２１０ｐ３、２１０ｎ１、２１０ｎ２、２１０ｎ３は、シリサイド層２０９ｐ１、２０９ｐ２、２０９ｐ３、２０９ｎ１、２０９ｎ２、２０９ｎ３と第１メタル配線２１３ｂ、２１３ｂ、２１３ｂ、２１３ｄ、２１３ｄ、２１３ｆとをそれぞれ接続するコンタクト、２１１ａはゲート配線２０６ａと第１メタル配線２１３ｃを接続するコンタクト、２１１ｂはゲート配線２０６ｃと第１メタル配線２１３ｅを接続するコンタクト、２１１ｃはゲート配線２０６ｄと第１メタル配線２１３ａとを接続するコンタクト、２１１ｄはゲート配線２０６ｅと第１メタル配線２１３ｇとを接続するコンタクトである。
シリコン柱２０４ｎ１、下部拡散層２０２ｐ、上部拡散層２０７ｐ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱２０４ｎ２、下部拡散層２０２ｐ、上部拡散層２０７ｐ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱２０４ｎ３、下部拡散層２０２ｐ、上部拡散層２０７ｐ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ３を構成し、シリコン柱２０４ｐ１、下部拡散層２０２ｎａ、上部拡散層２０７ｎ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱２０４ｐ２、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱２０４ｐ３、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ３を構成する。
また、ＰＭＯＳトランジスタＱｐ１のゲート電極２０６にはゲート配線２０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極２０６にはゲート配線２０６ｂが接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極２０６にはゲート配線２０６ｄが接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極２０６にはゲート配線２０６ａが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極２０６にはゲート配線２０６ｃが接続されるとともに、ゲート配線２０６ｂが接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極にはゲート配線２０６ｅが接続される。
下部拡散層２０２ｎａおよび２０２ｐはＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３の共通ドレインとなり、出力ＯＵＴ１に接続される。ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層２０７ｐ１はシリサイド２０９ｐ１、コンタクト２１０ｐ１を介して第１メタル配線２１３ｂに接続され、第１メタル配線２１３ｂには電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＱｐ２のソースである上部拡散層２０７ｐ２はシリサイド２０９ｐ２、コンタクト２１０ｐ２を介して第１メタル配線２１３ｂに接続される。また、ＰＭＯＳトランジスタＱｐ３のソースである上部拡散層２０７ｐ３はシリサイド２０９ｐ３、コンタクト２１０ｐ３を介して第１メタル配線２１３ｂに接続される。ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層２０７ｎ１はシリサイド２０９ｎ１、コンタクト２１０ｎ１を介して第１メタル配線２１３ｄに接続される。ＮＭＯＳトランジスタＱｎ２のドレインである上部拡散層２０７ｎ２はシリサイド２０９ｎ２、コンタクト２１０ｎ２を介して第１メタル配線２１３ｄに接続される。ここで、ＮＭＯＳトランジスタＱｎ１のソースとＮＭＯＳトランジスタＱｎ２のドレインは、第１メタル配線２１３ｄを介して接続される。また、ＮＭＯＳトランジスタＱｎ２のソースは下部拡散層２０２ｎｂとシリサイド領域２０３を介してＮＭＯＳトランジスタＱｎ３のドレインと接続され、ＮＭＯＳトランジスタＱｎ３のソースは、コンタクト２１０ｎ３を介して第１メタル配線２１３ｆに接続され、第１メタル配線２１３ｆには基準電源Ｖｓｓが供給される。
第１メタル配線２１３ｃには、入力信号ＩＮ１が供給され、コンタクト２１１ａを介してゲート配線２０６ａに接続され、ＰＭＯＳトランジスタＱｐ１およびＮＭＯＳトランジスタＱｎ１のゲート電極に供給される。
第１メタル配線２１３ｅには、入力信号ＩＮ２が供給され、コンタクト２１１ｂを介してゲート配線２０６ｃに接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極に接続されるとともに、ゲート配線２０６ｂを介してＰＭＯＳトランジスタＱｐ２のゲート電極に接続される。
第１メタル配線２１３ａには、入力信号ＩＮ３ａが供給され、コンタクト２１１ｃを介してゲート配線２０６ｄに接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極に接続される。
第１メタル配線２１３ｇには、入力信号ＩＮ３ｂが供給され、コンタクト２１１ｄを介してゲート配線２０６ｅに接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極に接続される。
入力信号ＩＮ３ａとＩＮ３ｂは図示しない箇所にて入力信号ＩＮ３へ接続される。
本実施例によれば、入力信号線の本数は１本増加するが、第２メタルを使用しないで結線が可能となり、無駄な配線やコンタクト領域を設けずに、３入力ＮＡＮＤ回路を構成する６個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
（実施例８）
図１０ａ及び図１０ｂに、第８の実施例を示す。図１０ａは、本発明の３入力ＮＡＮＤレイアウト（配置）の平面図、図１０ｂは、図１０ａにおけるカットラインＡ−Ａ’に沿った断面図を示す。
等価回路は図１に従う。
図１０ａにおいて、図１のＮＡＮＤ回路のＰＭＯＳトランジスタＱｐ１、ＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ３、ＰＭＯＳトランジスタＱｐ２、ＮＭＯＳトランジスタＱｎ２及びＮＭＯＳトランジスタＱｎ３が右より１列に配置されている。
図２と異なるところは、ＰＭＯＳトランジスタＱｐ１とＮＭＯＳトランジスタＱｎ１の順番を入れ替えたところにある。
図１０ａ及び図１０ｂにおいて、図２ａ、図２ｂと同じ構造の箇所については、３００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）３０１などの絶縁膜上に平面状シリコン層３０２ｐａ、３０２ｎａ、３０２ｐｂ、３０２ｎｂが形成され、この平面状シリコン層３０２ｐａ、３０２ｎａ、３０２ｐｂ、３０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｐ＋拡散層、ｎ＋拡散層から構成される。３０３は、平面状シリコン層（３０２ｐａ、３０２ｎａ、３０２ｐｂ、３０２ｎｂ）の表面に形成されるシリサイド層であり、平面状シリコン層３０２ｐａ、３０２ｎａ及び３０２ｐｂを接続する。３０４ｎ１、３０４ｎ２、３０４ｎ３はｎ型シリコン柱、３０４ｐ１、３０４ｐ２、３０４ｐ３はｐ型シリコン柱、３０５はシリコン柱３０４ｎ１、３０４ｎ２、３０４ｎ３、３０４ｐ１、３０４ｐ２、３０４ｐ３を取り巻くゲート絶縁膜、３０６はゲート電極、３０６ａ、３０６ｂ、３０６ｃ、３０６ｄはそれぞれゲート配線である。シリコン柱３０４ｎ１、３０４ｎ２、３０４ｎ３の最上部には、それぞれｐ＋拡散層３０７ｐ１、３０７ｐ２、３０７ｐ３が不純物注入等により形成され、シリコン柱３０４ｐ１、３０４ｐ２、３０４ｐ３の最上部には、それぞれｎ＋拡散層３０７ｎ１、３０７ｎ２、３０７ｎ３が不純物注入等により形成される。３０８はゲート絶縁膜３０５を保護するためのシリコン窒化膜、３０９ｐ１、３０９ｐ２、３０９ｐ３、３０９ｎ１、３０９ｎ２、３０９ｎ３はそれぞれｐ＋拡散層３０７ｐ１、３０７ｐ２、３０７ｐ３、ｎ＋拡散層３０７ｎ１、３０７ｎ２、３０７ｎ３に接続されるシリサイド層、３１０ｐ１、３１０ｐ２、３１０ｐ３、３１０ｎ１、３１０ｎ２、３１０ｎ３は、シリサイド層３０９ｐ１、３０９ｐ２、３０９ｐ３、３０９ｎ１、３０９ｎ２、３０９ｎ３と第１メタル配線３１３ａ、３１３ｄ、３１３ｄ、３１３ｃ、３１３ｆ、３１３ｇとをそれぞれ接続するコンタクト、３１１ａはゲート配線３０６ａと第１メタル配線３１３ｂを接続するコンタクト、３１１ｂはゲート配線３０６ｂと第１メタル配線３１３ｅを接続するコンタクト、３１１ｃはゲート配線３０６ｃと第１メタル配線３１３ｈとを接続するコンタクトである。
３１４ｎ１は第１メタル配線３１３ｃと第２メタル配線３１５を接続するコンタクト、３１４ｎ２は第１メタル配線３１３ｆと第２メタル配線３１５とを接続するコンタクトである。
シリコン柱３０４ｎ１、下部拡散層３０２ｐａ、上部拡散層３０７ｐ１、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱３０４ｎ２、下部拡散層３０２ｐｂ、上部拡散層３０７ｐ２、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱３０４ｎ３、下部拡散層３０２ｐｂ、上部拡散層３０７ｐ３、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＱｐ３を構成し、シリコン柱３０４ｐ１、下部拡散層３０２ｎａ、上部拡散層３０７ｎ１、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱３０４ｐ２、下部拡散層３０２ｎｂ、上部拡散層３０７ｎ２、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱３０４ｐ３、下部拡散層３０２ｎｂ、上部拡散層３０７ｎ３、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＱｎ３を構成する。
また、ＰＭＯＳトランジスタＱｐ１のゲート電極３０６にはゲート配線３０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極３０６にはゲート配線３０６ｂが接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極３０６にはゲート配線３０６ｄが接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極３０６にはゲート配線３０６ａが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極３０６にはゲート配線３０６ｂが接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極にはゲート配線３０６ｃ及び３０６ｄが接続される。
下部拡散層３０２ｐａ、３０２ｎａ及び３０２ｐｂはＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３の共通ドレインとなり、出力ＯＵＴ１に接続される。ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層３０７ｐ１はシリサイド３０９ｐ１、コンタクト３１０ｐ１を介して第１メタル配線３１３ａに接続され、第１メタル配線３１３ａには電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＱｐ２のソースである上部拡散層３０７ｐ２はシリサイド３０９ｐ２、コンタクト３１０ｐ２を介して第１メタル配線３１３ｄに接続され、第１メタル配線３１３ｄには電源Ｖｃｃが供給される。また、ＰＭＯＳトランジスタＱｐ３のソースである上部拡散層３０７ｐ３はシリサイド３０９ｐ３、コンタクト３１０ｐ３を介して第１メタル配線３１３ｄに接続される。ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層３０７ｎ１はシリサイド３０９ｎ１、コンタクト３１０ｎ１を介して第１メタル配線３１３ｃに接続され、第１メタル配線３１３ｃはさらに、コンタクト３１４ｎ１を介して第２メタル配線３１５に接続される。ＮＭＯＳトランジスタＱｎ２のドレインである上部拡散層３０７ｎ２はシリサイド３０９ｎ２、コンタクト３１０ｎ２を介して第１メタル配線３１３ｆに接続され、第１メタル配線３１３ｆはさらに、コンタクト３１４ｎ２を介して第２メタル配線３１５に接続される。ここで、ＮＭＯＳトランジスタＱｎ１のソースとＮＭＯＳトランジスタＱｎ２のドレインは、第２メタル配線３１５を介して接続される。また、ＮＭＯＳトランジスタＱｎ２のソースは下部拡散層３０２ｎｂとシリサイド領域３０３を介してＮＭＯＳトランジスタＱｎ３のドレインと接続され、ＮＭＯＳトランジスタＱｎ３のソースは、コンタクト３１０ｎ３を介して第１メタル配線３１３ｇに接続され、第１メタル配線３１３ｇには基準電源Ｖｓｓが供給される。
第１メタル配線３１３ｂには、入力信号ＩＮ１が供給され、コンタクト３１１ａを介してゲート配線３０６ａに接続され、ＰＭＯＳトランジスタＱｐ１およびＮＭＯＳトランジスタＱｎ１のゲート電極に供給される。
第１メタル配線３１３ｅには、入力信号ＩＮ２が供給され、コンタクト３１１ｂを介してゲート配線３０６ｂに接続され、ＰＭＯＳトランジスタＱｐ２およびＮＭＯＳトランジスタＱｎ２のゲート電極に接続される。
第１メタル配線３１３ｈには、入力信号ＩＮ３が供給され、コンタクト３１１ｃを介してゲート配線３０６ｃに接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極に接続される。また、ゲート配線３０６ｄにより、ＰＭＯＳトランジスタＱｐ３のゲート電極に接続される。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、３入力ＮＡＮＤ回路を構成する６個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
（実施例９）
図１１ａ及び図１１ｂに、第９の実施例を示す。図１１ａは、本発明の３入力ＮＡＮＤレイアウト（配置）の平面図、図１１ｂは、図１１ａにおけるカットラインＡ−Ａ’に沿った断面図を示す。
等価回路は図６に従う。
図１１ａにおいて、図６のＮＡＮＤ回路のＰＭＯＳトランジスタＱｐ３、ＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ１、ＰＭＯＳトランジスタＱｐ２、ＮＭＯＳトランジスタＱｎ２及びＮＭＯＳトランジスタＱｎ３が右より１列に配置されている。
図１０と異なるところは、ＰＭＯＳトランジスタＱｐ１とＱｐ３の順番を入れ替えたところにある。
図１１ａ及び図１１ｂにおいて、図１０ａ、図１０ｂと同じ構造の箇所については、同じ３００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）３０１などの絶縁膜上に平面状シリコン層３０２ｐａ、３０２ｎａ、３０２ｐｂ、３０２ｎｂが形成され、この平面状シリコン層３０２ｐａ、３０２ｎａ、３０２ｐｂ、３０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｐ＋拡散層、ｎ＋拡散層から構成される。３０３は、平面状シリコン層（３０２ｐａ、３０２ｎａ、３０２ｐｂ、３０２ｎｂ）の表面に形成されるシリサイド層であり、平面状シリコン層３０２ｐａ、３０２ｎａ、３０２ｐｂを接続する。３０４ｎ１、３０４ｎ２、３０４ｎ３はｎ型シリコン柱、３０４ｐ１、３０４ｐ２、３０４ｐ３はｐ型シリコン柱、３０５はシリコン柱３０４ｎ１、３０４ｎ２、３０４ｎ３、３０４ｐ１、３０４ｐ２、３０４ｐ３を取り巻くゲート絶縁膜、３０６はゲート電極、３０６ａ、３０６ｂ、３０６ｃ、３０６ｄはそれぞれゲート配線である。シリコン柱３０４ｎ１、３０４ｎ２、３０４ｎ３の最上部には、それぞれｐ＋拡散層３０７ｐ１、３０７ｐ２、３０７ｐ３が不純物注入等により形成され、シリコン柱３０４ｐ１、３０４ｐ２、３０４ｐ３の最上部には、それぞれｎ＋拡散層３０７ｎ１、３０７ｎ２、３０７ｎ３が不純物注入等により形成される。３０８はゲート絶縁膜３０５を保護するためのシリコン窒化膜、３０９ｐ１、３０９ｐ２、３０９ｐ３、３０９ｎ１、３０９ｎ２、３０９ｎ３はそれぞれｐ＋拡散層３０７ｐ１、３０７ｐ２、３０７ｐ３、ｎ＋拡散層３０７ｎ１、３０７ｎ２、３０７ｎ３に接続されるシリサイド層、３１０ｐ１、３１０ｐ２、３１０ｐ３、３１０ｎ１、３１０ｎ２、３１０ｎ３は、シリサイド層３０９ｐ１、３０９ｐ２、３０９ｐ３、３０９ｎ１、３０９ｎ２、３０９ｎ３と第１メタル配線３１３ｄ、３１３ｄ、３１３ａ、３１３ｃ、３１３ｆ、３１３ｇとをそれぞれ接続するコンタクト、３１１ａはゲート配線３０６ａと第１メタル配線３１３ｂを接続するコンタクト、３１１ｂはゲート配線３０６ｂと第１メタル配線３１３ｅを接続するコンタクト、３１１ｃはゲート配線３０６ｃと第１メタル配線３１３ｈとを接続するコンタクト、３１１ｄはゲート配線３０６ｄと第１メタル配線３１３ｊを接続するコンタクトである。
３１４ｎ１は第１メタル配線３１３ｃと第２メタル配線３１５を接続するコンタクト、３１４ｎ２は第１メタル配線３１３ｆと第２メタル配線３１５とを接続するコンタクトである。
シリコン柱３０４ｎ１、下部拡散層３０２ｐｂ、上部拡散層３０７ｐ１、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱３０４ｎ２、下部拡散層３０２ｐｂ、上部拡散層３０７ｐ２、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱３０４ｎ３、下部拡散層３０２ｐａ、上部拡散層３０７ｐ３、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＱｐ３を構成し、シリコン柱３０４ｐ１、下部拡散層３０２ｎａ、上部拡散層３０７ｎ１、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱３０４ｐ２、下部拡散層３０２ｎｂ、上部拡散層３０７ｎ２、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱３０４ｐ３、下部拡散層３０２ｎｂ、上部拡散層３０７ｎ３、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＱｎ３を構成する。
また、ＰＭＯＳトランジスタＱｐ１のゲート電極３０６にはゲート配線３０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極３０６にはゲート配線３０６ｂが接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極３０６にはゲート配線３０６ｄが接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極３０６にはゲート配線３０６ａが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極３０６にはゲート配線３０６ｂが接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極にはゲート配線３０６ｃが接続される。
下部拡散層３０２ｐａ、３０２ｎａ及び３０２ｐｂはＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３の共通ドレインとなり、出力ＯＵＴ１に接続される。ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層３０７ｐ１はシリサイド３０９ｐ１、コンタクト３１０ｐ１を介して第１メタル配線３１３ｄに接続され、第１メタル配線３１３ｄには電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＱｐ２のソースである上部拡散層３０７ｐ２はシリサイド３０９ｐ２、コンタクト３１０ｐ２を介して第１メタル配線３１３ｄに接続される。また、ＰＭＯＳトランジスタＱｐ３のソースである上部拡散層３０７ｐ３はシリサイド３０９ｐ３、コンタクト３１０ｐ３を介して第１メタル配線３１３ａに接続され、第１メタル配線３１３ａには電源Ｖｃｃが供給される。ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層３０７ｎ１はシリサイド３０９ｎ１、コンタクト３１０ｎ１を介して第１メタル配線３１３ｃに接続され、第１メタル配線３１３ｃはさらに、コンタクト３１４ｎ１を介して第２メタル配線３１５に接続される。ＮＭＯＳトランジスタＱｎ２のドレインである上部拡散層３０７ｎ２はシリサイド３０９ｎ２、コンタクト３１０ｎ２を介して第１メタル配線３１３ｆに接続され、第１メタル配線３１３ｆはさらに、コンタクト３１４ｎ２を介して第２メタル配線３１５に接続される。ここで、ＮＭＯＳトランジスタＱｎ１のソースとＮＭＯＳトランジスタＱｎ２のドレインは、第２メタル配線３１５を介して接続される。また、ＮＭＯＳトランジスタＱｎ２のソースは下部拡散層３０２ｎｂとシリサイド領域３０３を介してＮＭＯＳトランジスタＱｎ３のドレインと接続され、ＮＭＯＳトランジスタＱｎ３のソースは、コンタクト３１０ｎ３を介して第１メタル配線３１３ｇに接続され、第１メタル配線３１３ｇには基準電源Ｖｓｓが供給される。
第１メタル配線３１３ｂには、入力信号ＩＮ１が供給され、コンタクト３１１ａを介してゲート配線３０６ａに接続され、ＰＭＯＳトランジスタＱｐ１およびＮＭＯＳトランジスタＱｎ１のゲート電極に供給される。
第１メタル配線３１３ｅには、入力信号ＩＮ２が供給され、コンタクト３１１ｂを介してゲート配線３０６ｂに接続され、ＰＭＯＳトランジスタＱｐ２およびＮＭＯＳトランジスタＱｎ２のゲート電極に接続される。
第１メタル配線３１３ｊには、入力信号ＩＮ３ａが供給され、コンタクト３１１ｄを介してゲート配線３０６ｄに接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極に接続される。
第１メタル配線３１３ｈには、入力信号ＩＮ３ｂが供給され、コンタクト３１１ｃを介してゲート配線３０６ｃに接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極に接続される。本実施例によれば、無駄な配線やコンタクト領域を設けずに、３入力ＮＡＮＤ回路を構成する６個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
（実施例１０）
図１２ａ及び図１２ｂに、第１０の実施例を示す。図１２ａは、本発明の３入力ＮＡＮＤレイアウト（配置）の平面図、図１２ｂは、図１２ａにおけるカットラインＡ−Ａ’に沿った断面図を示す。
等価回路は図６に従う。
図１２ａにおいて、図６のＮＡＮＤ回路のＰＭＯＳトランジスタＱｐ３、ＰＭＯＳトランジスタＱｐ１、ＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ２、ＮＭＯＳトランジスタＱｎ２及びＮＭＯＳトランジスタＱｎ３が右より１列に配置されている。
図１１と異なるところは、ＰＭＯＳトランジスタＱｐ１とＮＭＯＳトランジスタＱｎ１の順番を入れ替えたところにある。
図１２ａ及び図１２ｂにおいて、図１１ａ、図１１ｂと同じ構造の箇所については、４００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）４０１などの絶縁膜上に平面状シリコン層４０２ｐａ、４０２ｎａ、４０２ｐｂ、４０２ｎｂが形成され、この平面状シリコン層４０２ｐａ、４０２ｎａ、４０２ｐｂ、４０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｐ＋拡散層、ｎ＋拡散層から構成される。４０３は、平面状シリコン層（４０２ｐａ、４０２ｎａ、４０２ｐｂ、４０２ｎｂ）の表面に形成されるシリサイド層であり、平面状シリコン層４０２ｐａ、４０２ｎａ、４０２ｐｂを接続する。４０４ｎ１、４０４ｎ２、４０４ｎ３はｎ型シリコン柱、４０４ｐ１、４０４ｐ２、４０４ｐ３はｐ型シリコン柱、４０５はシリコン柱４０４ｎ１、４０４ｎ２、４０４ｎ３、４０４ｐ１、４０４ｐ２、４０４ｐ３を取り巻くゲート絶縁膜、４０６はゲート電極、４０６ａ、４０６ｂ、４０６ｃ、４０６ｄはそれぞれゲート配線である。シリコン柱４０４ｎ１、４０４ｎ２、４０４ｎ３の最上部には、それぞれｐ＋拡散層４０７ｐ１、４０７ｐ２、４０７ｐ３が不純物注入等により形成され、シリコン柱４０４ｐ１、４０４ｐ２、４０４ｐ３の最上部には、それぞれｎ＋拡散層４０７ｎ１、４０７ｎ２、４０７ｎ３が不純物注入等により形成される。４０８はゲート絶縁膜４０５を保護するためのシリコン窒化膜、４０９ｐ１、４０９ｐ２、４０９ｐ３、４０９ｎ１、４０９ｎ２、４０９ｎ３はそれぞれｐ＋拡散層４０７ｐ１、４０７ｐ２、４０７ｐ３、ｎ＋拡散層４０７ｎ１、４０７ｎ２、４０７ｎ３に接続されるシリサイド層、４１０ｐ１、４１０ｐ２、４１０ｐ３、４１０ｎ１、４１０ｎ２、４１０ｎ３は、シリサイド層４０９ｐ１、４０９ｐ２、４０９ｐ３、４０９ｎ１、４０９ｎ２、４０９ｎ３と第１メタル配線４１３ａ、４１３ｄ、４１３ａ、４１３ｃ、４１３ｆ、４１３ｇとをそれぞれ接続するコンタクト、４１１ａはゲート配線４０６ａと第１メタル配線４１３ｂを接続するコンタクト、４１１ｂはゲート配線４０６ｂと第１メタル配線４１３ｅを接続するコンタクト、４１１ｃはゲート配線４０６ｃと第１メタル配線４１３ｈとを接続するコンタクト、４１１ｄはゲート配線４０６ｄと第１メタル配線４１３ｊを接続するコンタクトである。
４１４ｎ１は第１メタル配線４１３ｃと第２メタル配線４１５を接続するコンタクト、４１４ｎ２は第１メタル配線４１３ｆと第２メタル配線４１５とを接続するコンタクトである。
シリコン柱４０４ｎ１、下部拡散層４０２ｐａ、上部拡散層４０７ｐ１、ゲート絶縁膜４０５、ゲート電極４０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱４０４ｎ２、下部拡散層４０２ｐｂ、上部拡散層４０７ｐ２、ゲート絶縁膜４０５、ゲート電極４０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱４０４ｎ３、下部拡散層４０２ｐａ、上部拡散層４０７ｐ３、ゲート絶縁膜４０５、ゲート電極４０６により、ＰＭＯＳトランジスタＱｐ３を構成し、シリコン柱４０４ｐ１、下部拡散層４０２ｎａ、上部拡散層４０７ｎ１、ゲート絶縁膜４０５、ゲート電極４０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱４０４ｐ２、下部拡散層４０２ｎｂ、上部拡散層４０７ｎ２、ゲート絶縁膜４０５、ゲート電極４０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱４０４ｐ３、下部拡散層４０２ｎｂ、上部拡散層４０７ｎ３、ゲート絶縁膜４０５、ゲート電極４０６により、ＮＭＯＳトランジスタＱｎ３を構成する。
また、ＰＭＯＳトランジスタＱｐ１のゲート電極４０６にはゲート配線４０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極４０６にはゲート配線４０６ｂが接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極４０６にはゲート配線４０６ｄが接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極４０６にはゲート配線４０６ａが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極４０６にはゲート配線４０６ｂが接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極４０６にはゲート配線４０６ｃが接続される。
下部拡散層４０２ｐａ、４０２ｎａ及び４０２ｐｂはＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３の共通ドレインとなり、出力ＯＵＴ１に接続される。ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層４０７ｐ１はシリサイド４０９ｐ１、コンタクト４１０ｐ１を介して第１メタル配線４１３ａに接続され、第１メタル配線４１３ａには電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＱｐ２のソースである上部拡散層４０７ｐ２はシリサイド４０９ｐ２、コンタクト４１０ｐ２を介して第１メタル配線４１３ｄに接続され、第１メタル配線４１３ｄには電源Ｖｃｃが供給される。また、ＰＭＯＳトランジスタＱｐ３のソースである上部拡散層４０７ｐ３はシリサイド４０９ｐ３、コンタクト３１０ｐ３を介して第１メタル配線４１３ａに接続される。ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層４０７ｎ１はシリサイド４０９ｎ１、コンタクト４１０ｎ１を介して第１メタル配線４１３ｃに接続され、第１メタル配線４１３ｃはさらに、コンタクト４１４ｎ１を介して第２メタル配線４１５に接続される。ＮＭＯＳトランジスタＱｎ２のドレインである上部拡散層４０７ｎ２はシリサイド４０９ｎ２、コンタクト４１０ｎ２を介して第１メタル配線４１３ｆに接続され、第１メタル配線４１３ｆはさらに、コンタクト４１４ｎ２を介して第２メタル配線４１５に接続される。ここで、ＮＭＯＳトランジスタＱｎ１のソースとＮＭＯＳトランジスタＱｎ２のドレインは、第２メタル配線４１５を介して接続される。また、ＮＭＯＳトランジスタＱｎ２のソースは下部拡散層４０２ｎｂとシリサイド領域４０３を介してＮＭＯＳトランジスタＱｎ３のドレインと接続され、ＮＭＯＳトランジスタＱｎ３のソースは、コンタクト４１０ｎ３を介して第１メタル配線４１３ｇに接続され、第１メタル配線４１３ｇには基準電源Ｖｓｓが供給される。
第１メタル配線４１３ｂには、入力信号ＩＮ１が供給され、コンタクト４１１ａを介してゲート配線４０６ａに接続され、ＰＭＯＳトランジスタＱｐ１およびＮＭＯＳトランジスタＱｎ１のゲート電極に供給される。
第１メタル配線４１３ｅには、入力信号ＩＮ２が供給され、コンタクト４１１ｂを介してゲート配線４０６ｂに接続され、ＰＭＯＳトランジスタＱｐ２およびＮＭＯＳトランジスタＱｎ２のゲート電極に接続される。
第１メタル配線４１３ｈには、入力信号ＩＮ３ｂが供給され、コンタクト４１１ｃを介してゲート配線４０６ｃに接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極に接続される。第１メタル配線４１３ｊには、入力信号ＩＮ３ａが供給され、コンタクト４１１ｄを介してゲート配線４０６ｄに接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極に接続される。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、３入力ＮＡＮＤ回路を構成する６個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
（実施例１１）
図１３ａ及び図１３ｂに、第１１の実施例を示す。本実施例において、上述した実施例１〜実施例１０と大きく異なるところは、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３、ＮＭＯＳトランジスタＱｎ１、Ｑｎ２及びＱｎ３のソースとドレインの向きを上下逆に配置したことである。
図１３ａは、本発明の３入力ＮＡＮＤレイアウト（配置）の平面図、図１３ｂは、図１３ａにおけるカットラインＡ−Ａ’に沿った断面図を示す。等価回路は図１に従う。
図１３ａ及び図１３ｂにおいて、図１のＮＡＮＤ回路のＰＭＯＳトランジスタＱｐ２、ＰＭＯＳトランジスタＱｐ１、ＮＭＯＳトランジスタＱｎ１、ＮＭＯＳトランジスタＱｎ２、ＮＭＯＳトランジスタＱｎ３及びＰＭＯＳトランジスタＱｐ３が右より１列に配置されている。
図１３ａ及び図１３ｂにおいて、図２ａ、図２ｂと同じ構造の箇所については、５００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）５０１などの絶縁膜上に平面状シリコン層５０２ｐａ、５０２ｎａ、５０２ｎｂ、５０２ｐｂが形成され、この平面状シリコン層５０２ｐａ、５０２ｎａ、５０２ｎｂ、５０２ｐｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層、ｐ＋拡散層から構成される。５０３は、平面状シリコン層（５０２ｐａ、５０２ｎａ、５０２ｎｂ、５０２ｐｂ）の表面に形成されるシリサイド層である。５０４ｎ１、５０４ｎ２、５０４ｎ３はｎ型シリコン柱、５０４ｐ１、５０４ｐ２、５０４ｐ３はｐ型シリコン柱、５０５はシリコン柱５０４ｎ１、５０４ｎ２、５０４ｎ３、５０４ｐ１、５０４ｐ２、５０４ｐ３を取り巻くゲート絶縁膜、５０６はゲート電極、５０６ａ、５０６ｂ、５０６ｃはそれぞれゲート配線である。シリコン柱５０４ｎ１、５０４ｎ２、５０４ｎ３の最上部には、それぞれｐ＋拡散層５０７ｐ１、５０７ｐ２、５０７ｐ３が不純物注入等により形成され、シリコン柱５０４ｐ１、５０４ｐ２、５０４ｐ３の最上部には、それぞれｎ＋拡散層５０７ｎ１、５０７ｎ２、５０７ｎ３が不純物注入等により形成される。５０８はゲート絶縁膜５０５を保護するためのシリコン窒化膜、５０９ｐ１、５０９ｐ２、５０９ｐ３、５０９ｎ１、５０９ｎ２、５０９ｎ３はそれぞれｐ＋拡散層５０７ｐ１、５０７ｐ２、５０７ｐ３、ｎ＋拡散層５０７ｎ１、５０７ｎ２、５０７ｎ３に接続されるシリサイド層、５１０ｐ１、５１０ｐ２、５１０ｐ３、５１０ｎ１、５１０ｎ２、５１０ｎ３は、シリサイド層５０９ｐ１、５０９ｐ２、５０９ｐ３、５０９ｎ１、５０９ｎ２、５０９ｎ３と第１メタル配線５１３ｃ、５１３ａ、５１３ｈ、５１３ｅ、５１３ｆ、５１３ｆとをそれぞれ接続するコンタクト、５１１ａはゲート配線５０６ａと第１メタル配線５１３ｄを接続するコンタクト、５１１ｂはゲート配線５０６ｂと第１メタル配線５１３ｋを接続するコンタクト、５１１ｃはゲート配線５０６ｃと第１メタル配線５１３ｍとを接続するコンタクトである。
５１２ａはシリサイド層５０３を介してｐ＋拡散層５０２ｐａと第１メタル配線５１３ｂを接続するコンタクト、５１２ｂはシリサイド層５０３を介してｎ＋拡散層５０２ｎｂと第１メタル配線５１３ｇを接続するコンタクト、５１２ｃはシリサイド層５０３を介してｐ＋拡散層５０２ｐｂと第１メタル配線５１３ｊを接続するコンタクトである。
５１４ｐ１は第１メタル配線５１３ｃと第２メタル配線５１５を接続するコンタクト、５１４ｐ２は第１メタル配線５１３ａと第２メタル配線５１５とを接続するコンタクト、５１４ｐ３は第１メタル配線５１３ｈと第２メタル配線５１５とを接続するコンタクト、５１４ｎ１は第１メタル配線５１３ｅと第２メタル配線５１５とを接続するコンタクトである。
シリコン柱５０４ｎ１、下部拡散層５０２ｐａ、上部拡散層５０７ｐ１、ゲート絶縁膜５０５、ゲート電極５０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱５０４ｎ２、下部拡散層５０２ｐａ、上部拡散層５０７ｐ２、ゲート絶縁膜５０５、ゲート電極５０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱５０４ｎ３、下部拡散層５０２ｐｂ、上部拡散層５０７ｐ３、ゲート絶縁膜５０５、ゲート電極５０６により、ＰＭＯＳトランジスタＱｐ３を構成し、シリコン柱５０４ｐ１、下部拡散層５０２ｎａ、上部拡散層５０７ｎ１、ゲート絶縁膜５０５、ゲート電極５０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱５０４ｐ２、下部拡散層５０２ｎａ、上部拡散層５０７ｎ２、ゲート絶縁膜５０５、ゲート電極５０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱５０４ｐ３、下部拡散層５０２ｎｂ、上部拡散層５０７ｎ３、ゲート絶縁膜５０５、ゲート電極５０６により、ＮＭＯＳトランジスタＱｎ３を構成する。
また、ＰＭＯＳトランジスタＱｐ１のゲート電極５０６にはゲート配線５０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極５０６にはゲート配線５０６ｂが接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極５０６にはゲート配線５０６ｃが接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極５０６にはゲート配線５０６ａが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極５０６にはゲート配線５０６ｂが接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極５０６にはゲート配線５０６ｃが接続される。
第２メタル配線５１５はＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３の共通ドレインとなり、出力ＯＵＴ１に接続される。
ＰＭＯＳトランジスタＱｐ１とＱｐ２のソースとなる下部拡散層５０２ｐａはシリサイド５０３及びコンタクト５１２ａを介して第１メタル配線５１３ｂに接続され、第１メタル配線５１３ｂには電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＱｐ３のソースとなる下部拡散層５０２ｐｂはシリサイド５０３及びコンタクト５１２ｃを介して第１メタル配線５１３ｊに接続され、第１メタル配線５１３ｊには電源Ｖｃｃが供給される。また、ＮＭＯＳトランジスタＱｎ１のソースとなる下部拡散層５０２ｎａはシリサイド５０３を介してＮＭＯＳトランジスタＱｎ２のドレインに接続される。ＮＭＯＳトランジスタＱｎ２のソースである上部拡散層５０７ｎ２はシリサイド５０９ｎ２、コンタクト５１０ｎ２を介して第１メタル配線５１３ｆに接続される。ＮＭＯＳトランジスタＱｎ３のドレインとなる上部拡散層５０７ｎ３はシリサイド層５０９ｎ３及びコンタクト５１０ｎ３を介して第１メタル配線５１３ｆと接続される。ここで、ＮＭＯＳトランジスタＱｎ２のソースとＮＭＯＳトランジスタＱｎ３のドレインが第１メタル５１３ｆを介して接続される。ＮＭＯＳトランジスタＱｎ３のソースとなる下部拡散層５０２ｎｂは、シリサイド層５０３及びコンタクト５１２ｂを介して第１メタル配線５１３ｇと接続され、第１メタル配線５１３ｇには基準電源Ｖｓｓが供給される。
第１メタル配線５１３ｄには、入力信号ＩＮ１が供給され、コンタクト５１１ａを介してゲート配線５０６ａに接続され、ＰＭＯＳトランジスタＱｐ１およびＮＭＯＳトランジスタＱｎ１のゲート電極に供給される。
第１メタル配線５１３ｋには、入力信号ＩＮ２が供給され、コンタクト５１１ｂを介してゲート配線５０６ｂに接続され、ＰＭＯＳトランジスタＱｐ２およびＮＭＯＳトランジスタＱｎ２のゲート電極に接続される。
第１メタル配線５１３ｍには、入力信号ＩＮ３が供給され、コンタクト５１１ｃを介してゲート配線５０６ｃに接続され、ＰＭＯＳトランジスタＱｐ３及びＮＭＯＳトランジスタＱｎ３のゲート電極に接続される。
なお、図示していないが、入力信号ＩＮ３が供給される第１メタル配線４１３ｍは、例えば、左右に延在した第２メタルに接続すれば、左右から自由に入力信号ＩＮ３を供給することができ、入力信号配線の自由度が向上する。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、３入力ＮＡＮＤ回路を構成する６個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
また、出力ＯＵＴ１を第２メタルで配線できるので、配線の自由度が向上する。
（実施例１２）
図１４ａ、図１４ｂ、図１４ｃ、図１４ｄ及び図１４ｅに、第１２の実施例を示す。
図１４ａは、本発明の３入力ＮＡＮＤレイアウト（配置）の平面図、図１４ｂは、図１４ａにおけるカットラインＡ−Ａ’に沿った断面図、図１４ｃは、図１４ａにおけるカットラインＢ−Ｂ’に沿った断面図、図１４ｄは、図１４ａにおけるカットラインＣ−Ｃ’に沿った断面図、図１４ｅは、図１４ａにおけるカットラインＤ−Ｄ’に沿った断面図を示す。等価回路は図１に従う。
図１４ａ及び図１４ｂにおいて、図１のＮＡＮＤ回路のＰＭＯＳトランジスタＱｐ３、ＰＭＯＳトランジスタＱｐ２、ＰＭＯＳトランジスタＱｐ１、ＮＭＯＳトランジスタＱｎ１、ＮＭＯＳトランジスタＱｎ２及びＮＭＯＳトランジスタＱｎ３が右より１列に配置されている。
図１３と異なるところは、ＰＭＯＳトランジスタＱｐ３、Ｑｐ２，Ｑｐ１をまとめて配置したことにある。
図１４ａ、図１４ｂ、図１４ｃ、図１４ｄ及び図１４ｅにおいて、図１３ａ、図１３ｂと同じ構造の箇所については、６００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）６０１などの絶縁膜上に平面状シリコン層６０２ｐ、６０２ｎａ、６０２ｎｂが形成され、この平面状シリコン層６０２ｐ、６０２ｎａ、６０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。６０３は、平面状シリコン層（６０２ｐ、６０２ｎａ、６０２ｎｂ）の表面に形成されるシリサイド層である。６０４ｎ１、６０４ｎ２、６０４ｎ３はｎ型シリコン柱、６０４ｐ１、６０４ｐ２、６０４ｐ３はｐ型シリコン柱、６０５はシリコン柱６０４ｎ１、６０４ｎ２、６０４ｎ３、６０４ｐ１、６０４ｐ２、６０４ｐ３を取り巻くゲート絶縁膜、６０６はゲート電極、６０６ａ、６０６ｂ、６０６ｃ、６０６ｄはそれぞれゲート配線である。シリコン柱６０４ｎ１、６０４ｎ２、６０４ｎ３の最上部には、それぞれｐ＋拡散層６０７ｐ１、６０７ｐ２、６０７ｐ３が不純物注入等により形成され、シリコン柱６０４ｐ１、６０４ｐ２、６０４ｐ３の最上部には、それぞれｎ＋拡散層６０７ｎ１、６０７ｎ２、６０７ｎ３が不純物注入等により形成される。６０８はゲート絶縁膜６０５を保護するためのシリコン窒化膜、６０９ｐ１、６０９ｐ２、６０９ｐ３、６０９ｎ１、６０９ｎ２、６０９ｎ３はそれぞれｐ＋拡散層６０７ｐ１、６０７ｐ２、６０７ｐ３、ｎ＋拡散層６０７ｎ１、６０７ｎ２、６０７ｎ３に接続されるシリサイド層、６１０ｐ１、６１０ｐ２、６１０ｐ３、６１０ｎ１、６１０ｎ２、６１０ｎ３は、シリサイド層６０９ｐ１、６０９ｐ２、６０９ｐ３、６０９ｎ１、６０９ｎ２、６０９ｎ３と第１メタル配線６１３ｄ、６１３ｃ、６１３ａ、６１３ｆ、６１３ｈ、６１３ｈとをそれぞれ接続するコンタクト、６１１ａはゲート配線６０６ａと第１メタル配線６１３ｅを接続するコンタクト、６１１ｂはゲート配線６０６ｂと第１メタル配線６１３ｇを接続するコンタクト、６１１ｃはゲート配線６０６ｃと第１メタル６１３ｋとを接続するコンタクト、６１１ｄはゲート配線６０６ｄと第１メタル配線６１３ｍとを接続するコンタクトである。
６１２ａはシリサイド層６０３を介してｐ＋拡散層６０２ｐと第１メタル配線６１３ｂを接続するコンタクト、６１２ｂはシリサイド層６０３を介してｎ＋拡散層６０２ｎｂと第１メタル配線６１３ｊを接続するコンタクトである。
また、６１４ａは第１メタル６１３ｋと第２メタル配線６１６を接続するコンタクト、６１４ｂは第１メタル配線６１３ｍと第２メタル配線６１６を接続するコンタクトである。
６１４ｐ１は第１メタル配線６１３ｄと第２メタル配線６１５を接続するコンタクト、６１４ｐ２は第１メタル配線６１３ｃと第２メタル配線６１５とを接続するコンタクト、６１４ｐ３は第１メタル配線６１３ａと第２メタル配線６１５とを接続するコンタクト、６１４ｎ１は第１メタル配線６１３ｆと第２メタル配線６１５とを接続するコンタクトである。
シリコン柱６０４ｎ１、下部拡散層６０２ｐ、上部拡散層６０７ｐ１、ゲート絶縁膜６０５、ゲート電極６０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱６０４ｎ２、下部拡散層６０２ｐ、上部拡散層６０７ｐ２、ゲート絶縁膜６０５、ゲート電極６０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱６０４ｎ３、下部拡散層６０２ｐ、上部拡散層６０７ｐ３、ゲート絶縁膜６０５、ゲート電極６０６により、ＰＭＯＳトランジスタＱｐ３を構成し、シリコン柱６０４ｐ１、下部拡散層６０２ｎａ、上部拡散層６０７ｎ１、ゲート絶縁膜６０５、ゲート電極６０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱６０４ｐ２、下部拡散層６０２ｎａ、上部拡散層６０７ｎ２、ゲート絶縁膜６０５、ゲート電極６０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱６０４ｐ３、下部拡散層６０２ｎｂ、上部拡散層６０７ｎ３、ゲート絶縁膜６０５、ゲート電極６０６により、ＮＭＯＳトランジスタＱｎ３を構成する。
また、ＰＭＯＳトランジスタＱｐ１のゲート電極６０６にはゲート配線６０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極６０６にはゲート配線６０６ｂが接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極６０６にはゲート配線６０６ｃが接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極６０６にはゲート配線６０６ａが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極６０６にはゲート配線６０６ｂが接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極６０６にはゲート配線６０６ｄが接続される。
第２メタル配線６１５はＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３の共通ドレインとなり、出力ＯＵＴ１に接続される。
ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３のソースとなる下部拡散層６０２ｐはシリサイド６０３及びコンタクト６１２ａを介して第１メタル配線６１３ｂに接続され、第１メタル配線６１３ｂには電源Ｖｃｃが供給される。また、ＮＭＯＳトランジスタＱｎ１のソースとなる下部拡散層６０２ｎａはシリサイド６０３を介してＮＭＯＳトランジスタＱｎ２のドレインに接続される。ＮＭＯＳトランジスタＱｎ２のソースである上部拡散層６０７ｎ２はシリサイド６０９ｎ２、コンタクト６１０ｎ２を介して第１メタル配線６１３ｈに接続される。ＮＭＯＳトランジスタＱｎ３のドレインとなる上部拡散層６０７ｎ３はシリサイド層６０９ｎ３及びコンタクト６１０ｎ３を介して第１メタル配線６１３ｈと接続される。ここで、ＮＭＯＳトランジスタＱｎ２のソースとＮＭＯＳトランジスタＱｎ３のドレインが第１メタル６１３ｈを介して接続される。ＮＭＯＳトランジスタＱｎ３のソースとなる下部拡散層６０２ｎｂは、シリサイド層６０３及びコンタクト６１２ｂを介して第１メタル配線６１３ｊと接続され、第１メタル配線６１３ｊには基準電源Ｖｓｓが供給される。
第１メタル配線６１３ｅには、入力信号ＩＮ１が供給され、コンタクト６１１ａを介してゲート配線６０６ａに接続され、ＰＭＯＳトランジスタＱｐ１およびＮＭＯＳトランジスタＱｎ１のゲート電極に供給される。
第１メタル配線６１３ｇには、入力信号ＩＮ２が供給され、コンタクト６１１ｂを介してゲート配線６０６ｂに接続され、ＰＭＯＳトランジスタＱｐ２およびＮＭＯＳトランジスタＱｎ２のゲート電極に接続される。
第２メタル配線６１６には、入力信号ＩＮ３が供給され、コンタクト６１４ａ、第１メタル６１３ｋ、コンタクト６１１ｃを経由してゲート配線６０６ｃに接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極に接続される。一方、第２メタル配線６１６は、コンタクト６１４ｂ、第１メタル６１３ｍ、コンタクト６１１ｄを経由してゲート配線６０６ｄに接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極に接続される。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、３入力ＮＡＮＤ回路を構成する６個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
また、出力ＯＵＴ１を第２メタルで配線できるので、配線の自由度が向上する。
（実施例１３）
図１５ａ、図１５ｂ、図１５ｃ、図１５ｄ及び図１５ｅに、第１３の実施例を示す。
図１５ａは、本発明の３入力ＮＡＮＤレイアウト（配置）の平面図、図１５ｂは、図１５ａにおけるカットラインＡ−Ａ’に沿った断面図、図１５ｃは、図１５ａにおけるカットラインＢ−Ｂ’に沿った断面図、図１５ｄは、図１５ａにおけるカットラインＣ−Ｃ’に沿った断面図、図１５ｅは、図１５ａにおけるカットラインＤ−Ｄ’に沿った断面図を示す。等価回路は図１に従う。
本発明は、図１のＮＡＮＤ回路を４セット並べて配置した実施例である。基本配置は図２を採用している。
図の右最上部より、ＮＭＯＳトランジスタＱｎ１１、ＰＭＯＳトランジスタＱｐ１１、Ｑｐ１３、Ｑｐ１２、ＮＭＯＳトランジスタＱｎ１２、Ｑｎ１３が１列に配置されている。同様にして、次の列に、ＮＭＯＳトランジスタＱｎ２１、ＰＭＯＳトランジスタＱｐ２１、Ｑｐ２３、Ｑｐ２２、ＮＭＯＳトランジスタＱｎ２２、Ｑｎ２３が１列に配置されている。さらに下の列に、ＮＭＯＳトランジスタＱｎ３１、ＰＭＯＳトランジスタＱｐ３１、Ｑｐ３３、Ｑｐ３２、ＮＭＯＳトランジスタＱｎ３２、Ｑｎ３３が１列に配置され、４列目にＮＭＯＳトランジスタＱｎ４１、ＰＭＯＳトランジスタＱｐ４１、Ｑｐ４３、Ｑｐ４２、ＮＭＯＳトランジスタＱｎ４２、Ｑｎ４３が１列に配置されている。これらのＮＡＮＤ回路４セットを一つにまとめて、ＮＡＮＤ回路ユニットブロックＵＢ１００を構成する。
図１５ａ、図１５ｂ、図１５ｃ、図１５ｄ、図１５ｅにおいて、図２ａ、図２ｂと同じ構造の箇所については、同じく１００番台の同等の記号で示してあり、同じところは記号及び説明を省略し、本発明と図２（第１実施例）と異なるところを説明する。
本実施例の目的は、複数のＮＡＮＤ回路をできるだけ密集させて効率よく配置し、面積を最小にすることである。そのために、入力信号及び出力信号は、全て図面上で左右から入出力できるように工夫して、さらに、電源Ｖｃｃ及び基準電源Ｖｓｓを各々共通に接続して、左右上下に最小に配置したものである。
最上位に配置されたＮＡＮＤ回路は、入力信号ＩＮ１１を右側より入力され、ＩＮ１２，ＩＮ１３を左側より入力され、出力ＯＵＴ１を右側へ出力する。２段目に配置されたＮＡＮＤ回路は、入力信号ＩＮ２１を右側より入力され、ＩＮ２２、ＩＮ２３を左側より入力され、出力ＯＵＴ２を右側へ出力する。３段目に配置されたＮＡＮＤ回路は、入力信号ＩＮ３１を右側より入力され、ＩＮ３２、ＩＮ３３を左側より入力され、出力ＯＵＴ３を右側へ出力する、最終段のＮＡＮＤ回路は、入力信号ＩＮ４１を右側より入力され、ＩＮ４２、ＩＮ４３を左側より入力され、出力ＯＵＴ４を右側へ出力する。
このような構成により、４つのＮＡＮＤ回路を上下に密接して配置でき、電源Ｖｃｃ、基準電源Ｖｓｓを共通に接続でき、最小な面積で配置が可能となる。
図１５ａの最上位に配置されたＮＡＮＤ回路において、入力信号ＩＮ１１が右側より第１メタル配線１１３ｂに供給され、第１メタル配線１１３ｂはコンタクト１１１ａを介してゲート配線１０６ｅに接続され、ＮＭＯＳトランジスタＱｎ１１のゲート電極に接続される。また、ゲート配線１０６ａを介してＰＭＯＳトランジスタＱｐ１１のゲート電極に接続される。
入力信号ＩＮ１２は、図の左側より第１メタル配線１１３ｄに供給され、第１メタル配線１１３ｄは右へ延在してコンタクト１１１ｂを介してゲート配線１０６ｂに接続され、ＰＭＯＳトランジスタＱｐ１２とＮＭＯＳトランジスタＱｎ１２のゲート電極に接続される。入力信号ＩＮ１３は、図の左側より第１メタル配線１１３ｇに供給され、第１メタル配線１１３ｇは、コンタクト１１１ｃを介してゲート配線１０６ｃに接続され、ＮＭＯＳトランジスタＱｎ１３のゲート電極に接続される。また、ゲート配線１０６ｄを介してＰＭＯＳトランジスタＱｐ１３のゲート電極に接続される。出力ＯＵＴ１は、ＮＭＯＳトランジスタＱｎ１１、ＰＭＯＳトランジスタＱｐ１１，Ｑｐ１２、Ｑｐ１３の共通ドレインである、下部拡散層１０２ｎａ、１０２ｐ及びこれらを接続するシリサイド層１０３を介して図の右側へ出力される。２段目、３段目及び４段目のＮＡＮＤ回路についても同様である。
このようにして、複数のＮＡＮＤ回路を、図の上下左右ともに最小間隔にて配置することが可能となる。
なお、本実施例では、ＮＡＮＤ回路４セット配置したが、２つ以上であれば、同様の効果がある。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、ＳＧＴを用いて１列配置された３入力ＮＡＮＤ回路を複数列配置でき、面積が縮小された半導体装置が提供できる。
なお、本実施例は図２の実施例を複数個配置したが、図３、図４、図５、図７、図８、図９、図１０、図１１及び図１２でも、入力の配置を工夫すれば、同様に実現できる。
例えば、図３においては、図２と同じ構成であり、ＩＮ３のコンタクト１１４ｂをコンタクト１１１ｃ上に移動させて、第１メタル配線１１３ｇの配線部分を削除すれば、ＩＮ２の第１メタルを左側へ延在させることができる。
また、図４においては、図２と同じ構成であり、図３と同様に、ゲート配線１０６ｄ上において、第１メタル配線１１３ｄを図示しない第２メタルに置き換えて、左側へ延在させることができる。
また、図５においては、ＩＮ２の第２メタル配線の１１６をそのまま左側へ延在させて配線すればよい。
また、図７においては、図３と同様に、ＩＮ３ａを第２メタルに置き換えて、ＩＮ３ｂと接続すればよい。
また、図８においては、ＩＮ１を第２メタルに置き換えて右側へ延在させて配線し、ＩＮ２を第２メタルに置き換えて、左側へ延在させて配線すればよい。
また、図９においては、図８と同様に配線できる。
また、図１０においては、図２と同様である。
また、図１１においては、ＩＮ１を第２メタルで右側へ延在させて配線し、ＩＮ２を第２メタルで左側へ延在させて配線する。
また、図１２は、図１１と同様である。
（実施例１４）
図１６ａ、図１６ｂ、図１６ｃ、図１６ｄ及び図１６ｅに、第１４の実施例を示す。
図１６ａは、本発明の３入力ＮＡＮＤレイアウト（配置）の平面図、図１６ｂは、図１６ａにおけるカットラインＡ−Ａ’に沿った断面図、図１６ｃは、図１６ａにおけるカットラインＢ−Ｂ’に沿った断面図、図１６ｄは、図１６ａにおけるカットラインＣ−Ｃ’に沿った断面図、図１６ｅは、図１６ａにおけるカットラインＤ−Ｄ’に沿った断面図を示す。等価回路は図１に従う。
本発明は、図１のＮＡＮＤ回路を４セット並べて配置した実施例である。基本配置は図１３を採用している。
図の右最上部より、ＰＭＯＳトランジスタＱｐ１２、Ｑｐ１１、ＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２、Ｑｎ１３、ＰＭＯＳトランジスタＱｐ１３が１列に配置されている。同様にして、ＰＭＯＳトランジスタＱｐ２２、Ｑｐ２１、ＮＭＯＳトランジスタＱｎ２１、Ｑｎ２２、Ｑｎ２３、ＰＭＯＳトランジスタＱｐ２３が１列に配置されている。さらに下の列に、ＰＭＯＳトランジスタＱｐ３２、Ｑｐ３１、ＮＭＯＳトランジスタＱｎ３１、Ｑｎ３２、Ｑｎ３３、ＰＭＯＳトランジスタＱｐ３３が１列に配置されている。４列目にＰＭＯＳトランジスタＱｐ４２、Ｑｐ４１、ＮＭＯＳトランジスタＱｎ４１、Ｑｎ４２、Ｑｎ４３、ＰＭＯＳトランジスタＱｐ４３が１列に配置されている。これらのＮＡＮＤ回路４セットを一つにまとめて、ＮＡＮＤ回路ユニットブロックＵＢ５００を構成する。
図１６ａ、図１６ｂ、図１６ｃ、図１６ｄ、図１６ｅにおいて、図１３ａ、図１３ｂと同じ構造の箇所については、同じく５００番台の同等の記号で示してあり、同じところは記号及び説明を省略し、本発明と図１３（第１１実施例）と異なるところを説明する。
本実施例の目的は、複数のＮＡＮＤ回路をできるだけ密集させて効率よく配置し、面積を最小にすることである。そのために、入力信号及び出力信号は、全て図面上で左右から入出力できるように工夫して、さらに、下部拡散層により供給される電源Ｖｃｃ及び基準電源Ｖｓｓを共通に接続して、左右上下に最小に配置したものである。
本実施例と第１１実施例（図１３ａ、図１３ｂ）との違いは、ＰＭＯＳトランジスタＱｐ１３、Ｑｐ２３、Ｑｐ３３、Ｑｐ４３にＶｃｃ電源を供給する下部拡散層５０２ｐｂを図の上下に延在させて、４個のＮＡＮＤ回路の電源Ｖｃｃを共通接続させ、また、ＮＭＯＳトランジスタＱｎ１３，Ｑｎ２３、Ｑｎ３３、Ｑｎ４３に基準電源を供給する下部拡散層５０２ｎｂを図の上下に延在させて、４個のＮＡＮＤ回路の基準電源Ｖｓｓを共通接続させることにより、図の左右の大きさを大幅に縮めることができるところにある。
最上位のＮＡＮＤ回路を代表として、これを実現する手法を説明する。
ＰＭＯＳトランジスタＱｐ１３のゲート電極と接続するゲート配線５０６ｄを図の左側から引き出し、ＮＭＯＳトランジスタＱｎ１３のゲート電極にと直接接続するゲート配線５０６ｃを設ける。ゲート配線５０６ｄには、コンタクト５１１ｃを介して第１メタル５１３ｍが接続され、第１メタル５１３ｍに、入力信号ＩＮ１３が供給される。
次に、下部拡散層５０２ｐｂに電源Ｖｃｃを供給するコンタクト５１２ｃをＰＭＯＳトランジスタＱｐ１３の上下の空き領域に配置し、第１メタル配線５１３ｊと接続して、第１メタル配線５１３ｊには電源Ｖｃｃを供給する。
同様に、下部拡散層５０２ｎｂに基準電源Ｖｓｓを供給するために、ＮＭＯＳトランジスタＱｎ１３の上下の空き領域にコンタクト５１２ｂ、第１メタル５１３g、コンタクト５１４ｂを配置し、第２メタル配線５１７に接続する。第２メタル配線５１７は、図の左側へ延在させて、基準電源Ｖｓｓを供給する。
このようにすれば、ユニットブロックＵＢ５００の横方向の大きさが大幅に縮小できる。
入力信号ＩＮ１１は、右側より第２メタル配線５１６により供給され、第２メタル配線５１６は左側へ延在して、コンタクト５１４ａを介して第１メタル配線５１３ｄに接続され、コンタクト５１１ａを介してゲート配線５０６ａに接続され、ＰＭＯＳトランジスタＱｐ１１及びＮＭＯＳトランジスタＱｎ１１のゲート電極に接続される。
入力信号ＩＮ１２は、図１３と同様に、第１メタル５１３ｋにより供給される。
入力信号ＩＮ１３は、上述した通り、第１メタル配線５１３ｍにより、左より供給される。また、出力ＯＵＴ１は、第２メタルにより、左右自由に出力可能である。
実施例１４によれば、第１及び第２の入力信号が右側より供給され、第３の入力信号が左側から入力され、出力が第２メタルで右側あるいは左側へ出力する、複数のＮＡＮＤ回路で構成されたユニットブロックが最小の面積で実現できる。
（実施例１５）
以上の実施例では、基板上に形成された埋め込み酸化膜層（ＢＯＸ）などの絶縁膜上に平面状シリコンを配置したプロセスの例を用いて配置を説明したが、バルクのＣＭＯＳプロセスを用いても同様である。一例として、図１７に、図２の実施例を、バルクＣＭＯＳプロセスにて配置した第１５の実施例を示す。
図１７ａは、本発明の３入力ＮＡＮＤレイアウト（配置）の平面図、図１７ｂは、図１７ａにおけるカットラインＡ−Ａ’に沿った断面図を示す。
図１７ａにおいて、図１のＮＡＮＤ回路のＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ１、Ｑｐ３、Ｑｐ２、ＮＭＯＳトランジスタＱｎ２、Ｑｎ３が右より１列に配置されていることは、図２と同じである。また、図１７ａ、図１７ｂにおいて、図２ａ、図２ｂと同じ構造の箇所については、同じ１００番台の同等の記号で示してある。
引用文献の特許第４７５６２２１を参照して、図２のＢＯＸプロセスと図１７のバルクＣＭＯＳプロセスでは、図１７ａの平面図では違いがない。図１７ｂの断面図において、異なる点がある。図１７ｂにおいて、１５０は、ｐ型シリコン基板である。１６０は、素子分離（アイソレーション）用の絶縁体である。また、１７０は、リーク防止の分離層となるｎ−領域である。このｐ型シリコン基板１５０、素子分離用の絶縁体１６０、リーク防止分離層１７０以外の、下層拡散層より上側の工程、構造はまったく同じであり、本発明の実施例１〜１４までをバルクＣＭＯＳプロセスで実現できる。ただし、素子分離層１６０、リーク防止分離層１７０を設ける必要があり、また、図示しないが、ｐ型シリコン基板に電位を与えるボディ端子を設ける必要があり、多少の面積増となる。
なお、本実施例の説明では、便宜上、ＰＭＯＳトランジスタのシリコン柱はｎ型シリコン、ＮＭＯＳシリコン柱はｐ型シリコン層と定義したが、微細化されたプロセスでは、不純物注入による濃度の制御が困難となるため、ＰＭＯＳトランジスタもＮＭＯＳトランジスタも、シリコン柱は不純物注入を行わない、いわゆる中性（イントリンジック：Ｉｎｔｒｉｎｓｉｃ）な半導体を用い、チャネルの制御、すなわちＰＭＯＳ、ＮＭＯＳの閾値は、金属ゲート材固有のワークファンクション（Ｗｏｒｋ Ｆｕｎｃｔｉｎ）の差を利用する場合もある。
また、本実施例では、下部拡散層あるいは上部拡散層をシリサイド層で覆うようにしたが、低抵抗にするためにシリサイドを採用したものであり、特にシリサイドでなくとも、他の低抵抗な材料あるいは金属でもかまわない。
また、本発明の本質は、６つのトランジスタの配置を最適な形で定義したものであり、この配置順序に従った場合において、ゲート配線の配線方法、配線位置、メタル配線の配線方法及び配線位置等は本実施例の図面以外にも対象となるものである。
なお、本実施例では、配置面積を重視するために、３入力ＮＡＮＤ回路を構成するトランジスタとして、ＰＭＯＳトランジスタ３個、ＮＭＯＳトランジスタ３個で構成される最少数の６個を用いて説明したが、実際に設計する場合に、特性を考慮して、トランジスタの駆動能力を上げるために、各箇所において、複数のトランジスタを採用する場合もあるが、この場合も、等価回路としては同等になり、同等の動作を行う複数のトランジスタは回路上同一（１つ）と数えて、本発明の主旨から逸脱しない範囲で、本発明の技術的範囲に含まれる。
Ｑｐ１、Ｑｐ２，Ｑｐ３、Ｑｐ１１，Ｑｐ２１、Ｑｐ３１、Ｑｐ４１、Ｑｐ１２、Ｑｐ２２、Ｑｐ３２、Ｑｐ４２、Ｑｐ１３，Ｑｐ２３、Ｑｐ３３、Ｑｐ４３：ＰＭＯＳトランジスタ
Ｑｎ１、Ｑｎ２，Ｑｎ３、Ｑｎ１１，Ｑｎ２１、Ｑｎ３１、Ｑｎ４１、Ｑｎ１２、Ｑｎ２２、Ｑｎ３２、Ｑｎ４２、Ｑｎ１３、Ｑｎ２３、Ｑｎ３３、Ｑｎ４３：ＮＭＯＳトランジスタ
１０１、２０１、３０１、４０１、５０１、６０１：埋め込み酸化膜層
１０２ｐ、１０２ｎ、２０２ｐ、２０２ｎ、３０２ｐ、３０２ｎ、４０２ｐ、４０２ｎ、５０２ｐ、５０２ｎ、６０２ｐ、６０２ｎ、：平面状シリコン層
１０３、２０３、３０３、４０３、５０３、６０３シリサイド層
１０４ｐ１、１０４ｐ２、１０４ｐ３、２０４ｐ１、２０４ｐ２、２０４ｐ３、３０４ｐ１、３０４ｐ２、３０４ｐ３、４０４ｐ１、４０４ｐ２、４０４ｐ３、５０４ｐ１、５０４ｐ２、５０４ｐ３、６０４ｐ１、６０４ｐ２、６０４ｐ３：ｐ型シリコン柱
１０４ｎ１、１０４ｎ２、１０４ｎ３、２０４ｎ１、２０４ｎ２、２０４ｎ３、３０４ｎ１、３０４ｎ２、３０４ｎ３、４０４ｎ１、４０４ｎ２、４０４ｎ３、５０４ｎ１、５０４ｎ２、５０４ｎ３、６０４ｎ１、６０４ｎ２、６０４ｎ３：ｎ型シリコン柱
１０５、２０５、３０５、４０５、５０５、６０５：ゲート絶縁膜
１０６、２０６、３０６、４０６、５０６、６０６：ゲート電極
１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、３０６ａ、３０６ｂ、３０６ｃ、３０６ｄ、４０６ａ、４０６ｂ、４０６ｃ、４０６ｄ、５０６ａ、５０６ｂ、５０６ｃ、６０６ａ、６０６ｂ、６０６ｃ、６０６ｄ：ゲート配線
１０７ｐ１、１０７ｐ２、１０７ｐ３、２０７ｐ１、２０７ｐ２、２０７ｐ３、３０７ｐ１、３０７ｐ２、３０７ｐ３、４０７ｐ１、４０７ｐ２、４０７ｐ３、５０７ｐ１、５０７ｐ２、５０７ｐ３、６０７ｐ１、６０７ｐ２、６０７ｐ３：ｐ＋拡散層
１０７ｎ１、１０７ｎ２、１０７ｎ３、２０７ｎ１、２０７ｎ２、２０７ｎ３、３０７ｎ１、３０７ｎ２、３０７ｎ３、４０７ｎ１、４０７ｎ２、４０７ｎ３、５０７ｎ１、５０７ｎ２、５０７ｎ３、６０７ｎ１、６０７ｎ２、６０７ｎ３：ｎ＋拡散層
１０８、２０８、３０８、４０８、５０８、６０８：シリコン窒化膜
１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３、２０９ｐ１、２０９ｐ２、２０９ｐ３、２０９ｎ１、２０９ｎ２、２０９ｎ３、３０９ｐ１、３０９ｐ２、３０９ｐ３、３０９ｎ１、３０９ｎ２、３０９ｎ３、４０９ｐ１、４０９ｐ２、４０９ｐ３、４０９ｎ１、４０９ｎ２、４０９ｎ３、５０９ｐ１、５０９ｐ２、５０９ｐ３、５０９ｎ１、５０９ｎ２、５０９ｎ３、６０９ｐ１、６０９ｐ２、６０９ｐ３、６０９ｎ１、６０９ｎ２、６０９ｎ３：シリサイド層．
１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｎ１、１１０ｎ２、１１０ｎ３、２１０ｐ１、２１０ｐ２、２１０ｐ３、２１０ｎ１、２１０ｎ２、２１０ｎ３、３１０ｐ１、３１０ｐ２、３１０ｐ３、３１０ｎ１、３１０ｎ２、３１０ｎ３、４１０ｐ１、４１０ｐ２、４１０ｐ３、４１０ｎ１、４１０ｎ２、４１０ｎ３、５１０ｐ１、５１０ｐ２、５１０ｐ３、５１０ｎ１、５１０ｎ２、５１０ｎ３、６１０ｐ１、６１０ｐ２、６１０ｐ３、６１０ｎ１、６１０ｎ２、６１０ｎ３：コンタクト
１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｅ、２１１ａ、２１１ｂ、２１１ｃ、２１１ｄ、３１１ａ、３１１ｂ、３１１ｃ、３１１ｄ、４１１ａ、４１１ｂ、４１１ｃ、４１１ｄ、５１１ａ、５１１ｂ、５１１ｃ、６１１ａ、６１１ｂ、６１１ｃ、６１１ｄ：コンタクト
５１２ａ、５１２ｂ、５１２ｃ、６１２ａ、６１２ｂ：コンタクト
１１３、２１３、３１３、４１３、５１３、６１３：第１メタル配線
１１４、２１４、３１４、４１４、５１４、６１４：コンタクト
１１５、２１５、３１５、４１５、５１５、５１６、６１５、６１６、６１７：第２メタル配線
１５０：ｐ型シリコン基板
１６０：素子分離用絶縁体
１７０：リーク防止分離層

Claims (21)

  1. ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に１列に配列することによりＮＡＮＤ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記６つのトランジスタは、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第３のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ及び前記第３のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにシリサイド領域を介して接続されており、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は前記第３のＮチャネルＭＯＳトランジスタのドレイン領域と互いにシリサイド領域を介して接続されていることを特徴とする半導体装置。
  2. 前記６つのトランジスタは、前記第１のＮチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、及び前記第２のＮチャネルＭＯＳトランジスタあるいは前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートが、コンタクトを介して接続されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートが、コンタクトを介して各々異なる信号配線により接続されていることを特徴とする請求項２に記載の半導体装置。
  5. 前記６つのトランジスタは、前記第１のＮチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、及び前記第２のＮチャネルＭＯＳトランジスタあるいは前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする請求項１に記載の半導体装置。
  6. 前記６つのトランジスタは、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ及び前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする請求項１に記載の半導体装置。
  7. 前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートが、コンタクトを介して各々異なる信号配線により接続されていることを特徴とする請求項６に記載の半導体装置。
  8. 前記６つのトランジスタは、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、及び前記第２のＮチャネルＭＯＳトランジスタあるいは前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする請求項１に記載の半導体装置。
  9. 前記６つのトランジスタは、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、及び前記第２のＮチャネルＭＯＳトランジスタあるいは前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする請求項１に記載の半導体装置。
  10. 前記６つのトランジスタは、前記第３のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、及び前記第２のＮチャネルＭＯＳトランジスタあるいは前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする請求項１に記載の半導体装置。
  11. 前記６つのトランジスタは、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、及び前記第２のＮチャネルＭＯＳトランジスタあるいは前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする請求項１に記載の半導体装置。
  12. 前記６つのトランジスタは、前記第３のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、及び前記第２のＮチャネルＭＯＳトランジスタあるいは前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする請求項１に記載の半導体装置。
  13. 前記６つのトランジスタは、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、及び前記第２のＮチャネルＭＯＳトランジスタあるいは前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする請求項１に記載の半導体装置。
  14. ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に１列に配列することによりＮＡＮＤ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記６つのトランジスタは、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第３のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ及び前記第３のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにシリサイド領域を介して接続されており、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は前記第３のＮチャネルＭＯＳトランジスタのドレイン領域と互いにシリサイド領域を介して接続されており、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは第１の入力信号線に接続され、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは第２の入力信号線に接続され、
    前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは第３の入力信号線に接続され、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第３のＰチャネルＭＯＳトランジスタのソースは、コンタクトを介して電源供給端子に接続されており、
    前記第３のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源端子に接続されている半導体装置を複数個具備し、
    前記複数の半導体装置を並列に配置し、各々の供給電源及び基準電源を共有させたことを特徴とする半導体装置。
  15. 前記第１の入力信号線、前記第２の入力信号線及び前記第３の入力信号線は、前記複数の半導体装置が並列に配置された方向と直角方向から入力されることを特徴とする、請求項１４に記載の半導体装置。
  16. ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に１列に配列することによりＮＡＮＤ回路を構成する半導体装置であって、
    前記トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記６つのトランジスタは、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第３のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ及び前記第３のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
    前記第２のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されており、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とシリサイド領域を介して接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は前記第３のＮチャネルＭＯＳトランジスタのドレイン領域と互いにコンタクトを介して接続されていることを特徴とする半導体装置。
  17. 前記６つのトランジスタは、前記第３のＰチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、及び前記第１のＰチャネルＭＯＳトランジスタあるいは前記第２のＰチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする請求項１６記載の半導体装置。
  18. 前記６つのトランジスタは、前記第３のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、及び前記第２のＰチャネルＭＯＳトランジスタあるいは前記第３のＰチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする請求項１６記載の半導体装置。
  19. ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に１列に配列することによりＮＡＮＤ回路を構成する半導体装置であって、
    前記トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記６つのトランジスタは、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第３のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ及び前記第３のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
    前記第２のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されており、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とシリサイド領域を介して接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は前記第３のＮチャネルＭＯＳトランジスタのドレイン領域と互いにコンタクトを介して接続されており、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは第１の入力信号線に接続され、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは第２の入力信号線に接続され、
    前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは第３の入力信号線に接続され、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第３のＰチャネルＭＯＳトランジスタのソースは、コンタクトを介して電源供給端子に接続されており、
    前記第３のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源端子に接続されている半導体装置を複数個具備し、
    前記複数の半導体装置を並列に配置し、各々の供給電源及び基準電源を共有させたことを特徴とする半導体装置。
  20. 前記第１の入力信号線、前記第２の入力信号線及び前記第３の入力信号線は、前記複数の半導体装置が並列に配置された方向と直角方向から入力されることを特徴とする、請求項１９に記載の半導体装置。
  21. 請求項１９において、前記複数の半導体装置の各々の供給電源及び基準電源が供給されるシリサイド領域を、並列に配置される方向に共通に接続することを特徴とする半導体装置。
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