JP5686932B1 - 半導体装置 - Google Patents
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Abstract
Description
図17は、インバータの回路図であり、QpはPチャネルMOSトランジスタ(以下PMOSトランジスタと称す)、QnはNチャネルMOSトランジスタ(以下NMOSトランジスタと称す)、INは入力信号、OUTは出力信号、Vccは供給電源、Vssは基準電源である。
図18a、図18bにおいて、基板上に形成された埋め込み酸化膜層(BOX)1などの絶縁膜上に平面状シリコン層2p、2nが形成され、上記平面状シリコン層2p、2nは不純物注入等により、それぞれp+拡散層、n+拡散層から構成される。3は、平面状シリコン層(2p、2n)の表面に形成されるシリサイド層であり、前記平面上シリコン層2p、2nを接続する。4nはn型シリコン柱、4pはp型シリコン柱、5は、シリコン柱4n、4pを取り巻くゲート絶縁膜、6はゲート電極、6aはゲート配線である。シリコン柱4n、4pの最上部には、それぞれp+拡散層7p、n+拡散層7nが不純物注入等により形成される。8はゲート絶縁膜5等を保護するためのシリコン窒化膜、9p、9nはp+拡散層7p、n+拡散層7nに接続されるシリサイド層、10p、10nは、シリサイド層9p、9nとメタル13a、13bとをそれぞれ接続するコンタクト、11は、ゲート配線6aとメタル配線13cを接続するコンタクトである。
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記4つのトランジスタは、
第1のPチャネルMOSトランジスタと、
第2のPチャネルMOSトランジスタと、
第1のNチャネルMOSトランジスタと、
第2のNチャネルMOSトランジスタと
で構成され、
前記第1のPチャネルMOSトランジスタと前記第1のNチャネルMOSトランジスタのゲートは互いに接続されており、
前記第2のPチャネルMOSトランジスタと前記第2のNチャネルMOSトランジスタのゲートは互いに接続されており、
前記第1のPチャネルMOSトランジスタ、前記第2のPチャネルMOSトランジスタ及び前記第1のNチャネルMOSトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、
前記第2のNチャネルMOSトランジスタのソース領域は、シリコン柱より基板側に配置されており、
前記第1のPチャネルMOSトランジスタ、前記第2のPチャネルMOSトランジスタ及び前記第1のNチャネルMOSトランジスタのドレイン領域は、互いにシリサイド領域を介して接続されており、
前記第1のNチャネルMOSトランジスタのソース領域は、前記第2のNチャネルMOSトランジスタのドレイン領域とコンタクトを介して接続されており、
前記第1のPチャネルMOSトランジスタ及び前記第2のPチャネルMOSトランジスタのソースは、コンタクトを介して電源供給端子に接続されており、
前記第2のNMOSトランジスタのソース領域は、シリサイド領域を介して基準電源端子に接続されていることを特徴とする半導体装置が提供される。
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記4つのトランジスタは、第1のPチャネルMOSトランジスタと、
第2のPチャネルMOSトランジスタと、
第1のNチャネルMOSトランジスタと、
第2のNチャネルMOSトランジスタと
で構成され、
前記第1のPチャネルMOSトランジスタと前記第1のNチャネルMOSトランジスタのゲートは互いに接続されており、
前記第2のPチャネルMOSトランジスタと前記第2のNチャネルMOSトランジスタのゲートは互いに接続されており、
前記第1のPチャネルMOSトランジスタ、前記第2のPチャネルMOSトランジスタ、前記第1のNチャネルMOSトランジスタ及び前記第2のNチャネルMOSトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、
前記第1のPチャネルMOSトランジスタ、前記第2のPチャネルMOSトランジスタ及び前記第1のNチャネルMOSトランジスタのドレイン領域は、互いにシリサイド領域を介して接続されており、
前記第1のNチャネルMOSトランジスタのソース領域は、前記第2のNチャネルMOSトランジスタのドレイン領域とコンタクトとシリサイド領域を介して接続されており、
前記第1のPチャネルMOSトランジスタ及び前記第2のPチャネルMOSトランジスタのソースは、コンタクトを介して電源供給端子に接続されており、
前記第2のNMOSトランジスタのソース領域は、コンタクトを介して基準電源端子に接続されていることを特徴とする半導体装置が提供される。
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記4つのトランジスタは、
第1のPチャネルMOSトランジスタと、
第2のPチャネルMOSトランジスタと、
第1のNチャネルMOSトランジスタと、
第2のNチャネルMOSトランジスタと
で構成され、
前記第1のPチャネルMOSトランジスタと前記第1のNチャネルMOSトランジスタのゲートは互いに接続されており、
前記第2のPチャネルMOSトランジスタと前記第2のNチャネルMOSトランジスタのゲートは互いに接続されており、
前記第1のPチャネルMOSトランジスタ、前記第2のPチャネルMOSトランジスタ及び前記第1のNチャネルMOSトランジスタのソース領域は、シリコン柱より基板側に配置されており、
前記第2のNチャネルMOSトランジスタのドレイン領域はシリコン柱より基板側に配置されており、
前記第1のPチャネルMOSトランジスタ、前記第2のPチャネルMOSトランジスタ及び、前記第1のNチャネルMOSトランジスタのドレイン領域は、互いにコンタクトを介して接続されており、
前記第1のNチャネルMOSトランジスタのソース領域は、前記第2のNチャネルMOSトランジスタのドレイン領域とシリサイド領域を介して接続されており、
前記第1のPチャネルMOSトランジスタ及び前記第2のPチャネルMOSトランジスタのソースは、シリサイド領域を介して電源供給端子に接続されており、
前記第2のNMOSトランジスタのソース領域は、コンタクトを介して基準電源端子に接続されていることを特徴とする半導体装置が提供される。
図1に本発明に適用する2入力NAND回路の等価回路図を示す。Qp1、Qp2は、SGTで構成されたPMOSトランジスタ、Qn1、Qn2は、同じくSGTで構成されたNMOSトランジスタである。前記PMOSトランジスタQp1、Qp2のソースは共通に電源Vccに接続され、ドレインは共通にノードN1に接続される。NMOSトランジスタQn1のドレインはノードN1に接続され、ソースはノードN2を介してNMOSトランジスタQn2のドレインに接続され、NMOSトランジスタQn2のソースは基準電源Vssに接続される。また、PMOSトランジスタQp1、NMOSトランジスタQn1のゲートには入力信号IN1が接続され、PMOSトランジスタQp2、NMOSトランジスタQn2のゲートには入力信号IN2が接続される。
図2aにおいて、図1のNAND回路のNMOSトランジスタQn1、PMOSトランジスタQp1、PMOSトランジスタQp2、NMOSトランジスタQn2が右より1列に配置されている。
なお、図2a、図2bにおいて、図18a、図18bと同じ構造の箇所については、100番台の同等の記号で示してある。
114n1は第1メタル配線113aと第2メタル配線115を接続するコンタクト、114n2は第1メタル配線113eと第2メタル配線115とを接続するコンタクトである。
また、PMOSトランジスタQp1のゲート電極106にはゲート配線106aが接続され、PMOSトランジスタQp2のゲート電極106にはゲート配線106bが接続され、NMOSトランジスタQn1のゲート電極106にはゲート配線106aが接続され、NMOSトランジスタQn2のゲート電極106にはゲート配線106bが接続される。
下部拡散層102naおよび102pはNMOSトランジスタQn1、PMOSトランジスタQp1、Qp2の共通ドレインとなり、出力OUT1に接続される。PMOSトランジスタQp1のソースである上部拡散層107p1はシリサイド109p1、コンタクト110p1を介して第1メタル配線113cに接続され、第1メタル配線113cには電源Vccが供給される。PMOSトランジスタQp2のソースである上部拡散層107p2はシリサイド109p2、コンタクト110p2を介して第1メタル配線113cに接続される。NMOSトランジスタQn1のソースである上部拡散層107n1はシリサイド109n1、コンタクト110n1を介して第1メタル配線113aに接続され、第1メタル配線113aはさらに、コンタクト114n1を介して第2メタル配線115に接続される。NMOSトランジスタQn2のドレインである上部拡散層107n2はシリサイド109n2、コンタクト110n2を介して第1メタル配線113eに接続され、第1メタル配線113eはさらに、コンタクト114n2を介して第2メタル配線115に接続される。ここで、NMOSトランジスタQn1のソースとNMOSトランジスタQn2のドレインは、第2メタル配線115を介して接続される。また、下部拡散層102nbはNMOSトランジスタQn2のソースとなり、シリサイド103、コンタクト112を介して第1メタル配線113fに接続され、第1メタル配線113fには基準電源Vssが供給される。
第1メタル配線113dには、入力信号IN2が供給され、コンタクト111bを介してゲート配線106bに接続され、PMOSトランジスタQp2およびNMOSトランジスタQn2のゲート電極に接続される。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、2入力NAND回路を構成する4個のSGTを1列に配置でき、面積が縮小された半導体装置が提供できる。
図3a及び図3bに、第2の実施例を示す。図3aは、本発明の2入力NANDレイアウト(配置)の平面図、図3bは、カットラインA−A’に沿った断面図を示す。
図3aにおいて、図1のNAND回路のPMOSトランジスタQp2、Qp1、NMOSトランジスタQn1、Qn2が右より1列に配置されている。
図3a、図3bにおいて、図2a、図2bと同じ構造の箇所については、200番台の同等の記号で示してある。
また、ゲート配線206bは、後述する、PMOSトランジスタQp2のゲート電極206とNMOSトランジスタQn2のゲート電極206とを接続する配線である。
また、PMOSトランジスタQp1のゲート電極206にはゲート配線206aが接続され、PMOSトランジスタQp2のゲート電極206にはゲート配線206bが接続され、NMOSトランジスタQn1のゲート電極206には、ゲート配線206aが接続され、NMOSトランジスタQn2のゲート電極206にはゲート配線206b及び206cが接続される。
下部拡散層202pおよび拡散層202naはPMOSトランジスタQp1、Qp2、NMOSトランジスタQn1の共通ドレインとなり、出力OUT1に接続される。PMOSトランジスタQp1のソースである上部拡散層207p1はシリサイド209p1、コンタクト210p1を介して第1メタル配線213bに接続され、第1メタル配線213bには電源Vccが供給される。PMOSトランジスタQp2のソースである上部拡散層207p2はシリサイド209p2、コンタクト210p2を介して第1メタル配線213bに接続される。NMOSトランジスタQn1のソースである上部拡散層207n1はシリサイド209n1、コンタクト210n1を介して第1メタル配線213dに接続される。
NMOSトランジスタQn2のドレインである上部拡散層207n2はシリサイド209n2、コンタクト210n2を介して第1メタル配線213dに接続される。ここで、NMOSトランジスタQn1のソースである上部拡散層207n1とNMOSトランジスタQn2のドレインである上部拡散層207n2は、第2メタル配線213dを介して接続される。また、下部拡散層202nbはNMOSトランジスタQn2のソースとなり、シリサイド203、コンタクト212を介して第1メタル配線213fに接続され、第1メタル配線213fには基準電源Vssが供給される。
第1メタル配線213eには、入力信号IN2が供給され、コンタクト211cを介してゲート配線206cに接続され、NMOSトランジスタQn2のゲート電極に供給され、且つ、ゲート配線206bを介してPMOSトランジスタQp2のゲート電極に供給される。なお、本実施例では、メタル配線を省略するために、NMOSトランジスタQn2とPMOSトランジスタQp2のゲート電極を延在させたゲート配線206bで接続しているが、空き領域である拡散層の間を通しているので、面積の増加にはならない。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、2入力NAND回路を構成する4個のSGTを1列に配置でき、面積が縮小された半導体装置が提供できる。
また、ゲート配線206bを延在させることにより第1メタルのみで結線が可能であり、第2メタルを有効に使用できる。さらに、供給電源Vccとなる第1メタル配線213bが右端に、基準電源Vssとなる第1メタル配線213fが左端に配置されるので、本回路を左右に繰り返して配置する場合にそれぞれ電源を共有できるため、さらに面積を縮小することができる。
図4a及び図4bに、第3の実施例を示す。図4aは、本発明の2入力NANDレイアウト(配置)の平面図、図4bは、カットラインA−A’に沿った断面図を示す。
図4のトランジスタの配置は、図3の配置と同じであり、PMOSトランジスタQp2、Qp1、NMOSトランジスタQn1、Qn2が右より1列に配置されている。
図3と異なるところは、PMOSトランジスタQp2とNMOSトランジスタQn2のゲート入力信号の接続方法が異なるところである。図4a及び図4bにおいて、図3a、図3bと同じ構造の箇所については、同じ、200番台の同等の記号で示してある。
214bは第1メタル配線213aと第2メタル配線215を接続するコンタクト、214cは第1メタル配線203eと第2メタル配線215とを接続するコンタクトである。
212はn+拡散層202nbと接続しているシリサイド層203と第1メタル配線213fを接続するコンタクトである。
また、PMOSトランジスタQp1のゲート電極206にはゲート配線206aが接続され、PMOSトランジスタQp2のゲート電極206にはゲート配線206bが接続され、NMOSトランジスタQn1のゲート電極206には、ゲート配線206aが接続され、NMOSトランジスタQn2のゲート電極206にはゲート配線206cが接続される。
下部拡散層202pおよび拡散層202naはPMOSトランジスタQp1、Qp2、NMOSトランジスタQn1の共通ドレインとなり、出力OUT1に接続される。PMOSトランジスタQp1のソースである上部拡散層207p1はシリサイド209p1、コンタクト210p1を介して第1メタル配線213bに接続され、第1メタル配線213bには電源Vccが供給される。PMOSトランジスタQp2のソースである上部拡散層207p2はシリサイド209p2、コンタクト210p2を介して第1メタル配線213bに接続される。NMOSトランジスタQn1のソースである上部拡散層207n1はシリサイド209n1、コンタクト210n1を介して第1メタル配線213dに接続される。
NMOSトランジスタQn2のドレインである上部拡散層207n2はシリサイド209n2、コンタクト210n2を介して第1メタル配線213dに接続される。ここで、NMOSトランジスタQn1のソースとNMOSトランジスタQn2のドレインは、第2メタル配線213dを介して接続される。また、下部拡散層202nbはNMOSトランジスタQn2のソースとなり、シリサイド203、コンタクト212を介して第1メタル配線213fに接続され、第1メタル配線213fには基準電源Vssが供給される。
第1メタル配線213aには、入力信号IN2が供給され、コンタクト211bを介してゲート配線206bに接続され、PMOSトランジスタQp2のゲート電極206に接続され、且つ、コンタクト214bを介して第2メタル215に接続され、コンタクト214c、第1メタル213e及びコンタクト211cを介してゲート配線206cに接続され、NMOSトランジスタQn2のゲート電極206に接続される。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、2入力NAND回路を構成する4個のSGTを1列に配置でき、面積が縮小された半導体装置が提供できる。
また、第2メタルを用いることにより、実施例2のゲート配線206bが省略できる。
図5aおよび図5bに、第4の実施例を示す。図5aは、本発明の2入力NANDレイアウト(配置)の平面図、図5bは、カットラインA−A’に沿った断面図を示す。
図5のトランジスタの配置は、図2の配置と同じであり、NMOSトランジスタQn1、PMOSトランジスタQp1、Qp2、NMOSトランジスタQn2が右より1列に配置されている。
図2と異なるところは、NMOSトランジスタQn2のソースとドレインの接続を入れ替えたところである。図2a、図2bと同じ構造の箇所については、同じ、100番台の同等の記号で示す。
SGTは、ドレインとソースがそれぞれ下層部、上層部に位置し、構造上物理的な位置が異なる。製造工程上、できるだけ同等になるような製造を行うが、場合によっては、ドレインとソースの向きが異なることにより、電流特性に違いが出る可能性がある。本発明では、その点を改良したものである。
114n1は第1メタル配線113aと第2メタル配線115を接続するコンタクト、114は第1メタル配線113fと第2メタル配線115とを接続するコンタクトである。
また、PMOSトランジスタQp1のゲート電極106にはゲート配線106aが接続され、PMOSトランジスタQp2のゲート電極106にはゲート配線106bが接続され、NMOSトランジスタQn1のゲート電極106にはゲート配線106aが接続され、NMOSトランジスタQn2のゲート電極106にはゲート配線106bが接続される。
下部拡散層102naおよび102pはNMOSトランジスタQn1、PMOSトランジスタQp1、Qp2の共通ドレインとなり、出力OUT1に接続される。PMOSトランジスタQp1のソースである上部拡散層107p1はシリサイド109p1、コンタクト110p1を介して第1メタル配線113cに接続され、第1メタル配線113cには電源Vccが供給される。PMOSトランジスタQp2のソースである上部拡散層107p2はシリサイド109p2、コンタクト110p2を介して第1メタル配線113cに接続される。NMOSトランジスタQn1のソースである上部拡散層107n1はシリサイド109n1、コンタクト110n1を介して第1メタル配線113aに接続され、第1メタル配線113aはさらに、コンタクト114n1を介して第2メタル配線115に接続される。NMOSトランジスタQn2のドレインである下部拡散層102nbは、シリサイド層103、コンタクト112、第1メタル113f、コンタクト114を介して第2メタル115に接続されており、第2メタル115を介してNMOSトランジスタQn1のソースである上部拡散層107n1とNMOSトランジスタQn2のドレインである下部拡散層102nbが接続される。NMOSトランジスタQn2のソースである上部拡散層107n2はシリサイド109n2、コンタクト110n2を介して第1メタル配線113eに接続され、第1メタル113eには基準電源Vssが供給される。このような接続により、NMOSトランジスタQn1とQn2のドレインとソースの向きを同じにすることができ、すなわち電流の流れる方向を同じにできるため、電流特性を合わせることができる。
第1メタル配線113dには、入力信号IN2が供給され、コンタクト111bを介してゲート配線106bに接続され、PMOSトランジスタQp2およびNMOSトランジスタQn2のゲート電極に接続される。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、2入力NAND回路を構成する4個のSGTを1列に配置でき、面積が縮小された半導体装置が提供できる。
さらに、NMOSトランジスタQn1とNMOSトランジスタQn2の電流の流れる方向(ドレインとソースの向き)を同じにできるため、電流特性を合わせることができ、良好な特性が得られる。
図6a及び図6bに、第5の実施例を示す。図6aは、本発明の2入力NANDレイアウト(配置)の平面図、図6bは、カットラインA−A’に沿った断面図を示す。
図6のトランジスタの配置は、図3の配置と同じであり、PMOSトランジスタQp2、Qp1、NMOSトランジスタQn1、Qn2の順番で右より1列に配置されている。
図3と異なるところは、NMOSトランジスタQn2のソースとドレインの接続を入れ替えたところである。図3a、図3bと同じ構造の箇所については、同じ、200番台の同等の記号で示す。
SGTは、ドレインとソースがそれぞれ下層部、上層部に位置し、構造上物理的な位置が異なる。製造工程上、できるだけ同等になるような製造を行うが、場合によっては、ドレインとソースの向きが異なることにより、電流特性に違いが出る可能性がある。本発明では、その点を改良したものである。
また、ゲート配線206bは、後述する、PMOSトランジスタQp2のゲート電極206とNMOSトランジスタQn2のゲート電極206とを接続する配線である。
また、PMOSトランジスタQp1のゲート電極206にはゲート配線206aが接続され、PMOSトランジスタQp2のゲート電極206にはゲート配線206bが接続され、NMOSトランジスタQn1のゲート電極206には、ゲート配線206aが接続され、NMOSトランジスタQn2のゲート電極206にはゲート配線206bが接続される。
下部拡散層202pおよび拡散層202naはPMOSトランジスタQp1、Qp2、NMOSトランジスタQn1の共通ドレインとなり、出力OUT1に接続される。PMOSトランジスタQp1のソースである上部拡散層207p1はシリサイド209p1、コンタクト210p1を介して第1メタル配線213bに接続され、第1メタル配線213bには電源Vccが供給される。PMOSトランジスタQp2のソースである上部拡散層207p2はシリサイド209p2、コンタクト210p2を介して第1メタル配線213bに接続される。NMOSトランジスタQn1のソースである上部拡散層207n1はシリサイド209n1、コンタクト210n1を介して第1メタル配線213dに接続される。
NMOSトランジスタQn2のドレインである下部拡散層202nbはシリサイド203、コンタクト212を介して第1メタル配線213dに接続される。ここで、NMOSトランジスタQn1のソースである上部拡散層207n1とNMOSトランジスタQn2のドレインである下部拡散層202nbは、第2メタル配線213dを介して接続される。また、NMOSトランジスタQn2の上部拡散層207n2はソースとなり、シリサイド層209n2、コンタクト210n21介して第1メタル配線213fに接続され、第1メタル配線213fには基準電源Vssが供給される。
第1メタル配線213eには、入力信号IN2が供給され、コンタクト211cを介してゲート配線206bに接続され、NMOSトランジスタQn2のゲート電極に供給され、且つ、ゲート配線206bはPMOSトランジスタQp2のゲート電極に接続される。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、2入力NAND回路を構成する4個のSGTを1列に配置でき、面積が縮小された半導体装置が提供できる。
また、第1メタルのみで結線が可能であり、第2メタルを有効に使用できる。さらに、NMOSトランジスタQn1とNMOSトランジスタQn2の電流の流れる方向(ドレインとソースの向き)を同じにできるため、電流特性を合わせることができ、良好な特性が得られる。
図7a及び図7bに、第6の実施例を示す。図7aは、本発明の2入力NANDレイアウト(配置)の平面図、図7bは、カットラインA−A’に沿った断面図を示す。
図7のトランジスタの配置は、図4の配置と同じであり、PMOSトランジスタQp2、Qp1、NMOSトランジスタQn1、Qn2が右より1列に配置されている。
図4と異なるところは、NMOSトランジスタQn2のソースとドレインの接続を入れ替えたところである。図4a、図4bと同じ構造の箇所については、同じ、200番台の同等の記号で示す。
SGTは、ドレインとソースがそれぞれ下層部、上層部に位置し、構造上物理的な位置が異なる。製造工程上、できるだけ同等になるような製造を行うが、場合によっては、ドレインとソースの向きが異なることにより、電流特性に違いが出る可能性がある。本発明では、その点を改良したものである。
214bは第1メタル配線213aと第2メタル配線215を接続するコンタクト、214cは第1メタル配線203eと第2メタル配線215とを接続するコンタクトである。
212はn+拡散層202nbと接続しているシリサイド層203と第1メタル配線213dを接続するコンタクトである。
また、PMOSトランジスタQp1のゲート電極206にはゲート配線206aが接続され、PMOSトランジスタQp2のゲート電極206にはゲート配線206bが接続され、NMOSトランジスタQn1のゲート電極206には、ゲート配線206aが接続され、NMOSトランジスタQn2のゲート電極206にはゲート配線206cが接続される。
下部拡散層202pおよび拡散層202naはPMOSトランジスタQp1、Qp2、NMOSトランジスタQn1の共通ドレインとなり、出力OUT1に接続される。PMOSトランジスタQp1のソースである上部拡散層207p1はシリサイド209p1、コンタクト210p1を介して第1メタル配線213bに接続され、第1メタル配線213bには電源Vccが供給される。PMOSトランジスタQp2のソースである上部拡散層207p2はシリサイド209p2、コンタクト210p2を介して第1メタル配線213bに接続される。NMOSトランジスタQn1のソースである上部拡散層207n1はシリサイド209n1、コンタクト210n1を介して第1メタル配線213dに接続される。
NMOSトランジスタQn2のドレインである下部部拡散層202nbはシリサイド層203、コンタクト212を介して第1メタル配線213dに接続される。ここで、NMOSトランジスタQn1のソースとNMOSトランジスタQn2のドレインは、第1メタル配線213dを介して接続される。また、上部拡散層207n2はNMOSトランジスタQn2のソースとなり、シリサイド209n2、コンタクト210n2を介して第1メタル配線213fに接続され、第1メタル配線213fには基準電源Vssが供給される。
第1メタル配線213aには、入力信号IN2が供給され、コンタクト211bを介してゲート配線206bに接続され、PMOSトランジスタQp2のゲート電極206に接続され、且つ、コンタクト214bを介して第2メタル215に接続され、コンタクト214c、第1メタル213e及びコンタクト211cを介してゲート配線206cに接続され、NMOSトランジスタQn2のゲート電極206に接続される。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、2入力NAND回路を構成する4個のSGTを1列に配置でき、面積が縮小された半導体装置が提供できる。
また、第2メタルを用いることにより、実施例2のゲート配線206bが省略できる。さらに、NMOSトランジスタQn1とNMOSトランジスタQn2の電流の流れる方向(ドレインとソースの向き)を同じにできるため、電流特性を合わせることができ、良好な特性が得られる。
図8に、図1の2入力NAND回路の変形例を示す。図1では、第1のPMOSトランジスタQp1と第2のPMOSトランジスタQp2のソースに供給される電源端子Vccが共通に接続されているが、図8では、第1のPMOSトランジスタQp10と第2のPMOSトランジスタQp20のソースには、各々電源電圧Vccが供給されている。動作としては同じであるが、トランジスタを配置する場合に、電源配線の配線方法が異なる。実施例7に、図8に基づいた配置を示す。
図9aおよび図9bに、第7の実施例の配置を示す。図9aは、本発明の2入力NANDレイアウト(配置)の平面図、図9bは、カットラインA−A’に沿った断面図を示す。
図9aにおいて、図8のNAND回路のPMOSトランジスタQp10、NMOSトランジスタQn10、PMOSトランジスタQp20、NMOSトランジスタQn20が右より1列に配置されている。
図9a、図9bにおいて、図2a、図2bと同じ構造の箇所については、300番台の同等の記号で示してある。
314n1は第1メタル配線313cと第2メタル配線315を接続するコンタクト、314n2は第1メタル配線303fと第2メタル配線315とを接続するコンタクトである。
また、PMOSトランジスタQp10のゲート電極306にはゲート配線306aが接続され、PMOSトランジスタQp20のゲート電極306にはゲート配線306bが接続され、NMOSトランジスタQn10のゲート電極306には、ゲート配線306aが接続され、NMOSトランジスタQn20のゲート電極306にはゲート配線306bが接続される。
下部拡散層302pa、302naおよび302pbはPMOSトランジスタQp10、Qp20、NMOSトランジスタQn10の共通ドレインとなり、出力OUT10に接続される。PMOSトランジスタQp10のソースである上部拡散層307p1はシリサイド309p1、コンタクト310p1を介して第1メタル配線313aに接続され、第1メタル配線313aには電源Vccが供給される。PMOSトランジスタQp20のソースである上部拡散層307p2はシリサイド309p2、コンタクト310p2を介して第1メタル配線313dに接続され、第1メタル配線313dには電源Vccが供給される。NMOSトランジスタQn10のソースである上部拡散層307n1はシリサイド309n1、コンタクト310n1を介して第1メタル配線313cに接続され、第1メタル配線313cはさらに、コンタクト314n1を介して第2メタル配線315に接続される。NMOSトランジスタQn20のドレインである上部拡散層307n2はシリサイド309n2、コンタクト310n2を介して第1メタル配線313fに接続され、第1メタル配線313fはさらに、コンタクト314n2を介して第2メタル配線315に接続される。ここで、NMOSトランジスタQn10のソースとNMOSトランジスタQn20のドレインは、第2メタル配線315を介して接続される。また、下部拡散層302nbはNMOSトランジスタQn20のソースとなり、シリサイド303、コンタクト312を介して第1メタル配線313gに接続され、第1メタル配線313gには基準電源Vssが供給される。
第1メタル配線313eには、入力信号IN2が供給され、コンタクト311bを介してゲート配線306bに接続され、PMOSトランジスタQp20およびNMOSトランジスタQn20のゲート電極に接続される。
なお、第1メタル配線313aに供給される供給電源Vccと第1メタル配線313dに供給される供給電源Vccは図示しない箇所で接続されており、同一の電源として供給される。
実施例の図では、電源Vccが第1メタル配線313aと第1メタル配線313dに分かれて供給されるが、各々、PMOSトランジスタQp10とQp20の上部に配置されるので、面積の増加はなく、SGTの特徴を生かして、配置面積が縮小できる。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、2入力NAND回路を構成する4個のSGTを1列に配置でき、面積が縮小された半導体装置が提供できる。
なお、図示しないが、図5あるいは図6のように、NMOSトランジスタQn20のソースとドレインの接続を入れ替えて、電流の向きをNMOSトランジスタQn10と合わせることも可能である。
なお、図示はしないが、図9a、図9bにおいて、NMOSトランジスタQn20とPMOSトランジスタQp20のゲート信号を供給する第1メタル配線313e、コンタクト311b、ゲート配線306bを、NMOSトランジスタQn20の左側に配置すれば、すなわち、第2メタル配線315の外側に配置すれば、入力信号IN2を供給する第1メタル配線313eを第2メタルに制約されずに配置できるので、配置の自由度が向上する。
図10に、さらなる別の実施例を示す。本実施例の等価回路図は図8に従っている。
本実施例において、上述した実施例1〜実施例7と大きく異なるところは、PMOSトランジスタQp10、Qp20、NMOSトランジスタQn10及びQn20のソースとドレインの向きを上下逆に配置したことである。
図10aは、本発明の2入力NANDレイアウト(配置)の平面図、図10bは、カットラインA−A’に沿った断面図を示す。
図10aにおいて、図8のNAND回路のPMOSトランジスタQp10、NMOSトランジスタQn10、Qn20、PMOSトランジスタQp20が右より1列に配置されている。
図10a、図10bにおいて、図2a、図2bと同じ構造の箇所については、400番台の同等の記号で示してある。
414p1は第1メタル配線413bと第2メタル配線415を接続するコンタクト、414p2は第1メタル配線413gと第2メタル配線415を接続するコンタクト、414n1は第1メタル配線413dと第2メタル配線415を接続するコンタクトである。
また、PMOSトランジスタQp10のゲート電極406にはゲート配線406aが接続され、PMOSトランジスタQp20のゲート電極406にはゲート配線406bが接続され、NMOSトランジスタQn10のゲート電極406にはゲート配線406aが接続され、NMOSトランジスタQn20のゲート電極406にはゲート配線406bが接続される。
第2メタル配線415はPMOSトランジスタQp10、Qp20、NMOSトランジスタQn10の共通ドレインとなり、出力OUT10に接続される。PMOSトランジスタQp10のソースとなる下部拡散層402paはシリサイド403、コンタクト412aを介して第1メタル配線413aに接続され、第1メタル配線413aには電源Vccが供給される。PMOSトランジスタQp20のソースとなる下部拡散層402pbはシリサイド403、コンタクト412bを介して第1メタル配線413hに接続され、第1メタル配線413hには電源Vccが供給される。NMOSトランジスタQn10のソースである下部拡散層402nはNMOSトランジスタQn20のドレインとなる。NMOSトランジスタQn20のソースとなる上部拡散層407n2はシリサイド409n2、コンタクト410n2を介して第1メタル配線413eに接続され、第1メタル配線413eには基準電源Vssが供給される。
第1メタル配線413fには、入力信号IN2が供給され、コンタクト411bを介してゲート配線406bに接続され、PMOSトランジスタQp20およびNMOSトランジスタQn20のゲート電極406に供給される。
実施例では、電源Vccが第1メタル配線413aと第1メタル配線413hに分かれて供給されるが、各々、図面上の左右の端に配置されるので、図示しない本発明の実施例を左右に連続で配置する場合に、共有化でき、面積増にはならないで配置が可能であり、SGTの特徴を生かして、配置面積が縮小できる。
また、本実施例では、出力OUT10を第2メタルで出力できるので、出力の取り出し方に自由度がある。例えば、出力配線となる第2メタル415は、図10aの右方向にも、左方向にも、自由に取り出せる。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、2入力NAND回路を構成する4個のSGTを1列に配置でき、面積が縮小された半導体装置が提供できる。
図11a、図11b及び図11cに、第9の実施例として、第8の実施例の変形例を示す。図11aは、本発明の2入力NANDレイアウト(配置)の平面図、図11bは、カットラインA−A’に沿った断面図、図11cは、カットラインB−B’に沿った断面図を示す。電源Vccは共通で供給するので、図1の回路図に従う。
図11aにおいて、図1のNAND回路のPMOSトランジスタQp1、NMOSトランジスタQn1、Qn2、PMOSトランジスタQp2が右より1列に配置されている。
図11a、図11bにおいて、図10a、図10bと同じ構造の箇所については、500番台の同等の記号で示してある。
本実施例と第8実施例(図10a、図10b)との違いは、PMOSトランジスタQp1、Qp2にVcc電源を供給するコンタクト512a、512bを、図10a、図10bでは、左右に配置しているのに対して、図11aでは図の上下(図11cでは図の左右)に配置していることである。
514p1は第1メタル配線513bと第2メタル配線515を接続するコンタクト、514p2は第1メタル配線513eと第2メタル配線515を接続するコンタクト、514n1は第1メタル配線513cと第2メタル配線515を接続するコンタクトである。
また、PMOSトランジスタQp1のゲート電極506にはゲート配線506aが接続され、PMOSトランジスタQp2のゲート電極506にはゲート配線506dが接続され、NMOSトランジスタQn1のゲート電極506には、ゲート配線506bを経由してゲート配線506aが接続され、NMOSトランジスタQn2のゲート電極506にはゲート配線506cを経由してゲート配線506dが接続される。
第2メタル配線515はPMOSトランジスタQp1、Qp2、NMOSトランジスタQn1の共通ドレインとなり、出力OUT1に接続される。PMOSトランジスタQp1のソースとなる下部拡散層502paはシリサイド503、コンタクト512aを介して第1メタル配線513gに接続され、さらに、コンタクト514aを介して第2メタル配線516に接続される。第2メタル配線516には電源Vccが供給される。PMOSトランジスタQp2のソースとなる下部拡散層502pbはシリサイド503、コンタクト512bを介して第1メタル配線513hに接続され、さらに、コンタクト514bを介して第2メタル配線516に接続される。NMOSトランジスタQn1のソースである下部拡散層502nはNMOSトランジスタQn2のドレインとなる。NMOSトランジスタQn2のソースとなる上部拡散層507n2はシリサイド509n2、コンタクト510n2を介して第1メタル配線513dに接続され、第1メタル配線513dには基準電源Vssが供給される。
第1メタル配線513fには、入力信号IN2が供給され、コンタクト511bを介してゲート配線506dに接続され、PMOSトランジスタQp2およびNMOSトランジスタQn2のゲート電極506に供給される。
この回路のレイアウトの基本単位をユニットブロックとして、1点鎖線でUB500を示す。このユニット単位で、複数のNAND回路を上下に配置すれば、電源Vccを供給するコンタクト512a、512bを共有でき、面積増を抑えることが可能である。
本実施例は第8実施例に対して、トランジスタQp1、Qp2にVcc電源を供給するコンタクト512a、512bを、図の上下に配置していることにより、図において、左右の幅が大幅に縮小できる。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、2入力NAND回路を構成する4個のSGTを1列に配置でき、面積が縮小された半導体装置が提供できる。
図12a、図12bおよび図12cに、第10の実施例として、第9の実施例の変形例を示す。図12aは、本発明の2入力NANDレイアウト(配置)の平面図、図12bは、カットラインA−A’に沿った断面図、図12cは、カットラインB−B’に沿った断面図を示す。
図12aは、図1のNAND回路を4セット配置した例である。図の右最上部より、PMOSトランジスタQp11、NMOSトランジスタQn11、Qn12、PMOSトランジスタQp12が1列に配置されている。同様にして、次の列に、PMOSトランジスタQp21、NMOSトランジスタQn21、Qn22、PMOSトランジスタQp22が1列に配置され、さらに下の列に、PMOSトランジスタQp31、NMOSトランジスタQn31、Qn32、PMOSトランジスタQp32が1列に配置され、4列目にPMOSトランジスタQp41、NMOSトランジスタQn41、Qn42、PMOSトランジスタQp42が1列に配置されている。これらのNAND回路4セットを一つにまとめて、NAND回路ユニットブロックUB600を構成する。
図12a、図12b、図12cにおいて、図11a、図11b、図11cと同じ構造の箇所については、600番台の同等の記号で示してあり、同じところは説明を省略し、本発明と第9実施例と異なるところのみを説明する。
なお、本実施例では、NAND回路4セットに一対のコンタクトを設けたが、電源の供給経路は、シリサイド層603を経由して電流が流れるので、シリサイド配線の抵抗により、電圧降下を引き起こす場合がある。消費電流量と抵抗値を考慮してセット数を決めれば良い。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、2入力NAND回路を構成する4個のSGTを1列に配置でき、面積が縮小された半導体装置が提供できる。
図13aおよび図13bに、第11の実施例の配置を示す。図13aは、本発明の2入力NANDレイアウト(配置)の平面図、図13bは、カットラインA−A’に沿った断面図を示す。
図13aにおいて、図1のNAND回路のPMOSトランジスタQp2、Qp1、NMOSトランジスタQn1、Qn2が右より1列に配置されている。
図13a、図13bにおいて、図2a、図2bと同じ構造の箇所については、700番台の同等の記号で示してある。
714p1は第1メタル配線713dと第2メタル配線715を接続するコンタクト、714p2は第1メタル配線713cと第2メタル配線715を接続するコンタクト、714n1は第1メタル配線713fと第2メタル配線715を接続するコンタクトである。
また、PMOSトランジスタQp1のゲート電極706にはゲート配線706aが接続され、PMOSトランジスタQp2のゲート電極706にはゲート配線706bが接続され、NMOSトランジスタQn1のゲート電極706には、ゲート配線706aが接続され、NMOSトランジスタQn2のゲート電極706にはゲート配線706cを介してゲート配線706bが接続される。
第2メタル配線715はPMOSトランジスタQp1、Qp2、NMOSトランジスタQn1の共通ドレインとなり、出力OUT1に接続される。PMOSトランジスタQp1およびQp2のソースとなる下部拡散層702pはシリサイド703、コンタクト712を介して第1メタル配線713aに接続され、第1メタル配線713aには電源Vccが供給される。NMOSトランジスタQn1のソースである下部拡散層702nはNMOSトランジスタQn2のドレインとなる。NMOSトランジスタQn2のソースとなる上部拡散層707n2はシリサイド709n2、コンタクト710n2を介して第1メタル配線713gに接続され、第1メタル配線713gには基準電源Vssが供給される。
第1メタル配線713bには、入力信号IN2が供給され、コンタクト711bを介してゲート配線706bに接続され、PMOSトランジスタQp2のゲート電極706に供給されるとともに、ゲート配線706cを経由してNMOSトランジスタQn2のゲート電極706に供給される。
本実施例では、電源Vccの供給が図の最右側、基準電源Vssの供給が図の最左側から配線できるので、図示しない、本回路を左右に複数配置する場合に、電源Vcc、基準電源Vss同士を共有化して配置でき、更なる面積の縮小化が可能となる。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、2入力NAND回路を構成する4個のSGTを1列に配置でき、面積が縮小された半導体装置が提供できる。
図14には、さらに別のNAND回路図を示す。図1との違いは、PMOSトランジスタQp200と、NMOSトランジスタQn200の入力信号が、別配線にて接続されていることである。PMOSトランジスタQp200ゲートには信号IN2aが入力され、NMOSトランジスタQn200のゲートには、信号IN2bが入力される。信号IN2aと信号IN2bは、図で示す通り、別な箇所において、共通の信号IN2に接続されているので、動作としては、図1と同じである。配置の都合で、入力信号IN2a、IN2bを別系統で配線したものである。
図15aおよび図15bに、第12の実施例の配置を示す。図15aは、本発明の2入力NANDレイアウト(配置)の平面図、図15bは、カットラインA−A’に沿った断面図を示す。
図15aにおいて、図1のNAND回路のPMOSトランジスタQp200、Qp100、NMOSトランジスタQn100、Qn200が右より1列に配置されている。
図15a、図15bにおいて、図13a、図13bと同じ構造の箇所については、同じ700番台の同等の記号で示してある。
714p1は第1メタル配線713dと第2メタル配線715を接続するコンタクト、714p2は第1メタル配線713cと第2メタル配線715を接続するコンタクト、714n1は第1メタル配線713fと第2メタル配線715を接続するコンタクトである。
また、PMOSトランジスタQp100のゲート電極706にはゲート配線706aが接続され、PMOSトランジスタQp200のゲート電極706にはゲート配線706bが接続され、NMOSトランジスタQn100のゲート電極706には、ゲート配線706aが接続され、NMOSトランジスタQn200のゲート電極706にはゲート配線706cが接続される。
第2メタル配線715はPMOSトランジスタQp100、Qp200、NMOSトランジスタQn100の共通ドレインとなり、出力OUT100に接続される。PMOSトランジスタQp100およびQp200のソースとなる下部拡散層702pはシリサイド703、コンタクト712を介して第1メタル配線713aに接続され、第1メタル配線713aには電源Vccが供給される。NMOSトランジスタQn100のソースである下部拡散層702nはNMOSトランジスタQn200のドレインとなる。NMOSトランジスタQn200のソースとなる上部拡散層707n2はシリサイド709n2、コンタクト710n2を介して第1メタル配線713gに接続され、第1メタル配線713gには基準電源Vssが供給される。
第1メタル配線713bには、入力信号IN2aが供給され、コンタクト711bを介してゲート配線706bに接続され、PMOSトランジスタQp200のゲート電極706に供給される。
第1メタル配線713hには入力信号IN2bが供給され、コンタクト711cを介してゲート配線706cに接続され、NMOSトランジスタQn200のゲート電極706に供給される。
本実施例では、入力信号用の配線(第1メタル配線713c)が図13に対して増加するが、図13におけるゲート配線706cが省略できるので、図示しない、図の上下に複数回路を配置した場合に、最小ピッチにて配置できるので、上下方向に縮小が可能である。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、2入力NAND回路を構成する4個のSGTを1列に配置でき、面積が縮小された半導体装置が提供できる。
図16aにおいて、図1のNAND回路のNMOSトランジスタQn1、PMOSトランイスタQp1、Qp2、NMOSトランジスタQn2が右より1列に配置されていることは、図2と同じである。また、図16a、図16bにおいて、図2a、図2bと同じ構造の箇所については、同じ100番台の同等の記号で示してある。
特許文献4(特許第4756221号公報)を参照して、図2のBOXプロセスと図16のバルクCMOSプロセスでは、図16aの平面図では違いがないが、図16bの断面図において、異なる点がある。図16bにおいて、150は、p型シリコン基板である。160は、素子分離(アイソレーション)用の絶縁体である。また、170は、リーク防止の分離層となるn−領域である。このp型シリコン基板150、素子分離用の絶縁体160、リーク防止分離層170以外の、下層拡散層より上側の工程、構造はまったく同じであり、本発明の実施例1〜12までをバルクCMOSプロセスで実現できる。ただし、素子分離層160、リーク防止分離層170を設けるために、多少の面積増となる。
また、本発明の本質は、4つのトランジスタの配置を最適な形で定義したものであり、この配置順序に従った場合において、ゲート配線の配線方法、配線位置、メタル配線の配線方法及び配線位置等は本実施例の図面に示したもの以外のものも本発明の技術的範囲に属するものである。
Qn1、Qn2,Qn10、Qn20、Qn100、Qn200、Qn11,Qn21、Qn31、Qn41、Qn12、Qn22、Qn32、Qn42:NMOSトランジスタ
101、201、301、401、501、601、701:埋め込み酸化膜層
102p、102n、202p、202n、302p、302n、402p、402n、502p、502n、602p、602n、702p、702n:平面状シリコン層
103、203、303、403、503、603、703:シリサイド層
104p1、104p2、204p1、204p2、304p1、304p2、404p1、404p2、504p1、504p2、604p1、604p2、704p1、704p2:p型シリコン柱
104n1、104n2、204n1、204n2、304n1、304n2、404n1、404n2、504n1、504n2、604n1、604n2、704n1、704n2:n型シリコン柱
105、205、305、405、505、605、705:ゲート絶縁膜
106、206、306、406、506、606、706:ゲート電極
106a、106b、206a、206b、206c、306a、306b、406a、406b、506a、506b、506c、506d、606a、606b、606c、606d、706a、706b、706c:ゲート配線
107p1、107p2、207p1、207p2、307p1、307p2、407p1、407p2、507p1、507p2、607p1、607p2、707p1、707p2:p+拡散層
107n1、107n2、207n1、207n2、307n1、307n2、407n1、407n2、507n1、507n2、607n1、607n2、707n1、707n2:n+拡散層
108、208、308、408、508、608、708:シリコン窒化膜
109p1、109p2、109n1、109n2、209p1、209p2、209n1、209n2、309p1、309p2、309n1、309n2、409p1、409p2、409n1、409n2、509p1、509p2、509n1、509n2、609p1、609p2、609n1、609n2、709p1、709p2、709n1、709n2、:シリサイド層
110p1、110p2、110n1、110n2、210p1、210p2、210n1、210n、310p1、310p2、310n1、310n2、410p1、410p2、410n1、410n2、510p1、510p2、510n1、510n2、610p1、610p2、610n1、610n2、710p1、710p2、710n1、710n2:コンタクト
111a、111b、211a、211b、211c、311a、311b、411a、411b、511a、511b、611a、611b、711a、711b、711c:コンタクト
112、212、312、412a、412b、512a、512b、612a、612b、712:コンタクト
113、213、313、413、513、613、713:第1メタル配線
114、214、314、414、514、614、714:コンタクト
115、215、315、415、515、516、615、616、715:第2メタル配線
Claims (16)
- ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される4つのトランジスタを、基板上に1列に配列することによりNAND回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記4つのトランジスタは、
第1のPチャネルMOSトランジスタと、
第2のPチャネルMOSトランジスタと、
第1のNチャネルMOSトランジスタと、
第2のNチャネルMOSトランジスタと
で構成され、
前記第1のPチャネルMOSトランジスタと前記第1のNチャネルMOSトランジスタのゲートは互いに接続されており、
前記第2のPチャネルMOSトランジスタと前記第2のNチャネルMOSトランジスタのゲートは互いに接続されており、
前記第1のPチャネルMOSトランジスタ、前記第2のPチャネルMOSトランジスタ及び前記第1のNチャネルMOSトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、
前記第2のNチャネルMOSトランジスタのソース領域は、シリコン柱より基板側に配置されており、
前記第1のPチャネルMOSトランジスタ、前記第2のPチャネルMOSトランジスタ及び前記第1のNチャネルMOSトランジスタのドレイン領域は、互いにシリサイド領域を介して接続されており、
前記第1のNチャネルMOSトランジスタのソース領域は、前記第2のNチャネルMOSトランジスタのドレイン領域とコンタクトを介して接続されており、
前記第1のPチャネルMOSトランジスタ及び前記第2のPチャネルMOSトランジスタのソースは、コンタクトを介して電源供給端子に接続されており、
前記第2のNチャネルMOSトランジスタのソース領域は、シリサイド領域を介して基準電源端子に接続されていることを特徴とする半導体装置。 - 前記4つのトランジスタは、前記第1のNチャネルMOSトランジスタ、前記第1のPチャネルMOSトランジスタ、前記第2のPチャネルMOSトランジスタ及び前記第2のNチャネルMOSトランジスタの順番に、1列に配置されていることを特徴とする請求項1に記載の半導体装置。
- 前記4つのトランジスタは、前記第2のPチャネルMOSトランジスタ、前記第1のPチャネルMOSトランジスタ、前記第1のNチャネルMOSトランジスタ及び前記第2のNチャネルMOSトランジスタの順番に、1列に配置されていることを特徴とする請求項1に記載の半導体装置。
- 前記第2のPチャネルMOSトランジスタと前記第2のNチャネルMOSトランジスタのゲートが、コンタクトを介して接続されていることを特徴とする請求項3に記載の半導体装置。
- 前記4つのトランジスタは、前記第1のPチャネルMOSトランジスタ、前記第1のNチャネルMOSトランジスタ、前記第2のPチャネルMOSトランジスタ及び前記第2のNチャネルMOSトランジスタの順番に、1列に配置されていることを特徴とする請求項1に記載の半導体装置。
- ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される4つのトランジスタを、基板上に1列に配列することによりNAND回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記4つのトランジスタは、
第1のPチャネルMOSトランジスタと、
第2のPチャネルMOSトランジスタと、
第1のNチャネルMOSトランジスタと、
第2のNチャネルMOSトランジスタと
で構成され、
前記第1のPチャネルMOSトランジスタと前記第1のNチャネルMOSトランジスタのゲートは互いに接続されており、
前記第2のPチャネルMOSトランジスタと前記第2のNチャネルMOSトランジスタのゲートは互いに接続されており、
前記第1のPチャネルMOSトランジスタ、前記第2のPチャネルMOSトランジスタ、前記第1のNチャネルMOSトランジスタ及び前記第2のNチャネルMOSトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、
前記第1のPチャネルMOSトランジスタ、前記第2のPチャネルMOSトランジスタ及び前記第1のNチャネルMOSトランジスタのドレイン領域は、互いにシリサイド領域を介して接続されており、
前記第1のNチャネルMOSトランジスタのソース領域は、前記第2のNチャネルMOSトランジスタのドレイン領域とコンタクトとシリサイド領域を介して接続されており、
前記第1のPチャネルMOSトランジスタ及び前記第2のPチャネルMOSトランジスタのソースは、コンタクトを介して電源供給端子に接続されており、
前記第2のNチャネルMOSトランジスタのソース領域は、コンタクトを介して基準電源端子に接続されていることを特徴とする半導体装置。 - 前記4つのトランジスタは、前記第1のNチャネルMOSトランジスタ、前記第1のPチャネルMOSトランジスタ、前記第2のPチャネルMOSトランジスタ及び前記第2のNチャネルMOSトランジスタの順番に、1列に配置されていることを特徴とする請求項6に記載の半導体装置。
- 前記4つのトランジスタは、前記第2のPチャネルMOSトランジスタ、前記第1のPチャネルMOSトランジスタ、前記第1のNチャネルMOSトランジスタ及び前記第2のNチャネルMOSトランジスタの順番に、1列に配置されていることを特徴とする請求項6に記載の半導体装置。
- 前記第2のPチャネルMOSトランジスタと前記第2のNチャネルMOSトランジスタのゲートが、コンタクトを介して接続されていることを特徴とする請求項8に記載の半導体装置。
- ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される4つのトランジスタを、基板上に1列に配列することによりNAND回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記4つのトランジスタは、
第1のPチャネルMOSトランジスタと、
第2のPチャネルMOSトランジスタと、
第1のNチャネルMOSトランジスタと、
第2のNチャネルMOSトランジスタと
で構成され、
前記第1のPチャネルMOSトランジスタと前記第1のNチャネルMOSトランジスタのゲートは互いに接続されており、
前記第2のPチャネルMOSトランジスタと前記第2のNチャネルMOSトランジスタのゲートは互いに接続されており、
前記第1のPチャネルMOSトランジスタ、前記第2のPチャネルMOSトランジスタ、前記第1のNチャネルMOSトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、
前記第2のNチャネルNMOSトランジスタのソース領域は、シリコン柱より基板側に配置されており、
前記第1のPチャネルMOSトランジスタ、前記第2のPチャネルMOSトランジスタ及び前記第1のNチャネルMOSトランジスタのドレイン領域は、互いにシリサイド領域を介して接続されており、
前記第1のNチャネルMOSトランジスタのソース領域は、前記第2のNチャネルMOSトランジスタのドレイン領域とコンタクトとシリサイド領域を介して接続されており、
前記第1のPチャネルMOSトランジスタ及び前記第2のPチャネルMOSトランジスタのソースは、コンタクトを介して電源供給端子に接続されており、
前記第2のNチャネルMOSトランジスタのソース領域は、コンタクトを介して基準電源端子に接続されており、
前記4つのトランジスタは、前記第1のPチャネルMOSトランジスタ、前記第1のNチャネルMOSトランジスタ、前記第2のPチャネルMOSトランジスタ及び前記第2のNチャネルMOSトランジスタの順番に、1列に配置されていることを特徴とする半導体装置。 - ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される4つのトランジスタを、基板上に1列に配列することによりNAND回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記4つのトランジスタは、
第1のPチャネルMOSトランジスタと、
第2のPチャネルMOSトランジスタと、
第1のNチャネルMOSトランジスタと、
第2のNチャネルMOSトランジスタと
で構成され、
前記第1のPチャネルMOSトランジスタと前記第1のNチャネルMOSトランジスタのゲートは互いに接続されており、
前記第2のPチャネルMOSトランジスタと前記第2のNチャネルMOSトランジスタのゲートは互いに接続されており、
前記第1のPチャネルMOSトランジスタ、前記第2のPチャネルMOSトランジスタ及び前記第1のNチャネルMOSトランジスタのソース領域は、シリコン柱より基板側に配置されており、
前記第2のNチャネルMOSトランジスタのドレイン領域はシリコン柱より基板側に配置されており、
前記第1のPチャネルMOSトランジスタ、前記第2のPチャネルMOSトランジスタ及び、前記第1のNチャネルMOSトランジスタのドレイン領域は、互いにコンタクトを介して接続されており、
前記第1のNチャネルMOSトランジスタのソース領域は、前記第2のNチャネルMOSトランジスタのドレイン領域とシリサイド領域を介して接続されており、
前記第1のPチャネルMOSトランジスタ及び前記第2のPチャネルMOSトランジスタのソースは、シリサイド領域を介して電源供給端子に接続されており、
前記第2のNチャネルMOSトランジスタのソース領域は、コンタクトを介して基準電源端子に接続されていることを特徴とする半導体装置。 - 前記4つのトランジスタは、前記第1のPチャネルMOSトランジスタ、前記第1のNチャネルMOSトランジスタ、前記第2のNチャネルMOSトランジスタ及び前記第2のPチャネルMOSトランジスタの順番に、1列に配置されていることを特徴とする請求項11に記載の半導体装置。
- 前記第1のPチャネルMOSトランジスタ、前記第2のPチャネルMOSトランジスタのソース領域を、各々、前記4つのトランジスタが1列に配置された列方向と垂直方向に延在させたシリサイド領域を設けて、前記延在させたシリサイド領域とコンタクトを介して電源供給端子と接続することを特徴とする請求項12に記載の半導体装置。
- 請求項13に記載の半導体装置における1列に配置された4つのトランジスタで構成される回路を、1列に配置された方向と垂直方向に複数個配置し、前記延在させたシリサイド領域を各々共通接続させて、且つ、複数個にひとつの割合で、前記延在させたシリサイド領域とコンタクトを介して電源供給端子と接続することを特徴とする半導体装置。
- 前記4つのトランジスタは、前記第2のPチャネルMOSトランジスタ、前記第1のPチャネルMOSトランジスタ、前記第1のNチャネルMOSトランジスタ及び前記第2のNチャネルMOSトランジスタの順番に、1列に配置されていることを特徴とする請求項11に記載の半導体装置。
- 前記第2のPチャネルMOSトランジスタと前記第2のNチャネルMOSトランジスタのゲート配線が、コンタクトを介して、各々異なる信号線により供給されることを特徴とする請求項15に記載の半導体装置。
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CN109067552B (zh) * | 2018-10-11 | 2021-02-09 | 温州大学 | 一种利用nmos工艺偏差的弱物理不可克隆函数电路 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009096464A1 (ja) * | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体装置およびその製造方法 |
JP2010251586A (ja) * | 2009-04-17 | 2010-11-04 | Unisantis Electronics Japan Ltd | 半導体装置 |
JP2010258345A (ja) * | 2009-04-28 | 2010-11-11 | Unisantis Electronics Japan Ltd | Mosトランジスタ及びmosトランジスタを備えた半導体装置の製造方法 |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009096464A1 (ja) * | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体装置およびその製造方法 |
JP2010251586A (ja) * | 2009-04-17 | 2010-11-04 | Unisantis Electronics Japan Ltd | 半導体装置 |
JP2010258345A (ja) * | 2009-04-28 | 2010-11-11 | Unisantis Electronics Japan Ltd | Mosトランジスタ及びmosトランジスタを備えた半導体装置の製造方法 |
JP2011108702A (ja) * | 2009-11-13 | 2011-06-02 | Unisantis Electronics Japan Ltd | 半導体装置 |
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