JPWO2015015565A1 - 半導体装置 - Google Patents

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Abstract

縦型トランジスタであるSurrounding Gate Transistor（ＳＧＴ）を用いて、ＣＭＯＳ２入力ＮＡＮＤ回路を構成する半導体装置を小さい面積で提供することが課題である。
１列に配置された４個のＭＯＳトランジスタを用いて構成された２入力ＮＡＮＤ回路において、前記ＮＡＮＤ回路を構成するＭＯＳトランジスタは、基板上に形成された平面状シリコン層上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートがシリコン柱を取り囲む構造を有し、前記平面状シリコン層は第１の導電型を持つ第１の活性化領域と第２の導電型を持つ第２の活性化領域からなり、それらが平面状シリコン層表面に形成されたシリコン層を通して互いに接続されることにより小さい面積のＮＡＮＤ回路を構成する半導体装置を提供する。

Description

本発明は、半導体装置に関する。
昨今、半導体集積回路は大規模化されており、最先端のＭＰＵ（Ｍｉｃｒｏ−ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）では、トランジスタの数が１Ｇ（ギガ）個にも達する半導体チップが開発されており、従来の平面形成トランジスタ、いわゆるプレーナー型トランジスタは、非特許文献１に示されるように、ＰＭＯＳを形成するＮ−ｗｅｌｌ領域とＮＭＯＳを形成するＰ型シリコン基板（あるいはＰ−ｗｅｌｌ領域）を完全に分離する必要があり、また、Ｎ−ｗｅｌｌ領域およびＰ型シリコン基板には、それぞれ電位を与えるボディ端子が必要であり、さらに面積が大きくなる要因となっている。
この課題を解決する手段として、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案され、ＳＧＴの製造方法、ＳＧＴを用いたＣＭＯＳインバータ、ＮＡＮＤ回路あるいはＳＲＡＭセルが開示されている。例えば、特許文献１、特許文献２、特許文献３、特許文献４を参照。
特許第５１３０５９６号公報 特許第５０３１８０９号公報 特許第４７５６２２１号公報 国際公開ＷＯ２００９／０９６４６５号公報
ＣＭＯＳ ＯＰアンプ回路実務設計の基礎（吉澤浩和 著）ＣＱ出版社 ｐａｇｅ２３
図１７、図１８ａ、図１８ｂに、ＳＧＴを用いたインバータの回路図とレイアウト図を示している。
図１７は、インバータの回路図であり、ＱｐはＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳトランジスタと称す）、ＱｎはＮチャネルＭＯSトランジスタ（以下ＮＭＯＳトランジスタと称す）、ＩＮは入力信号、ＯＵＴは出力信号、Ｖｃｃは供給電源、Ｖｓｓは基準電源である。
図１８ａには、一例として、図１７のインバータをＳＧＴで構成したレイアウトの平面図を示す。また、図１８ｂには、図１８ａの平面図においてカットラインＡ−Ａ’方向の断面図を示す。
図１８ａ、図１８ｂにおいて、基板上に形成された埋め込み酸化膜層（ＢＯＸ）１などの絶縁膜上に平面状シリコン層２ｐ、２ｎが形成され、上記平面状シリコン層２ｐ、２ｎは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層から構成される。３は、平面状シリコン層（２ｐ、２ｎ）の表面に形成されるシリサイド層であり、前記平面上シリコン層２ｐ、２ｎを接続する。４ｎはｎ型シリコン柱、４ｐはｐ型シリコン柱、５は、シリコン柱４ｎ、４ｐを取り巻くゲート絶縁膜、６はゲート電極、６ａはゲート配線である。シリコン柱４ｎ、４ｐの最上部には、それぞれｐ＋拡散層７ｐ、ｎ＋拡散層７ｎが不純物注入等により形成される。８はゲート絶縁膜５等を保護するためのシリコン窒化膜、９ｐ、９ｎはｐ＋拡散層７ｐ、ｎ＋拡散層７ｎに接続されるシリサイド層、１０ｐ、１０ｎは、シリサイド層９ｐ、９ｎとメタル１３ａ、１３ｂとをそれぞれ接続するコンタクト、１１は、ゲート配線６ａとメタル配線１３ｃを接続するコンタクトである。
シリコン柱４ｎ、拡散層２ｐ、拡散層７ｐ、ゲート絶縁膜５、ゲート電極６により、ＰＭＯＳトランジスタＱｐを構成し、シリコン柱４ｐ、拡散層２ｎ、拡散層７ｎ、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎを構成する。拡散層７ｐ、７ｎはソース、拡散層２ｐ、２ｎはドレインとなる。メタル１３ａには供給電源Ｖｃｃが供給され、メタル１３ｂには基準電源Ｖｓｓが供給され、メタル１３ｃには、入力信号ＩＮが接続される。また、ＰＭＯＳトランジスタＱｐのドレイン拡散層２ｐとＮＭＯＳトランジスタＱｎのドレイン拡散層２ｎを接続するシリサイド層３が出力ＯＵＴとなる。
図１７、図１８ａ、図１８ｂで示したＳＧＴを用いたインバータは、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタが構造上完全に分離されており、プレーナトランジスタのように、ｗｅｌｌ分離が必要なく、さらに、シリコン柱はフローティングボディとなるため、プレーナトランジスタのように、ｗｅｌｌへ電位を供給するボディ端子も必要なく、非常にコンパクトにレイアウト（配置）ができることが特徴である。
上述したように、ＳＧＴの最大の特徴は、構造原理的に、シリコン柱基板側に存在するシリサイド層による下層配線と、シリコン柱上部のコンタクト接続による上部配線が利用できる点にある。本発明は、このＳＧＴの特徴を利用して、論理回路でもっとも良く用いられる２入力ＮＡＮＤ回路を１列に並べることによりコンパクトに配置し、面積を最小にすることにより、低価格なロジック半導体装置を提供することが目的である。
本発明によれば、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される４つのトランジスタを、基板上に１列に配列することによりＮＡＮＤ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記４つのトランジスタは、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにシリサイド領域を介して接続されており、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタのソースは、コンタクトを介して電源供給端子に接続されており、
前記第２のＮＭＯＳトランジスタのソース領域は、シリサイド領域を介して基準電源端子に接続されていることを特徴とする半導体装置が提供される。
本発明の好ましい態様では、前記半導体装置において、前記４つのトランジスタは、前記第１のＮチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
また、別の態様では、前記半導体装置において、前記４つのトランジスタは、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
更なる別の態様では、前期半導体装置において、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートが、コンタクトを介して接続されることを特徴とする。
また、別の態様では、前記４つのトランジスタは、前記半導体装置において、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
本発明の別の好ましい態様では、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される４つのトランジスタを、基板上に１列に配列することによりＮＡＮＤ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記４つのトランジスタは、第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにシリサイド領域を介して接続されており、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトとシリサイド領域を介して接続されており、
前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタのソースは、コンタクトを介して電源供給端子に接続されており、
前記第２のＮＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源端子に接続されていることを特徴とする半導体装置が提供される。
本発明の別の態様では、前記半導体装置において、前記４つのトランジスタは、前記第１のＮチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
また、別の態様では、前記半導体装置において、前記４つのトランジスタは、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする。
また、更なる別の態様では、前記半導体装置において、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートが、コンタクトを介して接続されている。
更なる別の態様では、前記半導体装置において、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする。
本発明の別の好ましい態様では、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される４つのトランジスタを、基板上に１列に配列することによりＮＡＮＤ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記４つのトランジスタは、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
前記第２のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び、前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されており、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とシリサイド領域を介して接続されており、
前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタのソースは、シリサイド領域を介して電源供給端子に接続されており、
前記第２のＮＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源端子に接続されていることを特徴とする半導体装置が提供される。
本発明の別の態様では、前記半導体装置において、前記４つのトランジスタは、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタの順番に、１列に配置される。
また、本発明の別の態様では、前記半導体装置において、前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタのソース領域を、各々、前記４つのトランジスタが１列に配置された列方向と垂直方向に延在させたシリサイド領域を設けて、前記延在させたシリサイド領域とコンタクトを介して電源供給端子と接続することを特徴とする。
更なる別の態様では、前記半導体装置において、前記１列に配置された４つのトランジスタで構成される回路を、１列に配置された方向と垂直方向に複数個配置し、前記延在させたシリサイド領域を各々共通接続させて、且つ、複数個にひとつの割合で、前記延在させたシリサイド領域とコンタクトを介して電源供給端子と接続することを特徴とする。
また、別の態様では、前記半導体装置において、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
また、更なる別の態様では、前記半導体装置において、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート配線が、コンタクトを介して、各々異なる信号線により供給される。
本発明の実施例のＮＡＮＤ回路を示す等価回路図である。 本発明の第１の実施例のＮＡＮＤ回路の平面図である。 本発明の第１の実施例のＮＡＮＤ回路の断面図である。 本発明の第２の実施例のＮＡＮＤ回路の平面図である。 本発明の第２の実施例のＮＡＮＤ回路の断面図である。 本発明の第３の実施例のＮＡＮＤ回路の平面図である。 本発明の第３の実施例のＮＡＮＤ回路の断面図である。 本発明の第４の実施例のＮＡＮＤ回路の平面図である。 本発明の第４の実施例のＮＡＮＤ回路の断面図である。 本発明の第５の実施例のＮＡＮＤ回路の平面図である。 本発明の第５の実施例のＮＡＮＤ回路の断面図である。 本発明の第６の実施例のＮＡＮＤ回路の平面図である。 本発明の第６の実施例のＮＡＮＤ回路の断面図である。 本発明の実施例のＮＡＮＤ回路を示す第２の等価回路である。 本発明の第７の実施例のＮＡＮＤ回路の平面図である。 本発明の第７の実施例のＮＡＮＤ回路の断面図である。 本発明の第８の実施例のＮＡＮＤ回路の平面図である。 本発明の第８の実施例のＮＡＮＤ回路の断面図である。 本発明の第９の実施例のＮＡＮＤ回路の平面図である。 本発明の第９の実施例のＮＡＮＤ回路の断面図である。 本発明の第９の実施例のＮＡＮＤ回路の断面図である。 本発明の第１０の実施例のＮＡＮＤ回路の平面図である。 本発明の第１０の実施例のＮＡＮＤ回路の断面図である。 本発明の第１０の実施例のＮＡＮＤ回路の断面図である。 本発明の第１１の実施例のＮＡＮＤ回路の平面図である。 本発明の第１１の実施例のＮＡＮＤ回路の断面図である。 本発明の実施例のＮＡＮＤ回路を示す第３の等価回路である。 本発明の第１２の実施例のＮＡＮＤ回路の平面図である。 本発明の第１２の実施例のＮＡＮＤ回路の断面図である。 本発明の第１３の実施例のＮＡＮＤ回路の平面図である。 本発明の第１３の実施例のＮＡＮＤ回路の断面図である。 従来例を示すインバータ回路の等価回路である。 従来のインバータの平面図である。 従来のインバータの断面図である。
（実施例１）
図１に本発明に適用する２入力ＮＡＮＤ回路の等価回路図を示す。Ｑｐ１、Ｑｐ２は、ＳＧＴで構成されたＰＭＯＳトランジスタ、Ｑｎ１、Ｑｎ２は、同じくＳＧＴで構成されたＮＭＯＳトランジスタである。前記ＰＭＯＳトランジスタＱｐ１、Ｑｐ２のソースは共通に電源Ｖｃｃに接続され、ドレインは共通にノードＮ１に接続される。ＮＭＯＳトランジスタＱｎ１のドレインはノードＮ１に接続され、ソースはノードＮ２を介してＮＭＯＳトランジスタＱｎ２のドレインに接続され、ＮＭＯＳトランジスタＱｎ２のソースは基準電源Ｖｓｓに接続される。また、ＰＭＯＳトランジスタＱｐ１、ＮＭＯＳトランジスタＱｎ１のゲートには入力信号ＩＮ１が接続され、ＰＭＯＳトランジスタＱｐ２、ＮＭＯＳトランジスタＱｎ２のゲートには入力信号ＩＮ２が接続される。
図２ａおよび図２ｂに、第１の実施例を示す。図２ａは、本発明の２入力ＮＡＮＤレイアウト（配置）の平面図、図２ｂは、カットラインＡ−Ａ’に沿った断面図を示す。
図２ａにおいて、図１のＮＡＮＤ回路のＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ１、ＰＭＯＳトランジスタＱｐ２、ＮＭＯＳトランジスタＱｎ２が右より１列に配置されている。
なお、図２ａ、図２ｂにおいて、図１８ａ、図１８ｂと同じ構造の箇所については、１００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｎａ、１０２ｐ、１０２ｎｂが形成され、この平面状シリコン層１０２ｎａ、１０２ｐ、１０２ｎｂは不純物注入等により、それぞれｎ＋拡散層、ｐ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｎａ、１０２ｐ、１０２ｎｂ）の表面に形成されるシリサイド層であり、平面上シリコン層１０２ｎａ、１０２ｐを接続する。１０４ｎ１、１０４ｎ２はｎ型シリコン柱、１０４ｐ１、１０４ｐ２はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｐ１、１０４ｐ２を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂはそれぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｎ１、１０９ｎ２はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、ｎ＋拡散層１０７ｎ１、１０７ｎ２に接続されるシリサイド層、１１０ｐ１、１１０ｐ２、１１０ｎ１、１１０ｎ２は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｎ１、１０９ｎ２と第１メタル配線１１３ｃ、１１３ｃ、１１３ａ、１１３ｅとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ａと第１メタル配線１１３ｂを接続するコンタクト、１１１ｂはゲート配線１０６ｂと第１メタル配線１１３ｄを接続するコンタクトである。１１２はｎ＋拡散層１０２ｎｂと接続しているシリサイド層１０３と第１メタル配線１１３ｆを接続するコンタクトである。
１１４ｎ１は第１メタル配線１１３ａと第２メタル配線１１５を接続するコンタクト、１１４ｎ２は第１メタル配線１１３ｅと第２メタル配線１１５とを接続するコンタクトである。
シリコン柱１０４ｎ１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２を構成する。
また、ＰＭＯＳトランジスタＱｐ１のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極１０６にはゲート配線１０６ｂが接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極１０６にはゲート配線１０６ａが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極１０６にはゲート配線１０６ｂが接続される。
下部拡散層１０２ｎａおよび１０２ｐはＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２の共通ドレインとなり、出力ＯＵＴ１に接続される。ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃには電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＱｐ２のソースである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して第１メタル配線１１３ｃに接続される。ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａはさらに、コンタクト１１４ｎ１を介して第２メタル配線１１５に接続される。ＮＭＯＳトランジスタＱｎ２のドレインである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｅに接続され、第１メタル配線１１３ｅはさらに、コンタクト１１４ｎ２を介して第２メタル配線１１５に接続される。ここで、ＮＭＯＳトランジスタＱｎ１のソースとＮＭＯＳトランジスタＱｎ２のドレインは、第２メタル配線１１５を介して接続される。また、下部拡散層１０２ｎｂはＮＭＯＳトランジスタＱｎ２のソースとなり、シリサイド１０３、コンタクト１１２を介して第１メタル配線１１３ｆに接続され、第１メタル配線１１３ｆには基準電源Ｖｓｓが供給される。
第１メタル配線１１３ｂには、入力信号ＩＮ１が供給され、コンタクト１１１ａを介してゲート配線１０６ａに接続され、ＰＭＯＳトランジスタＱｐ１およびＮＭＯＳトランジスタＱｎ１のゲート電極に供給される。
第１メタル配線１１３ｄには、入力信号ＩＮ２が供給され、コンタクト１１１ｂを介してゲート配線１０６ｂに接続され、ＰＭＯＳトランジスタＱｐ２およびＮＭＯＳトランジスタＱｎ２のゲート電極に接続される。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、２入力ＮＡＮＤ回路を構成する４個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
（実施例２）
図３ａ及び図３ｂに、第２の実施例を示す。図３ａは、本発明の２入力ＮＡＮＤレイアウト（配置）の平面図、図３ｂは、カットラインＡ−Ａ’に沿った断面図を示す。
図３ａにおいて、図１のＮＡＮＤ回路のＰＭＯＳトランジスタＱｐ２、Ｑｐ１、ＮＭＯＳトランジスタＱｎ１、Ｑｎ２が右より１列に配置されている。
図３ａ、図３ｂにおいて、図２ａ、図２ｂと同じ構造の箇所については、２００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｐ、２０２ｎａ、２０２ｎｂが形成され、この平面状シリコン層２０２ｐ、２０２ｎａ、２０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｐ、２０２ｎａ、２０２ｎｂ）の表面に形成されるシリサイド層であり、平面上シリコン層２０２ｐ、２０２ｎａを接続する。２０４ｎ１、２０４ｎ２はｎ型シリコン柱、２０４ｐ１、２０４ｐ２はｐ型シリコン柱、２０５はシリコン柱２０４ｎ１、２０４ｎ２、２０４ｐ１、２０４ｐ２を取り巻くゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃはそれぞれゲート配線である。シリコン柱２０４ｎ１、２０４ｎ２の最上部には、それぞれｐ＋拡散層２０７ｐ１、２０７ｐ２が不純物注入等により形成され、シリコン柱２０４ｐ１、２０４ｐ２の最上部には、それぞれｎ＋拡散層２０７ｎ１、２０７ｎ２が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｐ１、２０９ｐ２、２０９ｎ１、２０９ｎ２はｐ＋拡散層２０７ｐ１、２０７ｐ２、ｎ＋拡散層２０７ｎ１、２０７ｎ２に接続されるシリサイド層、２１０ｐ１、２１０ｐ２、２１０ｎ１、２１０ｎ２は、シリサイド層２０９ｐ１、２０９ｐ２、２０９ｎ１、２０９ｎ２と第１メタル配線２１３ｂ、２１３ｂ、２１３ｄ、２１３ｄとをそれぞれ接続するコンタクト、２１１ａはゲート配線２０６ａと第１メタル配線２１３ｃを接続するコンタクト、２１１ｃはゲート配線２０６ｃと第１メタル配線２１３ｅを接続するコンタクトである。２１２はｎ＋拡散層２０２ｎｂと接続しているシリサイド層２０３と第１メタル配線２１３ｆを接続するコンタクトである。
また、ゲート配線２０６ｂは、後述する、ＰＭＯＳトランジスタＱｐ２のゲート電極２０６とＮＭＯＳトランジスタＱｎ２のゲート電極２０６とを接続する配線である。
シリコン柱２０４ｎ１、下部拡散層２０２ｐ、上部拡散層２０７ｐ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱２０４ｎ２、下部拡散層２０２ｐ、上部拡散層２０７ｐ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱２０４ｐ１、下部拡散層２０２ｎａ、上部拡散層２０７ｎ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱２０４ｐ２、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ２を構成する。
また、ＰＭＯＳトランジスタＱｐ１のゲート電極２０６にはゲート配線２０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極２０６にはゲート配線２０６ｂが接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極２０６には、ゲート配線２０６ａが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極２０６にはゲート配線２０６ｂ及び２０６ｃが接続される。
下部拡散層２０２ｐおよび拡散層２０２ｎａはＰＭＯＳトランジスタＱｐ１、Ｑｐ２、ＮＭＯＳトランジスタＱｎ１の共通ドレインとなり、出力ＯＵＴ１に接続される。ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層２０７ｐ１はシリサイド２０９ｐ１、コンタクト２１０ｐ１を介して第１メタル配線２１３ｂに接続され、第１メタル配線２１３ｂには電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＱｐ２のソースである上部拡散層２０７ｐ２はシリサイド２０９ｐ２、コンタクト２１０ｐ２を介して第１メタル配線２１３ｂに接続される。ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層２０７ｎ１はシリサイド２０９ｎ１、コンタクト２１０ｎ１を介して第１メタル配線２１３ｄに接続される。
ＮＭＯＳトランジスタＱｎ２のドレインである上部拡散層２０７ｎ２はシリサイド２０９ｎ２、コンタクト２１０ｎ２を介して第１メタル配線２１３ｄに接続される。ここで、ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層２０７ｎ１とＮＭＯＳトランジスタＱｎ２のドレインである上部拡散層２０７ｎ２は、第２メタル配線２１３ｄを介して接続される。また、下部拡散層２０２ｎｂはＮＭＯＳトランジスタＱｎ２のソースとなり、シリサイド２０３、コンタクト２１２を介して第１メタル配線２１３ｆに接続され、第１メタル配線２１３ｆには基準電源Ｖｓｓが供給される。
第１メタル配線２１３ｃには、入力信号ＩＮ１が供給され、コンタクト２１１ａを介してゲート配線２０６ａに接続され、ＰＭＯＳトランジスタＱｐ１およびＮＭＯＳトランジスタＱｎ１のゲート電極に供給される。
第１メタル配線２１３ｅには、入力信号ＩＮ２が供給され、コンタクト２１１ｃを介してゲート配線２０６ｃに接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極に供給され、且つ、ゲート配線２０６ｂを介してＰＭＯＳトランジスタＱｐ２のゲート電極に供給される。なお、本実施例では、メタル配線を省略するために、ＮＭＯＳトランジスタＱｎ２とＰＭＯＳトランジスタＱｐ２のゲート電極を延在させたゲート配線２０６ｂで接続しているが、空き領域である拡散層の間を通しているので、面積の増加にはならない。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、２入力ＮＡＮＤ回路を構成する４個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
また、ゲート配線２０６ｂを延在させることにより第１メタルのみで結線が可能であり、第２メタルを有効に使用できる。さらに、供給電源Ｖｃｃとなる第１メタル配線２１３ｂが右端に、基準電源Ｖｓｓとなる第１メタル配線２１３ｆが左端に配置されるので、本回路を左右に繰り返して配置する場合にそれぞれ電源を共有できるため、さらに面積を縮小することができる。
（実施例３）
図４ａ及び図４ｂに、第３の実施例を示す。図４ａは、本発明の２入力ＮＡＮＤレイアウト（配置）の平面図、図４ｂは、カットラインＡ−Ａ’に沿った断面図を示す。
図４のトランジスタの配置は、図３の配置と同じであり、ＰＭＯＳトランジスタＱｐ２、Ｑｐ１、ＮＭＯＳトランジスタＱｎ１、Ｑｎ２が右より１列に配置されている。
図３と異なるところは、ＰＭＯＳトランジスタＱｐ２とＮＭＯＳトランジスタＱｎ２のゲート入力信号の接続方法が異なるところである。図４ａ及び図４ｂにおいて、図３ａ、図３ｂと同じ構造の箇所については、同じ、２００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｐ、２０２ｎａ、２０２ｎｂが形成され、この平面状シリコン層２０２ｐ、２０２ｎａ、２０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｐ、２０２ｎａ、２０２ｎｂ）の表面に形成されるシリサイド層であり、平面上シリコン層２０２ｐ、２０２ｎａを接続する。２０４ｎ１、２０４ｎ２はｎ型シリコン柱、２０４ｐ１、２０４ｐ２はｐ型シリコン柱、２０５はシリコン柱２０４ｎ１、２０４ｎ２、２０４ｐ１、２０４ｐ２を取り巻くゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃはそれぞれゲート配線である。シリコン柱２０４ｎ１、２０４ｎ２の最上部には、それぞれｐ＋拡散層２０７ｐ１、２０７ｐ２が不純物注入等により形成され、シリコン柱２０４ｐ１、２０４ｐ２の最上部には、それぞれｎ＋拡散層２０７ｎ１、２０７ｎ２が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｐ１、２０９ｐ２、２０９ｎ１、２０９ｎ２はｐ＋拡散層２０７ｐ１、２０７ｐ２、ｎ＋拡散層２０７ｎ１、２０７ｎ２に接続されるシリサイド層、２１０ｐ１、２１０ｐ２、２１０ｎ１、２１０ｎ２は、シリサイド層２０９ｐ１、２０９ｐ２、２０９ｎ１、２０９ｎ２と第１メタル配線２１３ｂ、２１３ｂ、２１３ｄ、２１３ｄとをそれぞれ接続するコンタクト、２１１ａはゲート配線２０６ａと第１メタル配線２１３ｃを接続するコンタクト、２１１ｂはゲート配線２０６ｂと第１メタル配線２１３ａを接続するコンタクト、２１１ｃはゲート配線２０６ｃと第１メタル配線２１３ｅを接続するコンタクトである。
２１４ｂは第１メタル配線２１３ａと第２メタル配線２１５を接続するコンタクト、２１４ｃは第１メタル配線２０３ｅと第２メタル配線２１５とを接続するコンタクトである。
２１２はｎ＋拡散層２０２ｎｂと接続しているシリサイド層２０３と第１メタル配線２１３ｆを接続するコンタクトである。
シリコン柱２０４ｎ１、下部拡散層２０２ｐ、上部拡散層２０７ｐ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱２０４ｎ２、下部拡散層２０２ｐ、上部拡散層２０７ｐ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱２０４ｐ１、下部拡散層２０２ｎａ、上部拡散層２０７ｎ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱２０４ｐ２、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ２を構成する。
また、ＰＭＯＳトランジスタＱｐ１のゲート電極２０６にはゲート配線２０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極２０６にはゲート配線２０６ｂが接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極２０６には、ゲート配線２０６ａが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極２０６にはゲート配線２０６ｃが接続される。
下部拡散層２０２ｐおよび拡散層２０２ｎａはＰＭＯＳトランジスタＱｐ１、Ｑｐ２、ＮＭＯＳトランジスタＱｎ１の共通ドレインとなり、出力ＯＵＴ１に接続される。ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層２０７ｐ１はシリサイド２０９ｐ１、コンタクト２１０ｐ１を介して第１メタル配線２１３ｂに接続され、第１メタル配線２１３ｂには電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＱｐ２のソースである上部拡散層２０７ｐ２はシリサイド２０９ｐ２、コンタクト２１０ｐ２を介して第１メタル配線２１３ｂに接続される。ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層２０７ｎ１はシリサイド２０９ｎ１、コンタクト２１０ｎ１を介して第１メタル配線２１３ｄに接続される。
ＮＭＯＳトランジスタＱｎ２のドレインである上部拡散層２０７ｎ２はシリサイド２０９ｎ２、コンタクト２１０ｎ２を介して第１メタル配線２１３ｄに接続される。ここで、ＮＭＯＳトランジスタＱｎ１のソースとＮＭＯＳトランジスタＱｎ２のドレインは、第２メタル配線２１３ｄを介して接続される。また、下部拡散層２０２ｎｂはＮＭＯＳトランジスタＱｎ２のソースとなり、シリサイド２０３、コンタクト２１２を介して第１メタル配線２１３ｆに接続され、第１メタル配線２１３ｆには基準電源Ｖｓｓが供給される。
第１メタル配線２１３ｃには、入力信号ＩＮ１が供給され、コンタクト２１１ａを介してゲート配線２０６ａに接続され、ＰＭＯＳトランジスタＱｐ１およびＮＭＯＳトランジスタＱｎ１のゲート電極に供給される。
第１メタル配線２１３ａには、入力信号ＩＮ２が供給され、コンタクト２１１ｂを介してゲート配線２０６ｂに接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極２０６に接続され、且つ、コンタクト２１４ｂを介して第２メタル２１５に接続され、コンタクト２１４ｃ、第１メタル２１３ｅ及びコンタクト２１１ｃを介してゲート配線２０６ｃに接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極２０６に接続される。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、２入力ＮＡＮＤ回路を構成する４個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
また、第２メタルを用いることにより、実施例２のゲート配線２０６ｂが省略できる。
（実施例４）
図５ａおよび図５ｂに、第４の実施例を示す。図５ａは、本発明の２入力ＮＡＮＤレイアウト（配置）の平面図、図５ｂは、カットラインＡ−Ａ’に沿った断面図を示す。
図５のトランジスタの配置は、図２の配置と同じであり、ＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、ＮＭＯＳトランジスタＱｎ２が右より１列に配置されている。
図２と異なるところは、ＮＭＯＳトランジスタＱｎ２のソースとドレインの接続を入れ替えたところである。図２ａ、図２ｂと同じ構造の箇所については、同じ、１００番台の同等の記号で示す。
ＳＧＴは、ドレインとソースがそれぞれ下層部、上層部に位置し、構造上物理的な位置が異なる。製造工程上、できるだけ同等になるような製造を行うが、場合によっては、ドレインとソースの向きが異なることにより、電流特性に違いが出る可能性がある。本発明では、その点を改良したものである。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｎａ、１０２ｐ、１０２ｎｂが形成され、この平面状シリコン層１０２ｎａ、１０２ｐ、１０２ｎｂは不純物注入等により、それぞれｎ＋拡散層、ｐ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｎａ、１０２ｐ、１０２ｎｂ）の表面に形成されるシリサイド層であり、平面上シリコン層１０２ｎａ、１０２ｐを接続する。１０４ｎ１、１０４ｎ２はｎ型シリコン柱、１０４ｐ１、１０４ｐ２はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｐ１、１０４ｐ２を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂはそれぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｎ１、１０９ｎ２はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、ｎ＋拡散層１０７ｎ１、１０７ｎ２に接続されるシリサイド層、１１０ｐ１、１１０ｐ２、１１０ｎ１、１１０ｎ２は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｎ１、１０９ｎ２と第１メタル配線１１３ｃ、１１３ｃ、１１３ａ、１１３ｅとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ａと第１メタル配線１１３ｂを接続するコンタクト、１１１ｂはゲート配線１０６ｂと第１メタル配線１１３ｄを接続するコンタクトである。１１２はｎ＋拡散層１０２ｎｂと接続しているシリサイド層１０３と第１メタル配線１１３ｆを接続するコンタクトである。
１１４ｎ１は第１メタル配線１１３ａと第２メタル配線１１５を接続するコンタクト、１１４は第１メタル配線１１３ｆと第２メタル配線１１５とを接続するコンタクトである。
シリコン柱１０４ｎ１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２を構成する。
また、ＰＭＯＳトランジスタＱｐ１のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極１０６にはゲート配線１０６ｂが接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極１０６にはゲート配線１０６ａが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極１０６にはゲート配線１０６ｂが接続される。
下部拡散層１０２ｎａおよび１０２ｐはＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２の共通ドレインとなり、出力ＯＵＴ１に接続される。ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃには電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＱｐ２のソースである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して第１メタル配線１１３ｃに接続される。ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａはさらに、コンタクト１１４ｎ１を介して第２メタル配線１１５に接続される。ＮＭＯＳトランジスタＱｎ２のドレインである下部拡散層１０２ｎｂは、シリサイド層１０３、コンタクト１１２、第１メタル１１３ｆ、コンタクト１１４を介して第２メタル１１５に接続されており、第２メタル１１５を介してＮＭＯＳトランジスタＱｎ１のソースである上部拡散層１０７ｎ１とＮＭＯＳトランジスタＱｎ２のドレインである下部拡散層１０２ｎｂが接続される。ＮＭＯＳトランジスタＱｎ２のソースである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｅに接続され、第１メタル１１３ｅには基準電源Ｖｓｓが供給される。このような接続により、ＮＭＯＳトランジスタＱｎ１とＱｎ２のドレインとソースの向きを同じにすることができ、すなわち電流の流れる方向を同じにできるため、電流特性を合わせることができる。
第１メタル配線１１３ｂには、入力信号ＩＮ１が供給され、コンタクト１１１ａを介してゲート配線１０６ａに接続され、ＰＭＯＳトランジスタＱｐ１およびＮＭＯＳトランジスタＱｎ１のゲート電極に供給される。
第１メタル配線１１３ｄには、入力信号ＩＮ２が供給され、コンタクト１１１ｂを介してゲート配線１０６ｂに接続され、ＰＭＯＳトランジスタＱｐ２およびＮＭＯＳトランジスタＱｎ２のゲート電極に接続される。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、２入力ＮＡＮＤ回路を構成する４個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
さらに、ＮＭＯＳトランジスタＱｎ１とＮＭＯＳトランジスタＱｎ２の電流の流れる方向（ドレインとソースの向き）を同じにできるため、電流特性を合わせることができ、良好な特性が得られる。
（実施例５）
図６ａ及び図６ｂに、第５の実施例を示す。図６ａは、本発明の２入力ＮＡＮＤレイアウト（配置）の平面図、図６ｂは、カットラインＡ−Ａ’に沿った断面図を示す。
図６のトランジスタの配置は、図３の配置と同じであり、ＰＭＯＳトランジスタＱｐ２、Ｑｐ１、ＮＭＯＳトランジスタＱｎ１、Ｑｎ２の順番で右より１列に配置されている。
図３と異なるところは、ＮＭＯＳトランジスタＱｎ２のソースとドレインの接続を入れ替えたところである。図３ａ、図３ｂと同じ構造の箇所については、同じ、２００番台の同等の記号で示す。
ＳＧＴは、ドレインとソースがそれぞれ下層部、上層部に位置し、構造上物理的な位置が異なる。製造工程上、できるだけ同等になるような製造を行うが、場合によっては、ドレインとソースの向きが異なることにより、電流特性に違いが出る可能性がある。本発明では、その点を改良したものである。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｐ、２０２ｎａ、２０２ｎｂが形成され、この平面状シリコン層２０２ｐ、２０２ｎａ、２０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｐ、２０２ｎａ、２０２ｎｂ）の表面に形成されるシリサイド層であり、平面上シリコン層２０２ｐ、２０２ｎａを接続する。２０４ｎ１、２０４ｎ２はｎ型シリコン柱、２０４ｐ１、２０４ｐ２はｐ型シリコン柱、２０５はシリコン柱２０４ｎ１、２０４ｎ２、２０４ｐ１、２０４ｐ２を取り巻くゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂはそれぞれゲート配線である。シリコン柱２０４ｎ１、２０４ｎ２の最上部には、それぞれｐ＋拡散層２０７ｐ１、２０７ｐ２が不純物注入等により形成され、シリコン柱２０４ｐ１、２０４ｐ２の最上部には、それぞれｎ＋拡散層２０７ｎ１、２０７ｎ２が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｐ１、２０９ｐ２、２０９ｎ１、２０９ｎ２はｐ＋拡散層２０７ｐ１、２０７ｐ２、ｎ＋拡散層２０７ｎ１、２０７ｎ２に接続されるシリサイド層、２１０ｐ１、２１０ｐ２、２１０ｎ１、２１０ｎ２は、シリサイド層２０９ｐ１、２０９ｐ２、２０９ｎ１、２０９ｎ２と第１メタル配線２１３ｂ、２１３ｂ、２１３ｄ、２１３ｆとをそれぞれ接続するコンタクト、２１１ａはゲート配線２０６ａと第１メタル配線２１３ｃを接続するコンタクト、２１１ｃはゲート配線２０６ｂと第１メタル配線２１３ｅを接続するコンタクトである。２１２はｎ＋拡散層２０２ｎｂと接続しているシリサイド層２０３と第１メタル配線２１３ｄを接続するコンタクトである。
また、ゲート配線２０６ｂは、後述する、ＰＭＯＳトランジスタＱｐ２のゲート電極２０６とＮＭＯＳトランジスタＱｎ２のゲート電極２０６とを接続する配線である。
シリコン柱２０４ｎ１、下部拡散層２０２ｐ、上部拡散層２０７ｐ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱２０４ｎ２、下部拡散層２０２ｐ、上部拡散層２０７ｐ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱２０４ｐ１、下部拡散層２０２ｎａ、上部拡散層２０７ｎ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱２０４ｐ２、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ２を構成する。
また、ＰＭＯＳトランジスタＱｐ１のゲート電極２０６にはゲート配線２０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極２０６にはゲート配線２０６ｂが接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極２０６には、ゲート配線２０６ａが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極２０６にはゲート配線２０６ｂが接続される。
下部拡散層２０２ｐおよび拡散層２０２ｎａはＰＭＯＳトランジスタＱｐ１、Ｑｐ２、ＮＭＯＳトランジスタＱｎ１の共通ドレインとなり、出力ＯＵＴ１に接続される。ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層２０７ｐ１はシリサイド２０９ｐ１、コンタクト２１０ｐ１を介して第１メタル配線２１３ｂに接続され、第１メタル配線２１３ｂには電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＱｐ２のソースである上部拡散層２０７ｐ２はシリサイド２０９ｐ２、コンタクト２１０ｐ２を介して第１メタル配線２１３ｂに接続される。ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層２０７ｎ１はシリサイド２０９ｎ１、コンタクト２１０ｎ１を介して第１メタル配線２１３ｄに接続される。
ＮＭＯＳトランジスタＱｎ２のドレインである下部拡散層２０２ｎｂはシリサイド２０３、コンタクト２１２を介して第１メタル配線２１３ｄに接続される。ここで、ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層２０７ｎ１とＮＭＯＳトランジスタＱｎ２のドレインである下部拡散層２０２ｎｂは、第２メタル配線２１３ｄを介して接続される。また、ＮＭＯＳトランジスタＱｎ２の上部拡散層２０７ｎ２はソースとなり、シリサイド層２０９ｎ２、コンタクト２１０ｎ２１介して第１メタル配線２１３ｆに接続され、第１メタル配線２１３ｆには基準電源Ｖｓｓが供給される。
第１メタル配線２１３ｃには、入力信号ＩＮ１が供給され、コンタクト２１１ａを介してゲート配線２０６ａに接続され、ＰＭＯＳトランジスタＱｐ１およびＮＭＯＳトランジスタＱｎ１のゲート電極に供給される。
第１メタル配線２１３ｅには、入力信号ＩＮ２が供給され、コンタクト２１１ｃを介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極に供給され、且つ、ゲート配線２０６ｂはＰＭＯＳトランジスタＱｐ２のゲート電極に接続される。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、２入力ＮＡＮＤ回路を構成する４個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
また、第１メタルのみで結線が可能であり、第２メタルを有効に使用できる。さらに、ＮＭＯＳトランジスタＱｎ１とＮＭＯＳトランジスタＱｎ２の電流の流れる方向（ドレインとソースの向き）を同じにできるため、電流特性を合わせることができ、良好な特性が得られる。
（実施例６）
図７ａ及び図７ｂに、第６の実施例を示す。図７ａは、本発明の２入力ＮＡＮＤレイアウト（配置）の平面図、図７ｂは、カットラインＡ−Ａ’に沿った断面図を示す。
図７のトランジスタの配置は、図４の配置と同じであり、ＰＭＯＳトランジスタＱｐ２、Ｑｐ１、ＮＭＯＳトランジスタＱｎ１、Ｑｎ２が右より１列に配置されている。
図４と異なるところは、ＮＭＯＳトランジスタＱｎ２のソースとドレインの接続を入れ替えたところである。図４ａ、図４ｂと同じ構造の箇所については、同じ、２００番台の同等の記号で示す。
ＳＧＴは、ドレインとソースがそれぞれ下層部、上層部に位置し、構造上物理的な位置が異なる。製造工程上、できるだけ同等になるような製造を行うが、場合によっては、ドレインとソースの向きが異なることにより、電流特性に違いが出る可能性がある。本発明では、その点を改良したものである。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｐ、２０２ｎａ、２０２ｎｂが形成され、この平面状シリコン層２０２ｐ、２０２ｎａ、２０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｐ、２０２ｎａ、２０２ｎｂ）の表面に形成されるシリサイド層であり、平面上シリコン層２０２ｐ、２０２ｎａを接続する。２０４ｎ１、２０４ｎ２はｎ型シリコン柱、２０４ｐ１、２０４ｐ２はｐ型シリコン柱、２０５はシリコン柱２０４ｎ１、２０４ｎ２、２０４ｐ１、２０４ｐ２を取り巻くゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃはそれぞれゲート配線である。シリコン柱２０４ｎ１、２０４ｎ２の最上部には、それぞれｐ＋拡散層２０７ｐ１、２０７ｐ２が不純物注入等により形成され、シリコン柱２０４ｐ１、２０４ｐ２の最上部には、それぞれｎ＋拡散層２０７ｎ１、２０７ｎ２が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｐ１、２０９ｐ２、２０９ｎ１、２０９ｎ２はｐ＋拡散層２０７ｐ１、２０７ｐ２、ｎ＋拡散層２０７ｎ１、２０７ｎ２に接続されるシリサイド層、２１０ｐ１、２１０ｐ２、２１０ｎ１、２１０ｎ２は、シリサイド層２０９ｐ１、２０９ｐ２、２０９ｎ１、２０９ｎ２と第１メタル配線２１３ｂ、２１３ｂ、２１３ｄ、２１３ｆとをそれぞれ接続するコンタクト、２１１ａはゲート配線２０６ａと第１メタル配線２１３ｃを接続するコンタクト、２１１ｂはゲート配線２０６ｂと第１メタル配線２１３ａを接続するコンタクト、２１１ｃはゲート配線２０６ｃと第１メタル配線２１３ｅを接続するコンタクトである。
２１４ｂは第１メタル配線２１３ａと第２メタル配線２１５を接続するコンタクト、２１４ｃは第１メタル配線２０３ｅと第２メタル配線２１５とを接続するコンタクトである。
２１２はｎ＋拡散層２０２ｎｂと接続しているシリサイド層２０３と第１メタル配線２１３ｄを接続するコンタクトである。
シリコン柱２０４ｎ１、下部拡散層２０２ｐ、上部拡散層２０７ｐ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱２０４ｎ２、下部拡散層２０２ｐ、上部拡散層２０７ｐ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱２０４ｐ１、下部拡散層２０２ｎａ、上部拡散層２０７ｎ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱２０４ｐ２、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＱｎ２を構成する。
また、ＰＭＯＳトランジスタＱｐ１のゲート電極２０６にはゲート配線２０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極２０６にはゲート配線２０６ｂが接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極２０６には、ゲート配線２０６ａが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極２０６にはゲート配線２０６ｃが接続される。
下部拡散層２０２ｐおよび拡散層２０２ｎａはＰＭＯＳトランジスタＱｐ１、Ｑｐ２、ＮＭＯＳトランジスタＱｎ１の共通ドレインとなり、出力ＯＵＴ１に接続される。ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層２０７ｐ１はシリサイド２０９ｐ１、コンタクト２１０ｐ１を介して第１メタル配線２１３ｂに接続され、第１メタル配線２１３ｂには電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＱｐ２のソースである上部拡散層２０７ｐ２はシリサイド２０９ｐ２、コンタクト２１０ｐ２を介して第１メタル配線２１３ｂに接続される。ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層２０７ｎ１はシリサイド２０９ｎ１、コンタクト２１０ｎ１を介して第１メタル配線２１３ｄに接続される。
ＮＭＯＳトランジスタＱｎ２のドレインである下部部拡散層２０２ｎｂはシリサイド層２０３、コンタクト２１２を介して第１メタル配線２１３ｄに接続される。ここで、ＮＭＯＳトランジスタＱｎ１のソースとＮＭＯＳトランジスタＱｎ２のドレインは、第１メタル配線２１３ｄを介して接続される。また、上部拡散層２０７ｎ２はＮＭＯＳトランジスタＱｎ２のソースとなり、シリサイド２０９ｎ２、コンタクト２１０ｎ２を介して第１メタル配線２１３ｆに接続され、第１メタル配線２１３ｆには基準電源Ｖｓｓが供給される。
第１メタル配線２１３ｃには、入力信号ＩＮ１が供給され、コンタクト２１１ａを介してゲート配線２０６ａに接続され、ＰＭＯＳトランジスタＱｐ１およびＮＭＯＳトランジスタＱｎ１のゲート電極に供給される。
第１メタル配線２１３ａには、入力信号ＩＮ２が供給され、コンタクト２１１ｂを介してゲート配線２０６ｂに接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極２０６に接続され、且つ、コンタクト２１４ｂを介して第２メタル２１５に接続され、コンタクト２１４ｃ、第１メタル２１３ｅ及びコンタクト２１１ｃを介してゲート配線２０６ｃに接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極２０６に接続される。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、２入力ＮＡＮＤ回路を構成する４個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
また、第２メタルを用いることにより、実施例２のゲート配線２０６ｂが省略できる。さらに、ＮＭＯＳトランジスタＱｎ１とＮＭＯＳトランジスタＱｎ２の電流の流れる方向（ドレインとソースの向き）を同じにできるため、電流特性を合わせることができ、良好な特性が得られる。
（実施例７）
図８に、図１の２入力ＮＡＮＤ回路の変形例を示す。図１では、第１のＰＭＯＳトランジスタＱｐ１と第２のＰＭＯＳトランジスタＱｐ２のソースに供給される電源端子Ｖｃｃが共通に接続されているが、図８では、第１のＰＭＯＳトランジスタＱｐ１０と第２のＰＭＯＳトランジスタＱｐ２０のソースには、各々電源電圧Ｖｃｃが供給されている。動作としては同じであるが、トランジスタを配置する場合に、電源配線の配線方法が異なる。実施例７に、図８に基づいた配置を示す。
図９ａおよび図９ｂに、第７の実施例の配置を示す。図９ａは、本発明の２入力ＮＡＮＤレイアウト（配置）の平面図、図９ｂは、カットラインＡ−Ａ’に沿った断面図を示す。
図９ａにおいて、図８のＮＡＮＤ回路のＰＭＯＳトランジスタＱｐ１０、ＮＭＯＳトランジスタＱｎ１０、ＰＭＯＳトランジスタＱｐ２０、ＮＭＯＳトランジスタＱｎ２０が右より１列に配置されている。
図９ａ、図９ｂにおいて、図２ａ、図２ｂと同じ構造の箇所については、３００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）３０１などの絶縁膜上に平面状シリコン層３０２ｐａ、３０２ｎａ、３０２ｐｂ、３０２ｎｂが形成され、この平面状シリコン層３０２ｐａ、３０２ｎａ、３０２ｐｂ、３０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｐ＋拡散層、ｎ＋拡散層から構成される。３０３は、平面状シリコン層（３０２ｐａ、３０２ｎａ、３０２ｐｂ、３０２ｎｂ）の表面に形成されるシリサイド層であり、平面上シリコン層３０２ｐａ、３０２ｎａ、３０２ｐｂを接続する。３０４ｎ１、３０４ｎ２はｎ型シリコン柱、３０４ｐ１、３０４ｐ２はｐ型シリコン柱、３０５はシリコン柱３０４ｎ１、３０４ｎ２、３０４ｐ１、３０４ｐ２を取り巻くゲート絶縁膜、３０６はゲート電極、３０６ａ、３０６ｂはそれぞれゲート配線である。シリコン柱３０４ｎ１、３０４ｎ２の最上部には、それぞれｐ＋拡散層３０７ｐ１、３０７ｐ２が不純物注入等により形成され、シリコン柱３０４ｐ１、３０４ｐ２の最上部には、それぞれｎ＋拡散層３０７ｎ１、３０７ｎ２が不純物注入等により形成される。３０８はゲート絶縁膜３０５を保護するためのシリコン窒化膜、３０９ｐ１、３０９ｐ２、３０９ｎ１、３０９ｎ２はｐ＋拡散層３０７ｐ１、３０７ｐ２、ｎ＋拡散層３０７ｎ１、３０７ｎ２に接続されるシリサイド層、３１０ｐ１、３１０ｐ２、３１０ｎ１、３１０ｎ２は、シリサイド層３０９ｐ１、３０９ｐ２、３０９ｎ１、３０９ｎ２と第１メタル配線３１３ａ、３１３ｄ、３１３ｃ、３１３ｆとをそれぞれ接続するコンタクト、３１１ａはゲート配線３０６ａと第１メタル配線３１３ｂを接続するコンタクト、３１１ｂはゲート配線３０６ｂと第１メタル配線３１３ｅを接続するコンタクトである。３１２はｎ＋拡散層３０２ｎｂと接続しているシリサイド層３０３と第１メタル配線３１３ｇを接続するコンタクトである。
３１４ｎ１は第１メタル配線３１３ｃと第２メタル配線３１５を接続するコンタクト、３１４ｎ２は第１メタル配線３０３ｆと第２メタル配線３１５とを接続するコンタクトである。
シリコン柱３０４ｎ１、下部拡散層３０２ｐａ、上部拡散層３０７ｐ１、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＱｐ１０を構成し、シリコン柱３０４ｎ２、下部拡散層３０２ｐｂ、上部拡散層３０７ｐ２、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＱｐ２０を構成し、シリコン柱３０４ｐ１、下部拡散層３０２ｎａ、上部拡散層３０７ｎ１、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＱｎ１０を構成し、シリコン柱３０４ｐ２、下部拡散層３０２ｎｂ、上部拡散層３０７ｎ２、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＱｎ２０を構成する。
また、ＰＭＯＳトランジスタＱｐ１０のゲート電極３０６にはゲート配線３０６ａが接続され、ＰＭＯＳトランジスタＱｐ２０のゲート電極３０６にはゲート配線３０６ｂが接続され、ＮＭＯＳトランジスタＱｎ１０のゲート電極３０６には、ゲート配線３０６ａが接続され、ＮＭＯＳトランジスタＱｎ２０のゲート電極３０６にはゲート配線３０６ｂが接続される。
下部拡散層３０２ｐａ、３０２ｎａおよび３０２ｐｂはＰＭＯＳトランジスタＱｐ１０、Ｑｐ２０、ＮＭＯＳトランジスタＱｎ１０の共通ドレインとなり、出力ＯＵＴ１０に接続される。ＰＭＯＳトランジスタＱｐ１０のソースである上部拡散層３０７ｐ１はシリサイド３０９ｐ１、コンタクト３１０ｐ１を介して第１メタル配線３１３ａに接続され、第１メタル配線３１３ａには電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＱｐ２０のソースである上部拡散層３０７ｐ２はシリサイド３０９ｐ２、コンタクト３１０ｐ２を介して第１メタル配線３１３ｄに接続され、第１メタル配線３１３ｄには電源Ｖｃｃが供給される。ＮＭＯＳトランジスタＱｎ１０のソースである上部拡散層３０７ｎ１はシリサイド３０９ｎ１、コンタクト３１０ｎ１を介して第１メタル配線３１３ｃに接続され、第１メタル配線３１３ｃはさらに、コンタクト３１４ｎ１を介して第２メタル配線３１５に接続される。ＮＭＯＳトランジスタＱｎ２０のドレインである上部拡散層３０７ｎ２はシリサイド３０９ｎ２、コンタクト３１０ｎ２を介して第１メタル配線３１３ｆに接続され、第１メタル配線３１３ｆはさらに、コンタクト３１４ｎ２を介して第２メタル配線３１５に接続される。ここで、ＮＭＯＳトランジスタＱｎ１０のソースとＮＭＯＳトランジスタＱｎ２０のドレインは、第２メタル配線３１５を介して接続される。また、下部拡散層３０２ｎｂはＮＭＯＳトランジスタＱｎ２０のソースとなり、シリサイド３０３、コンタクト３１２を介して第１メタル配線３１３ｇに接続され、第１メタル配線３１３ｇには基準電源Ｖｓｓが供給される。
第１メタル配線３１３ｂには、入力信号ＩＮ１が供給され、コンタクト３１１ａを介してゲート配線３０６ａに接続され、ＰＭＯＳトランジスタＱｐ１０およびＮＭＯＳトランジスタＱｎ１０のゲート電極に供給される。
第１メタル配線３１３ｅには、入力信号ＩＮ２が供給され、コンタクト３１１ｂを介してゲート配線３０６ｂに接続され、ＰＭＯＳトランジスタＱｐ２０およびＮＭＯＳトランジスタＱｎ２０のゲート電極に接続される。
なお、第１メタル配線３１３ａに供給される供給電源Ｖｃｃと第１メタル配線３１３ｄに供給される供給電源Ｖｃｃは図示しない箇所で接続されており、同一の電源として供給される。
実施例の図では、電源Ｖｃｃが第１メタル配線３１３ａと第１メタル配線３１３ｄに分かれて供給されるが、各々、ＰＭＯＳトランジスタＱｐ１０とＱｐ２０の上部に配置されるので、面積の増加はなく、ＳＧＴの特徴を生かして、配置面積が縮小できる。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、２入力ＮＡＮＤ回路を構成する４個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
なお、図示しないが、図５あるいは図６のように、ＮＭＯＳトランジスタＱｎ２０のソースとドレインの接続を入れ替えて、電流の向きをＮＭＯＳトランジスタＱｎ１０と合わせることも可能である。
なお、図示はしないが、図９ａ、図９ｂにおいて、ＮＭＯＳトランジスタＱｎ２０とＰＭＯＳトランジスタＱｐ２０のゲート信号を供給する第１メタル配線３１３ｅ、コンタクト３１１ｂ、ゲート配線３０６ｂを、ＮＭＯＳトランジスタＱｎ２０の左側に配置すれば、すなわち、第２メタル配線３１５の外側に配置すれば、入力信号ＩＮ２を供給する第１メタル配線３１３ｅを第２メタルに制約されずに配置できるので、配置の自由度が向上する。
（実施例８）
図１０に、さらなる別の実施例を示す。本実施例の等価回路図は図８に従っている。
本実施例において、上述した実施例１〜実施例７と大きく異なるところは、ＰＭＯＳトランジスタＱｐ１０、Ｑｐ２０、ＮＭＯＳトランジスタＱｎ１０及びＱｎ２０のソースとドレインの向きを上下逆に配置したことである。
図１０ａは、本発明の２入力ＮＡＮＤレイアウト（配置）の平面図、図１０ｂは、カットラインＡ−Ａ’に沿った断面図を示す。
図１０ａにおいて、図８のＮＡＮＤ回路のＰＭＯＳトランジスタＱｐ１０、ＮＭＯＳトランジスタＱｎ１０、Ｑｎ２０、ＰＭＯＳトランジスタＱｐ２０が右より１列に配置されている。
図１０ａ、図１０ｂにおいて、図２ａ、図２ｂと同じ構造の箇所については、４００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）４０１などの絶縁膜上に平面状シリコン層４０２ｐａ、４０２ｎ、４０２ｐｂが形成され、この平面状シリコン層４０２ｐａ、４０２ｎ、４０２ｐｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｐ＋拡散層から構成される。４０３は、平面状シリコン層（４０２ｐａ、４０２ｎ、４０２ｐｂ）の表面に形成されるシリサイド層である。４０４ｎ１、４０４ｎ２はｎ型シリコン柱、４０４ｐ１、４０４ｐ２はｐ型シリコン柱、４０５はシリコン柱４０４ｎ１、４０４ｎ２、４０４ｐ１、４０４ｐ２を取り巻くゲート絶縁膜、４０６はゲート電極、４０６ａ、４０６ｂはそれぞれゲート配線である。柱状シリコン層４０４ｎ１、４０４ｎ２の最上部には、それぞれｐ＋拡散層４０７ｐ１、４０７ｐ２が不純物注入等により形成され、柱状シリコン層４０４ｐ１、４０４ｐ２の最上部には、それぞれｎ＋拡散層４０７ｎ１、４０７ｎ２が不純物注入等により形成される。４０８はゲート絶縁膜４０５を保護するためのシリコン窒化膜、４０９ｐ１、４０９ｐ２、４０９ｎ１、４０９ｎ２はｐ＋拡散層４０７ｐ１、４０７ｐ２、ｎ＋拡散層４０７ｎ１、４０７ｎ２に接続されるシリサイド層、４１０ｐ１、４１０ｐ２、４１０ｎ１、４１０ｎ２は、シリサイド層４０９ｐ１、４０９ｐ２、４０９ｎ１、４０９ｎ２と第１メタル配線４１３ｂ、４１３ｇ、４１３ｄ、４１３ｅとをそれぞれ接続するコンタクト、４１１ａはゲート配線４０６ａと第１メタル配線４１３ｃを接続するコンタクト、４１１ｂはゲート配線４０６ｂと第１メタル配線４１３ｆを接続するコンタクトである。４１２ａはｐ＋拡散層４０２ｐａと接続しているシリサイド層４０３と第１メタル配線４１３ａを接続するコンタクト、４１２ｂはｐ＋拡散層４０２ｐｂと接続しているシリサイド層４０３と第１メタル配線４１３ｈを接続するコンタクトである。
４１４ｐ１は第１メタル配線４１３ｂと第２メタル配線４１５を接続するコンタクト、４１４ｐ２は第１メタル配線４１３ｇと第２メタル配線４１５を接続するコンタクト、４１４ｎ１は第１メタル配線４１３ｄと第２メタル配線４１５を接続するコンタクトである。
シリコン柱４０４ｎ１、下部拡散層４０２ｐａ、上部拡散層４０７ｐ１、ゲート絶縁膜４０５、ゲート電極４０６により、ＰＭＯＳトランジスタＱｐ１０を構成し、シリコン柱４０４ｎ２、下部拡散層４０２ｐｂ、上部拡散層４０７ｐ２、ゲート絶縁膜４０５、ゲート電極４０６により、ＰＭＯＳトランジスタＱｐ２０を構成し、シリコン柱４０４ｐ１、下部拡散層４０２ｎ、上部拡散層４０７ｎ１、ゲート絶縁膜４０５、ゲート電極４０６により、ＮＭＯＳトランジスタＱｎ１０を構成し、シリコン柱４０４ｐ２、下部拡散層４０２ｎ、上部拡散層４０７ｎ２、ゲート絶縁膜４０５、ゲート電極４０６により、ＮＭＯＳトランジスタＱｎ２０を構成する。
また、ＰＭＯＳトランジスタＱｐ１０のゲート電極４０６にはゲート配線４０６ａが接続され、ＰＭＯＳトランジスタＱｐ２０のゲート電極４０６にはゲート配線４０６ｂが接続され、ＮＭＯＳトランジスタＱｎ１０のゲート電極４０６にはゲート配線４０６ａが接続され、ＮＭＯＳトランジスタＱｎ２０のゲート電極４０６にはゲート配線４０６ｂが接続される。
第２メタル配線４１５はＰＭＯＳトランジスタＱｐ１０、Ｑｐ２０、ＮＭＯＳトランジスタＱｎ１０の共通ドレインとなり、出力ＯＵＴ１０に接続される。ＰＭＯＳトランジスタＱｐ１０のソースとなる下部拡散層４０２ｐａはシリサイド４０３、コンタクト４１２ａを介して第１メタル配線４１３ａに接続され、第１メタル配線４１３ａには電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＱｐ２０のソースとなる下部拡散層４０２ｐｂはシリサイド４０３、コンタクト４１２ｂを介して第１メタル配線４１３ｈに接続され、第１メタル配線４１３ｈには電源Ｖｃｃが供給される。ＮＭＯＳトランジスタＱｎ１０のソースである下部拡散層４０２ｎはＮＭＯＳトランジスタＱｎ２０のドレインとなる。ＮＭＯＳトランジスタＱｎ２０のソースとなる上部拡散層４０７ｎ２はシリサイド４０９ｎ２、コンタクト４１０ｎ２を介して第１メタル配線４１３ｅに接続され、第１メタル配線４１３ｅには基準電源Ｖｓｓが供給される。
第１メタル配線４１３ｃには入力信号ＩＮ１が供給され、コンタクト４１１ａを介してゲート配線４０６ａに接続され、ＰＭＯＳトランジスタＱｐ１０およびＮＭＯＳトランジスタＱｎ１０のゲート電極４０６に供給される。
第１メタル配線４１３ｆには、入力信号ＩＮ２が供給され、コンタクト４１１ｂを介してゲート配線４０６ｂに接続され、ＰＭＯＳトランジスタＱｐ２０およびＮＭＯＳトランジスタＱｎ２０のゲート電極４０６に供給される。
実施例では、電源Ｖｃｃが第１メタル配線４１３ａと第１メタル配線４１３ｈに分かれて供給されるが、各々、図面上の左右の端に配置されるので、図示しない本発明の実施例を左右に連続で配置する場合に、共有化でき、面積増にはならないで配置が可能であり、ＳＧＴの特徴を生かして、配置面積が縮小できる。
また、本実施例では、出力ＯＵＴ１０を第２メタルで出力できるので、出力の取り出し方に自由度がある。例えば、出力配線となる第２メタル４１５は、図１０ａの右方向にも、左方向にも、自由に取り出せる。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、２入力ＮＡＮＤ回路を構成する４個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
（実施例９）
図１１ａ、図１１ｂ及び図１１ｃに、第９の実施例として、第８の実施例の変形例を示す。図１１ａは、本発明の２入力ＮＡＮＤレイアウト（配置）の平面図、図１１ｂは、カットラインＡ−Ａ’に沿った断面図、図１１ｃは、カットラインＢ−Ｂ’に沿った断面図を示す。電源Ｖｃｃは共通で供給するので、図１の回路図に従う。
図１１ａにおいて、図１のＮＡＮＤ回路のＰＭＯＳトランジスタＱｐ１、ＮＭＯＳトランジスタＱｎ１、Ｑｎ２、ＰＭＯＳトランジスタＱｐ２が右より１列に配置されている。
図１１ａ、図１１ｂにおいて、図１０ａ、図１０ｂと同じ構造の箇所については、５００番台の同等の記号で示してある。
本実施例と第８実施例（図１０ａ、図１０ｂ）との違いは、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２にＶｃｃ電源を供給するコンタクト５１２ａ、５１２ｂを、図１０ａ、図１０ｂでは、左右に配置しているのに対して、図１１ａでは図の上下（図１１ｃでは図の左右）に配置していることである。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）５０１などの絶縁膜上に平面状シリコン層５０２ｐａ、５０２ｎ、５０２ｐｂが形成され、この平面状シリコン層５０２ｐａ、５０２ｎ、５０２ｐｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｐ＋拡散層から構成される。５０３は、平面状シリコン層（５０２ｐａ、５０２ｎ、５０２ｐｂ）の表面に形成されるシリサイド層である。５０４ｎ１、５０４ｎ２はｎ型シリコン柱、５０４ｐ１、５０４ｐ２はｐ型シリコン柱、５０５はシリコン柱５０４ｎ１、５０４ｎ２、５０４ｐ１、５０４ｐ２を取り巻くゲート絶縁膜、５０６はゲート電極、５０６ａ、５０６ｂ、５０６ｃ、５０６ｄはそれぞれゲート配線である。シリコン柱５０４ｎ１、５０４ｎ２の最上部には、それぞれｐ＋拡散層５０７ｐ１、５０７ｐ２が不純物注入等により形成され、シリコン柱５０４ｐ１、５０４ｐ２の最上部には、それぞれｎ＋拡散層５０７ｎ１、５０７ｎ２が不純物注入等により形成される。５０８はゲート絶縁膜５０５を保護するためのシリコン窒化膜、５０９ｐ１、５０９ｐ２、５０９ｎ１、５０９ｎ２はｐ＋拡散層５０７ｐ１、５０７ｐ２、ｎ＋拡散層５０７ｎ１、５０７ｎ２に接続されるシリサイド層、５１０ｐ１、５１０ｐ２、５１０ｎ１、５１０ｎ２は、シリサイド層５０９ｐ１、５０９ｐ２、５０９ｎ１、５０９ｎ２と第１メタル配線５１３ｂ、５１３ｅ、５１３ｃ、５１３ｄとをそれぞれ接続するコンタクト、５１１ａはゲート配線５０６ａと第１メタル配線５１３ａを接続するコンタクト、５１１ｂはゲート配線５０６ｄと第１メタル配線５１３ｆを接続するコンタクトである。図１１ａ、図１１ｃにおいて、５１２ａはｐ＋拡散層５０２ｐａと接続しているシリサイド層５０３と第１メタル配線５１３ｇを接続するコンタクトである。図１１ａにおいて、５１２ｂはｐ＋拡散層５０２ｐｂと接続しているシリサイド層５０３と第１メタル配線５１３ｈを接続するコンタクトである。
５１４ｐ１は第１メタル配線５１３ｂと第２メタル配線５１５を接続するコンタクト、５１４ｐ２は第１メタル配線５１３ｅと第２メタル配線５１５を接続するコンタクト、５１４ｎ１は第１メタル配線５１３ｃと第２メタル配線５１５を接続するコンタクトである。
シリコン柱５０４ｎ１、下部拡散層５０２ｐａ、上部拡散層５０７ｐ１、ゲート絶縁膜５０５、ゲート電極５０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱５０４ｎ２、下部拡散層５０２ｐｂ、上部拡散層５０７ｐ２、ゲート絶縁膜５０５、ゲート電極５０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱５０４ｐ１、下部拡散層５０２ｎ、上部拡散層５０７ｎ１、ゲート絶縁膜５０５、ゲート電極５０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱５０４ｐ２、下部拡散層５０２ｎ、上部拡散層５０７ｎ２、ゲート絶縁膜５０５、ゲート電極５０６により、ＮＭＯＳトランジスタＱｎ２を構成する。
また、ＰＭＯＳトランジスタＱｐ１のゲート電極５０６にはゲート配線５０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極５０６にはゲート配線５０６ｄが接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極５０６には、ゲート配線５０６ｂを経由してゲート配線５０６ａが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極５０６にはゲート配線５０６ｃを経由してゲート配線５０６ｄが接続される。
第２メタル配線５１５はＰＭＯＳトランジスタＱｐ１、Ｑｐ２、ＮＭＯＳトランジスタＱｎ１の共通ドレインとなり、出力ＯＵＴ１に接続される。ＰＭＯＳトランジスタＱｐ１のソースとなる下部拡散層５０２ｐａはシリサイド５０３、コンタクト５１２ａを介して第１メタル配線５１３ｇに接続され、さらに、コンタクト５１４ａを介して第２メタル配線５１６に接続される。第２メタル配線５１６には電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＱｐ２のソースとなる下部拡散層５０２ｐｂはシリサイド５０３、コンタクト５１２ｂを介して第１メタル配線５１３ｈに接続され、さらに、コンタクト５１４ｂを介して第２メタル配線５１６に接続される。ＮＭＯＳトランジスタＱｎ１のソースである下部拡散層５０２ｎはＮＭＯＳトランジスタＱｎ２のドレインとなる。ＮＭＯＳトランジスタＱｎ２のソースとなる上部拡散層５０７ｎ２はシリサイド５０９ｎ２、コンタクト５１０ｎ２を介して第１メタル配線５１３ｄに接続され、第１メタル配線５１３ｄには基準電源Ｖｓｓが供給される。
第１メタル配線５１３ａには入力信号ＩＮ１が供給され、コンタクト５１１ａを介してゲート配線５０６ａに接続され、ＰＭＯＳトランジスタＱｐ１およびＮＭＯＳトランジスタＱｎ１のゲート電極５０６に供給される。
第１メタル配線５１３ｆには、入力信号ＩＮ２が供給され、コンタクト５１１ｂを介してゲート配線５０６ｄに接続され、ＰＭＯＳトランジスタＱｐ２およびＮＭＯＳトランジスタＱｎ２のゲート電極５０６に供給される。
この回路のレイアウトの基本単位をユニットブロックとして、１点鎖線でＵＢ５００を示す。このユニット単位で、複数のＮＡＮＤ回路を上下に配置すれば、電源Ｖｃｃを供給するコンタクト５１２ａ、５１２ｂを共有でき、面積増を抑えることが可能である。
本実施例は第８実施例に対して、トランジスタＱｐ１、Ｑｐ２にＶｃｃ電源を供給するコンタクト５１２ａ、５１２ｂを、図の上下に配置していることにより、図において、左右の幅が大幅に縮小できる。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、２入力ＮＡＮＤ回路を構成する４個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
（実施例１０）
図１２ａ、図１２ｂおよび図１２ｃに、第１０の実施例として、第９の実施例の変形例を示す。図１２ａは、本発明の２入力ＮＡＮＤレイアウト（配置）の平面図、図１２ｂは、カットラインＡ−Ａ’に沿った断面図、図１２ｃは、カットラインＢ−Ｂ’に沿った断面図を示す。
図１２ａは、図１のＮＡＮＤ回路を４セット配置した例である。図の右最上部より、ＰＭＯＳトランジスタＱｐ１１、ＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２、ＰＭＯＳトランジスタＱｐ１２が１列に配置されている。同様にして、次の列に、ＰＭＯＳトランジスタＱｐ２１、ＮＭＯＳトランジスタＱｎ２１、Ｑｎ２２、ＰＭＯＳトランジスタＱｐ２２が１列に配置され、さらに下の列に、ＰＭＯＳトランジスタＱｐ３１、ＮＭＯＳトランジスタＱｎ３１、Ｑｎ３２、ＰＭＯＳトランジスタＱｐ３２が１列に配置され、４列目にＰＭＯＳトランジスタＱｐ４１、ＮＭＯＳトランジスタＱｎ４１、Ｑｎ４２、ＰＭＯＳトランジスタＱｐ４２が１列に配置されている。これらのＮＡＮＤ回路４セットを一つにまとめて、ＮＡＮＤ回路ユニットブロックＵＢ６００を構成する。
図１２ａ、図１２ｂ、図１２ｃにおいて、図１１ａ、図１１ｂ、図１１ｃと同じ構造の箇所については、６００番台の同等の記号で示してあり、同じところは説明を省略し、本発明と第９実施例と異なるところのみを説明する。
本実施例では、ＰＭＯＳトランジスタＱｐ１１、Ｑｐ２１、Ｑｐ３１、Ｑｐ４１に電源Ｖｃｃを供給するためのコンタクト６１２ａ、ＰＭＯＳトランジスタＱｐ１２、Ｑｐ２２、Ｑｐ３２、Ｑｐ４２に電源Ｖｃｃを供給するコンタクト６１２ｂをＮＡＮＤ回路４セットに一対設けている。さらに、電源Ｖｃｃを供給するメタル配線として、図１２ａの左右方向に延在して配置された第２メタル６１６を設けている。図１２ｃにおいて、ＰＭＯＳトランジスタＱｐ１１、Ｑｐ２１、Ｑｐ３１、Ｑｐ４１は平面状シリコン層６０２ｐａにソースを接続されており、平面状シリコン層６０２ｐａに接続されたシリサイド６０３、コンタクト６１２ａを介して第１メタル配線６１３ｋに接続され、第１メタル配線６１３ｋはコンタクト６１４ｋを介して第２メタル配線６１６に接続される。第２メタル配線６１６は図１２ａに示す通り、図の上側左右、下側左右及び左側上下に延在配置されており、左右から自由に電源Ｖｃｃを供給できる。さらに、電源Ｖｃｃをブロック単位で供給することで、図１１の実施例に対して図の上下方向も最小間隔で配置できるため、縮小できる。
なお、本実施例では、ＮＡＮＤ回路４セットに一対のコンタクトを設けたが、電源の供給経路は、シリサイド層６０３を経由して電流が流れるので、シリサイド配線の抵抗により、電圧降下を引き起こす場合がある。消費電流量と抵抗値を考慮してセット数を決めれば良い。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、２入力ＮＡＮＤ回路を構成する４個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
（実施例１１）
図１３ａおよび図１３ｂに、第１１の実施例の配置を示す。図１３ａは、本発明の２入力ＮＡＮＤレイアウト（配置）の平面図、図１３ｂは、カットラインＡ−Ａ’に沿った断面図を示す。
図１３ａにおいて、図１のＮＡＮＤ回路のＰＭＯＳトランジスタＱｐ２、Ｑｐ１、ＮＭＯＳトランジスタＱｎ１、Ｑｎ２が右より１列に配置されている。
図１３ａ、図１３ｂにおいて、図２ａ、図２ｂと同じ構造の箇所については、７００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）７０１などの絶縁膜上に平面状シリコン層７０２ｐ、７０２ｎが形成され、この平面状シリコン層７０２ｐ、７０２ｎは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層から構成される。７０３は、平面状シリコン層（７０２ｐ、７０２ｎ）の表面に形成されるシリサイド層である。７０４ｎ１、７０４ｎ２、はｎ型シリコン柱、７０４ｐ１、７０４ｐ２はｐ型シリコン柱、７０５はシリコン柱７０４ｎ１、７０４ｎ２、７０４ｐ１、７０４ｐ２を取り巻くゲート絶縁膜、７０６はゲート電極、７０６ａ、７０６ｂ、７０６ｃはそれぞれゲート配線である。シリコン柱７０４ｎ１、７０４ｎ２の最上部には、それぞれｐ＋拡散層７０７ｐ１、７０７ｐ２が不純物注入等により形成され、シリコン柱７０４ｐ１、７０４ｐ２の最上部には、それぞれｎ＋拡散層７０７ｎ１、７０７ｎ２が不純物注入等により形成される。７０８はゲート絶縁膜７０５を保護するためのシリコン窒化膜、７０９ｐ１、７０９ｐ２、７０９ｎ１、７０９ｎ２はｐ＋拡散層７０７ｐ１、７０７ｐ２、ｎ＋拡散層７０７ｎ１、７０７ｎ２に接続されるシリサイド層、７１０ｐ１、７１０ｐ２、７１０ｎ１、７１０ｎ２は、シリサイド層７０９ｐ１、７０９ｐ２、７０９ｎ１、７０９ｎ２と第１メタル配線７１３ｄ、７１３ｃ、７１３ｆ、７１３ｇとをそれぞれ接続するコンタクト、７１１ａはゲート配線７０６ａと第１メタル配線７１３ｅを接続するコンタクト、７１１ｂはゲート配線７０６ｂと第１メタル配線７１３ｂを接続するコンタクトである。７１２はｐ＋拡散層７０２ｐと接続しているシリサイド層７０３と第１メタル配線７１３ａを接続するコンタクトである。
７１４ｐ１は第１メタル配線７１３ｄと第２メタル配線７１５を接続するコンタクト、７１４ｐ２は第１メタル配線７１３ｃと第２メタル配線７１５を接続するコンタクト、７１４ｎ１は第１メタル配線７１３ｆと第２メタル配線７１５を接続するコンタクトである。
シリコン柱７０４ｎ１、下部拡散層７０２ｐ、上部拡散層７０７ｐ１、ゲート絶縁膜７０５、ゲート電極７０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱７０４ｎ２、下部拡散層７０２ｐ、上部拡散層７０７ｐ２、ゲート絶縁膜７０５、ゲート電極７０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱７０４ｐ１、下部拡散層７０２ｎ、上部拡散層７０７ｎ１、ゲート絶縁膜７０５、ゲート電極７０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱７０４ｐ２、下部拡散層７０２ｎ、上部拡散層７０７ｎ２、ゲート絶縁膜７０５、ゲート電極７０６により、ＮＭＯＳトランジスタＱｎ２を構成する。
また、ＰＭＯＳトランジスタＱｐ１のゲート電極７０６にはゲート配線７０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極７０６にはゲート配線７０６ｂが接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極７０６には、ゲート配線７０６ａが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極７０６にはゲート配線７０６ｃを介してゲート配線７０６ｂが接続される。
第２メタル配線７１５はＰＭＯＳトランジスタＱｐ１、Ｑｐ２、ＮＭＯＳトランジスタＱｎ１の共通ドレインとなり、出力ＯＵＴ１に接続される。ＰＭＯＳトランジスタＱｐ１およびＱｐ２のソースとなる下部拡散層７０２ｐはシリサイド７０３、コンタクト７１２を介して第１メタル配線７１３ａに接続され、第１メタル配線７１３ａには電源Ｖｃｃが供給される。ＮＭＯＳトランジスタＱｎ１のソースである下部拡散層７０２ｎはＮＭＯＳトランジスタＱｎ２のドレインとなる。ＮＭＯＳトランジスタＱｎ２のソースとなる上部拡散層７０７ｎ２はシリサイド７０９ｎ２、コンタクト７１０ｎ２を介して第１メタル配線７１３ｇに接続され、第１メタル配線７１３ｇには基準電源Ｖｓｓが供給される。
第１メタル配線７１３ｅには入力信号ＩＮ１が供給され、コンタクト７１１ａを介してゲート配線７０６ａに接続され、ＰＭＯＳトランジスタＱｐ１およびＮＭＯＳトランジスタＱｎ１のゲート電極７０６に供給される。
第１メタル配線７１３ｂには、入力信号ＩＮ２が供給され、コンタクト７１１ｂを介してゲート配線７０６ｂに接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極７０６に供給されるとともに、ゲート配線７０６ｃを経由してＮＭＯＳトランジスタＱｎ２のゲート電極７０６に供給される。
本実施例では、電源Ｖｃｃの供給が図の最右側、基準電源Ｖｓｓの供給が図の最左側から配線できるので、図示しない、本回路を左右に複数配置する場合に、電源Ｖｃｃ、基準電源Ｖｓｓ同士を共有化して配置でき、更なる面積の縮小化が可能となる。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、２入力ＮＡＮＤ回路を構成する４個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
（実施例１２）
図１４には、さらに別のＮＡＮＤ回路図を示す。図１との違いは、ＰＭＯＳトランジスタＱｐ２００と、ＮＭＯＳトランジスタＱｎ２００の入力信号が、別配線にて接続されていることである。ＰＭＯＳトランジスタＱｐ２００ゲートには信号ＩＮ２ａが入力され、ＮＭＯＳトランジスタＱｎ２００のゲートには、信号ＩＮ２ｂが入力される。信号ＩＮ２ａと信号ＩＮ２ｂは、図で示す通り、別な箇所において、共通の信号ＩＮ２に接続されているので、動作としては、図１と同じである。配置の都合で、入力信号ＩＮ２ａ、ＩＮ２ｂを別系統で配線したものである。
図１４の接続に従った実施例を図１５に示す。図１５は、図１３の変形例である。
図１５ａおよび図１５ｂに、第１２の実施例の配置を示す。図１５ａは、本発明の２入力ＮＡＮＤレイアウト（配置）の平面図、図１５ｂは、カットラインＡ−Ａ’に沿った断面図を示す。
図１５ａにおいて、図１のＮＡＮＤ回路のＰＭＯＳトランジスタＱｐ２００、Ｑｐ１００、ＮＭＯＳトランジスタＱｎ１００、Ｑｎ２００が右より１列に配置されている。
図１５ａ、図１５ｂにおいて、図１３ａ、図１３ｂと同じ構造の箇所については、同じ７００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）７０１などの絶縁膜上に平面状シリコン層７０２ｐ、７０２ｎが形成され、この平面状シリコン層７０２ｐ、７０２ｎは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層から構成される。７０３は、平面状シリコン層（７０２ｐ、７０２ｎ）の表面に形成されるシリサイド層である。７０４ｎ１、７０４ｎ２、はｎ型シリコン柱、７０４ｐ１、７０４ｐ２はｐ型シリコン柱、７０５はシリコン柱７０４ｎ１、７０４ｎ２、７０４ｐ１、７０４ｐ２を取り巻くゲート絶縁膜、７０６はゲート電極、７０６ａ、７０６ｂ、７０６ｃはそれぞれゲート配線である。シリコン柱７０４ｎ１、７０４ｎ２の最上部には、それぞれｐ＋拡散層７０７ｐ１、７０７ｐ２が不純物注入等により形成され、シリコン柱７０４ｐ１、７０４ｐ２の最上部には、それぞれｎ＋拡散層７０７ｎ１、７０７ｎ２が不純物注入等により形成される。７０８はゲート絶縁膜７０５を保護するためのシリコン窒化膜、７０９ｐ１、７０９ｐ２、７０９ｎ１、７０９ｎ２はｐ＋拡散層７０７ｐ１、７０７ｐ２、ｎ＋拡散層７０７ｎ１、７０７ｎ２に接続されるシリサイド層、７１０ｐ１、７１０ｐ２、７１０ｎ１、７１０ｎ２は、シリサイド層７０９ｐ１、７０９ｐ２、７０９ｎ１、７０９ｎ２と第１メタル配線７１３ｄ、７１３ｃ、７１３ｆ、７１３ｇとをそれぞれ接続するコンタクト、７１１ａはゲート配線７０６ａと第１メタル配線７１３ｅを接続するコンタクト、７１１ｂはゲート配線７０６ｂと第１メタル配線７１３ｂを接続するコンタクト、７１１ｃはゲート配線７０６ｃと第１メタル配線７１３ｈを接続するコンタクトである。７１２はｐ＋拡散層７０２ｐと接続しているシリサイド層７０３と第１メタル配線７１３ａを接続するコンタクトである。
７１４ｐ１は第１メタル配線７１３ｄと第２メタル配線７１５を接続するコンタクト、７１４ｐ２は第１メタル配線７１３ｃと第２メタル配線７１５を接続するコンタクト、７１４ｎ１は第１メタル配線７１３ｆと第２メタル配線７１５を接続するコンタクトである。
シリコン柱７０４ｎ１、下部拡散層７０２ｐ、上部拡散層７０７ｐ１、ゲート絶縁膜７０５、ゲート電極７０６により、ＰＭＯＳトランジスタＱｐ１００を構成し、シリコン柱７０４ｎ２、下部拡散層７０２ｐ、上部拡散層７０７ｐ２、ゲート絶縁膜７０５、ゲート電極７０６により、ＰＭＯＳトランジスタＱｐ２００を構成し、シリコン柱７０４ｐ１、下部拡散層７０２ｎ、上部拡散層７０７ｎ１、ゲート絶縁膜７０５、ゲート電極７０６により、ＮＭＯＳトランジスタＱｎ１００を構成し、シリコン柱７０４ｐ２、下部拡散層７０２ｎ、上部拡散層７０７ｎ２、ゲート絶縁膜７０５、ゲート電極７０６により、ＮＭＯＳトランジスタＱｎ２００を構成する。
また、ＰＭＯＳトランジスタＱｐ１００のゲート電極７０６にはゲート配線７０６ａが接続され、ＰＭＯＳトランジスタＱｐ２００のゲート電極７０６にはゲート配線７０６ｂが接続され、ＮＭＯＳトランジスタＱｎ１００のゲート電極７０６には、ゲート配線７０６ａが接続され、ＮＭＯＳトランジスタＱｎ２００のゲート電極７０６にはゲート配線７０６ｃが接続される。
第２メタル配線７１５はＰＭＯＳトランジスタＱｐ１００、Ｑｐ２００、ＮＭＯＳトランジスタＱｎ１００の共通ドレインとなり、出力ＯＵＴ１００に接続される。ＰＭＯＳトランジスタＱｐ１００およびＱｐ２００のソースとなる下部拡散層７０２ｐはシリサイド７０３、コンタクト７１２を介して第１メタル配線７１３ａに接続され、第１メタル配線７１３ａには電源Ｖｃｃが供給される。ＮＭＯＳトランジスタＱｎ１００のソースである下部拡散層７０２ｎはＮＭＯＳトランジスタＱｎ２００のドレインとなる。ＮＭＯＳトランジスタＱｎ２００のソースとなる上部拡散層７０７ｎ２はシリサイド７０９ｎ２、コンタクト７１０ｎ２を介して第１メタル配線７１３ｇに接続され、第１メタル配線７１３ｇには基準電源Ｖｓｓが供給される。
第１メタル配線７１３ｅには入力信号ＩＮ１が供給され、コンタクト７１１ａを介してゲート配線７０６ａに接続され、ＰＭＯＳトランジスタＱｐ１００およびＮＭＯＳトランジスタＱｎ１００のゲート電極７０６に供給される。
第１メタル配線７１３ｂには、入力信号ＩＮ２ａが供給され、コンタクト７１１ｂを介してゲート配線７０６ｂに接続され、ＰＭＯＳトランジスタＱｐ２００のゲート電極７０６に供給される。
第１メタル配線７１３ｈには入力信号ＩＮ２ｂが供給され、コンタクト７１１ｃを介してゲート配線７０６ｃに接続され、ＮＭＯＳトランジスタＱｎ２００のゲート電極７０６に供給される。
なお、入力信号ＩＮ２ａ、ＩＮ２ｂは図１の入力信号ＩＮ２と同等であるが、第１メタル配線の接続箇所が異なるため、便宜上、信号名を区別してある。
本実施例では、入力信号用の配線（第１メタル配線７１３ｃ）が図１３に対して増加するが、図１３におけるゲート配線７０６ｃが省略できるので、図示しない、図の上下に複数回路を配置した場合に、最小ピッチにて配置できるので、上下方向に縮小が可能である。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、２入力ＮＡＮＤ回路を構成する４個のＳＧＴを１列に配置でき、面積が縮小された半導体装置が提供できる。
以上の実施例では、基板上に形成された埋め込み酸化膜層（ＢＯＸ）などの絶縁膜上に平面状シリコンを配置したプロセスの例を用いて配置を説明したが、バルクのＣＭＯＳプロセスを用いても同様である。一例として、図１６に、図２の実施例を、バルクＣＭＯＳプロセスにて配置した実施例を示す。
図１６ａは、本発明の２入力ＮＡＮＤレイアウト（配置）の平面図、図１６ｂは、カットラインＡ−Ａ’に沿った断面図を示す。
図１６ａにおいて、図１のＮＡＮＤ回路のＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランイスタＱｐ１、Ｑｐ２、ＮＭＯＳトランジスタＱｎ２が右より１列に配置されていることは、図２と同じである。また、図１６ａ、図１６ｂにおいて、図２ａ、図２ｂと同じ構造の箇所については、同じ１００番台の同等の記号で示してある。
特許文献４（特許第４７５６２２１号公報）を参照して、図２のＢＯＸプロセスと図１６のバルクＣＭＯＳプロセスでは、図１６ａの平面図では違いがないが、図１６ｂの断面図において、異なる点がある。図１６ｂにおいて、１５０は、ｐ型シリコン基板である。１６０は、素子分離（アイソレーション）用の絶縁体である。また、１７０は、リーク防止の分離層となるｎ−領域である。このｐ型シリコン基板１５０、素子分離用の絶縁体１６０、リーク防止分離層１７０以外の、下層拡散層より上側の工程、構造はまったく同じであり、本発明の実施例１〜１２までをバルクＣＭＯＳプロセスで実現できる。ただし、素子分離層１６０、リーク防止分離層１７０を設けるために、多少の面積増となる。
なお、本実施例の説明では、便宜上、ＰＭＯＳトランジスタのシリコン柱はＮ型シリコン、ＮＭＯＳシリコン柱はＰ型シリコン層と定義したが、微細化されたプロセスでは、不純物注入による濃度の制御が困難となるため、ＰＭＯＳトランジスタもＮＭＯＳトランジスタも、シリコン柱は不純物注入を行わない、いわゆる中性（イントリンジック：Ｉｎｔｒｉｎｓｉｃ）な半導体を用い、チャネルの制御、すなわちＰＭＯＳ、ＮＭＯＳの閾値は、金属ゲート材固有のワークファンクション（Ｗｏｒｋ Ｆｕｎｃｔｉｎ）の差を利用する場合もある。
また、本発明の本質は、４つのトランジスタの配置を最適な形で定義したものであり、この配置順序に従った場合において、ゲート配線の配線方法、配線位置、メタル配線の配線方法及び配線位置等は本実施例の図面に示したもの以外のものも本発明の技術的範囲に属するものである。
Ｑｐ１、Ｑｐ２，Ｑｐ１０、Ｑｐ２０、Ｑｐ１００、Ｑｐ２００、Ｑｐ１１，Ｑｐ２１、Ｑｐ３１、Ｑｐ４１、Ｑｐ１２、Ｑｐ２２、Ｑｐ３２、Ｑｐ４２：ＰＭＯＳトランジスタ
Ｑｎ１、Ｑｎ２，Ｑｎ１０、Ｑｎ２０、Ｑｎ１００、Ｑｎ２００、Ｑｎ１１，Ｑｎ２１、Ｑｎ３１、Ｑｎ４１、Ｑｎ１２、Ｑｎ２２、Ｑｎ３２、Ｑｎ４２：ＮＭＯＳトランジスタ
１０１、２０１、３０１、４０１、５０１、６０１、７０１：埋め込み酸化膜層
１０２ｐ、１０２ｎ、２０２ｐ、２０２ｎ、３０２ｐ、３０２ｎ、４０２ｐ、４０２ｎ、５０２ｐ、５０２ｎ、６０２ｐ、６０２ｎ、７０２ｐ、７０２ｎ：平面状シリコン層
１０３、２０３、３０３、４０３、５０３、６０３、７０３：シリサイド層
１０４ｐ１、１０４ｐ２、２０４ｐ１、２０４ｐ２、３０４ｐ１、３０４ｐ２、４０４ｐ１、４０４ｐ２、５０４ｐ１、５０４ｐ２、６０４ｐ１、６０４ｐ２、７０４ｐ１、７０４ｐ２：ｐ型シリコン柱
１０４ｎ１、１０４ｎ２、２０４ｎ１、２０４ｎ２、３０４ｎ１、３０４ｎ２、４０４ｎ１、４０４ｎ２、５０４ｎ１、５０４ｎ２、６０４ｎ１、６０４ｎ２、７０４ｎ１、７０４ｎ２：ｎ型シリコン柱
１０５、２０５、３０５、４０５、５０５、６０５、７０５：ゲート絶縁膜
１０６、２０６、３０６、４０６、５０６、６０６、７０６：ゲート電極
１０６ａ、１０６ｂ、２０６ａ、２０６ｂ、２０６ｃ、３０６ａ、３０６ｂ、４０６ａ、４０６ｂ、５０６ａ、５０６ｂ、５０６ｃ、５０６ｄ、６０６ａ、６０６ｂ、６０６ｃ、６０６ｄ、７０６ａ、７０６ｂ、７０６ｃ：ゲート配線
１０７ｐ１、１０７ｐ２、２０７ｐ１、２０７ｐ２、３０７ｐ１、３０７ｐ２、４０７ｐ１、４０７ｐ２、５０７ｐ１、５０７ｐ２、６０７ｐ１、６０７ｐ２、７０７ｐ１、７０７ｐ２：ｐ＋拡散層
１０７ｎ１、１０７ｎ２、２０７ｎ１、２０７ｎ２、３０７ｎ１、３０７ｎ２、４０７ｎ１、４０７ｎ２、５０７ｎ１、５０７ｎ２、６０７ｎ１、６０７ｎ２、７０７ｎ１、７０７ｎ２：ｎ＋拡散層
１０８、２０８、３０８、４０８、５０８、６０８、７０８：シリコン窒化膜
１０９ｐ１、１０９ｐ２、１０９ｎ１、１０９ｎ２、２０９ｐ１、２０９ｐ２、２０９ｎ１、２０９ｎ２、３０９ｐ１、３０９ｐ２、３０９ｎ１、３０９ｎ２、４０９ｐ１、４０９ｐ２、４０９ｎ１、４０９ｎ２、５０９ｐ１、５０９ｐ２、５０９ｎ１、５０９ｎ２、６０９ｐ１、６０９ｐ２、６０９ｎ１、６０９ｎ２、７０９ｐ１、７０９ｐ２、７０９ｎ１、７０９ｎ２、：シリサイド層
１１０ｐ１、１１０ｐ２、１１０ｎ１、１１０ｎ２、２１０ｐ１、２１０ｐ２、２１０ｎ１、２１０ｎ、３１０ｐ１、３１０ｐ２、３１０ｎ１、３１０ｎ２、４１０ｐ１、４１０ｐ２、４１０ｎ１、４１０ｎ２、５１０ｐ１、５１０ｐ２、５１０ｎ１、５１０ｎ２、６１０ｐ１、６１０ｐ２、６１０ｎ１、６１０ｎ２、７１０ｐ１、７１０ｐ２、７１０ｎ１、７１０ｎ２：コンタクト
１１１ａ、１１１ｂ、２１１ａ、２１１ｂ、２１１ｃ、３１１ａ、３１１ｂ、４１１ａ、４１１ｂ、５１１ａ、５１１ｂ、６１１ａ、６１１ｂ、７１１ａ、７１１ｂ、７１１ｃ：コンタクト
１１２、２１２、３１２、４１２ａ、４１２ｂ、５１２ａ、５１２ｂ、６１２ａ、６１２ｂ、７１２：コンタクト
１１３、２１３、３１３、４１３、５１３、６１３、７１３：第１メタル配線
１１４、２１４、３１４、４１４、５１４、６１４、７１４：コンタクト
１１５、２１５、３１５、４１５、５１５、５１６、６１５、６１６、７１５：第２メタル配線

Claims (16)

  1. ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される４つのトランジスタを、基板上に１列に配列することによりＮＡＮＤ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記４つのトランジスタは、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにシリサイド領域を介して接続されており、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタのソースは、コンタクトを介して電源供給端子に接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、シリサイド領域を介して基準電源端子に接続されていることを特徴とする半導体装置。
  2. 前記４つのトランジスタは、前記第１のＮチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記４つのトランジスタは、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする請求項１に記載の半導体装置。
  4. 前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートが、コンタクトを介して接続されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記４つのトランジスタは、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする請求項１に記載の半導体装置。
  6. ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される４つのトランジスタを、基板上に１列に配列することによりＮＡＮＤ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記４つのトランジスタは、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにシリサイド領域を介して接続されており、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトとシリサイド領域を介して接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタのソースは、コンタクトを介して電源供給端子に接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源端子に接続されていることを特徴とする半導体装置。
  7. 前記４つのトランジスタは、前記第１のＮチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする請求項６に記載の半導体装置。
  8. 前記４つのトランジスタは、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする請求項６に記載の半導体装置。
  9. 前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートが、コンタクトを介して接続されていることを特徴とする請求項８に記載の半導体装置。
  10. 前記４つのトランジスタは、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のNチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする請求項６に記載の半導体装置。
  11. ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される４つのトランジスタを、基板上に１列に配列することによりＮＡＮＤ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記４つのトランジスタは、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第一のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
    前記第２のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び、前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されており、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とシリサイド領域を介して接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタのソースは、シリサイド領域を介して電源供給端子に接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源端子に接続されていることを特徴とする半導体装置。
  12. 前記４つのトランジスタは、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ及び前記第２のＰチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする請求項１１に記載の半導体装置。
  13. 前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタのソース領域を、各々、前記４つのトランジスタが１列に配置された列方向と垂直方向に延在させたシリサイド領域を設けて、前記延在させたシリサイド領域とコンタクトを介して電源供給端子と接続することを特徴とする請求項１２に記載の半導体装置。
  14. 請求項１３に記載の半導体装置における１列に配置された４つのトランジスタで構成される回路を、１列に配置された方向と垂直方向に複数個配置し、前記延在させたシリサイド領域を各々共通接続させて、且つ、複数個にひとつの割合で、前記延在させたシリサイド領域とコンタクトを介して電源供給端子と接続することを特徴とする半導体装置。
  15. 前記４つのトランジスタは、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする請求項１１に記載の半導体装置。
  16. 前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート配線が、コンタクトを介して、各々異なる信号線により供給されることを特徴とする請求項１５に記載の半導体装置。
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* Cited by examiner, † Cited by third party
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WO2015015566A1 (ja) * 2013-07-30 2015-02-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
US9947664B1 (en) 2016-10-14 2018-04-17 International Business Machines Corporation Semiconductor device and method of forming the semiconductor device
KR20180061475A (ko) 2016-11-28 2018-06-08 삼성전자주식회사 3차원 반도체 장치
KR20180098745A (ko) 2017-02-27 2018-09-05 삼성전자주식회사 수직형 반도체 소자
CN108735746B (zh) * 2017-04-13 2021-04-06 中芯国际集成电路制造(北京)有限公司 一种半导体器件及其制造方法和电子装置
CN109067552B (zh) * 2018-10-11 2021-02-09 温州大学 一种利用nmos工艺偏差的弱物理不可克隆函数电路

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2593428A1 (fr) 1986-01-29 1987-07-31 Stihl Andreas Chaine a scier
JPH0756221B2 (ja) * 1986-06-27 1995-06-14 日本電装株式会社 エンジンの燃料噴射量制御装置
JPH02241346A (ja) 1989-03-13 1990-09-26 Hitachi Ltd 整流子付回転電機の電機子とその製造方法及び電機子コイル用導体
US5031809A (en) 1990-04-25 1991-07-16 Roberts Wendell J Fish stringer apparatus
JP4919767B2 (ja) * 2006-11-10 2012-04-18 株式会社東芝 半導体記憶装置
JP5130596B2 (ja) 2007-05-30 2013-01-30 国立大学法人東北大学 半導体装置
US8188537B2 (en) * 2008-01-29 2012-05-29 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
US8598650B2 (en) 2008-01-29 2013-12-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
WO2009095997A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体装置およびその製造方法
JP4316658B2 (ja) 2008-01-29 2009-08-19 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
JP5317343B2 (ja) * 2009-04-28 2013-10-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
WO2009095998A1 (ja) 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置
WO2009128337A1 (ja) * 2008-04-16 2009-10-22 日本電気株式会社 半導体装置およびその製造方法
JP4487221B1 (ja) * 2009-04-17 2010-06-23 日本ユニサンティスエレクトロニクス株式会社 半導体装置
JP5031809B2 (ja) * 2009-11-13 2012-09-26 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
JP4756221B2 (ja) 2010-06-29 2011-08-24 日本ユニサンティスエレクトロニクス株式会社 半導体記憶装置
US20120168819A1 (en) * 2011-01-03 2012-07-05 Fabio Alessio Marino Semiconductor pillar power MOS

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