JP2016040840A - 半導体装置 - Google Patents

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Abstract

【課題】縦型トランジスタであるSurrounding Gate Transistor（ＳＧＴ）を用いて、メモリ選択用のデコーダを構成する半導体装置を小さい面積で提供すること。
【解決手段】１列に配置された６個のＭＯＳトランジスタ用いて構成された３入力ＮＡＮＤ型デコーダにおいて、前記デコーダを構成するＭＯＳトランジスタは、基板上に形成された平面状シリコン層上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートがシリコン柱を取り囲む構造を有し、前記平面状シリコン層は第１の導電型を持つ第１の活性化領域と第２の導電型を持つ第２の活性化領域からなり、それらが平面状シリコン層表面に形成されたシリコン層を通して互いに接続されることにより小さい面積のデコーダを構成する半導体装置を提供する。
【選択図】図２ａ

Description

本発明は、半導体装置に関する。
昨今、半導体集積回路は大規模化されており、最先端のＭＰＵ（Ｍｉｃｒｏ−ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）では、トランジスタの数が１Ｇ（ギガ）個にも達する半導体チップが開発されており、従来の平面形成トランジスタ、いわゆるプレーナー型トランジスタは、非特許文献１に示されるように、ＰＭＯＳを形成するＮ−ｗｅｌｌ領域とＮＭＯＳを形成するＰ型シリコン基板（あるいはＰ−ｗｅｌｌ領域）を完全に分離する必要があり、また、Ｎ−ｗｅｌｌ領域およびＰ型シリコン基板には、それぞれ電位を与えるボディ端子が必要であり、さらに面積が大きくなる要因となっている。
この課題を解決する手段として、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案され、ＳＧＴの製造方法、ＳＧＴを用いたＣＭＯＳインバータ、ＮＡＮＤ回路あるいはＳＲＡＭセルが開示されている。例えば、特許文献１、特許文献２、特許文献３、特許文献４を参照。
吉澤浩和著、ＣＭＯＳ ＯＰアンプ回路実務設計の基礎、ＣＱ出版社、２００７年８月１日、ｐ．２３
特許第５１３０５９６号公報 特許第５０３１８０９号公報 特許第４７５６２２１号公報 国際公開第２００９／０９６４６５号
図２１、図２２、図２３に、ＳＧＴを用いたインバータの回路図とレイアウト図を示している。
図２１は、インバータの回路図であり、ＱｐはＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳトランジスタと称す）、ＱｎはＮチャネルＭＯSトランジスタ（以下ＮＭＯＳトランジスタと称す）、ＩＮは入力信号、ＯＵＴは出力信号、Ｖｃｃは電源、Ｖｓｓは基準電源である。
図２２には、図２１のインバータをＳＧＴで構成したレイアウトの平面図を示す。また、図２３には、図２２の平面図におけるカットラインＡ−Ａ’方向の断面図を示す。
図２２、図２３において、基板上に形成された埋め込み酸化膜層（ＢＯＸ）１などの絶縁膜上に平面状シリコン層２ｐ、２ｎが形成され、前記平面状シリコン層２ｐ、２ｎは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層から構成される。３は、平面状シリコン層（２ｐ、２ｎ）の表面に形成されるシリサイド層であり、前記平面状シリコン層２ｐ、２ｎを接続する。４ｎはｎ型シリコン柱、４ｐはｐ型シリコン柱、５は、シリコン柱４ｎ、４ｐを取り囲むゲート絶縁膜、６はゲート電極、６ａはゲート配線である。シリコン柱４ｎ、４ｐの最上部には、それぞれｐ＋拡散層７ｐ、ｎ＋拡散層７ｎが不純物注入等により形成される。８はゲート絶縁膜５等を保護するためのシリコン窒化膜、９ｐ、９ｎはｐ＋拡散層７ｐ、ｎ＋拡散層７ｎに接続されるシリサイド層、１０ｐ、１０ｎは、シリサイド層９ｐ、９ｎとメタル配線１３ａ、１３ｂとをそれぞれ接続するコンタクト、１１は、ゲート配線６ａとメタル配線１３ｃを接続するコンタクトである。
シリコン柱４ｎ、拡散層２ｐ、拡散層７ｐ、ゲート絶縁膜５、ゲート電極６により、ＰＭＯＳトランジスタＱｐを構成し、シリコン柱４ｐ、拡散層２ｎ、拡散層７ｎ、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎを構成する。拡散層７ｐ、７ｎはソース、拡散層２ｐ、２ｎはドレインとなる。メタル配線１３ａには電源Ｖｃｃが供給され、メタル配線１３ｂには基準電源Ｖｓｓが供給され、メタル配線１３ｃには、入力信号ＩＮが接続される。また、ＰＭＯＳトランジスタＱｐのドレイン拡散層２ｐとＮＭＯＳトランジスタＱｎのドレイン拡散層２ｎを接続するシリサイド層３が出力ＯＵＴとなる。
図２１、図２２、図２３で示したＳＧＴを用いたインバータは、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタが構造上完全に分離されており、プレーナトランジスタのように、ｗｅｌｌ分離が必要なく、さらに、シリコン柱はフローティングボディとなるため、プレーナトランジスタのように、ｗｅｌｌへ電位を供給するボディ端子も必要なく、非常にコンパクトにレイアウト（配置）ができることが特徴である。
本発明は、このＳＧＴの特徴を利用して、３入力ＮＡＮＤ回路を用いたＮＡＮＤ型デコーダおよびインバータを１列に配置して、面積が最小になるデコーダを構成する半導体装置を提供することが目的である。
（１）上記の目的を達成する本発明に係る半導体装置は、ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型のデコーダを構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記６つのトランジスタは、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと、
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置され、互いにシリサイド領域を介して接続されて出力端子（ＤＥＣ１）となり、
前記第２のＮチャネルＭＯＳトランジスタのソース領域および前記第３のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、前記第３のＮチャネルＭＯＳトランジスタのドレイン領域と下部拡散層およびシリサイド層を介して接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第３のＰチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して電源線に接続されており、
前記第３のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源線に接続されており、
前記デコーダは、
第１のアドレス信号線と、
第２のアドレス信号線と、
第２のアドレス信号線と、
を有し、
互いに接続された、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１のアドレス信号線に接続され、
互いに接続された、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第２のアドレス信号線に接続され、
互いに接続された、前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは、前記第３のアドレス信号線に接続され、
前記電源線、前記基準電源線、前記第１のアドレス信号線、前記第２のアドレス信号線および前記第３のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする。
（２）本発明の好ましい態様では、前記６つのトランジスタは、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
（３）また、別の態様では、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続される。
（４）本発明に係る半導体装置は、ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダを構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記６つのトランジスタは、少なくとも、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと、
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置され、互いにシリサイド領域を介して接続されて出力端子（ＤＥＣ１）となり、
前記第２のＮチャネルＭＯＳトランジスタのソース領域および前記第３のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、前記第３のＮチャネルＭＯＳトランジスタのドレイン領域と下部拡散層およびシリサイド層を介して接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して電源線に接続されており、
前記第３のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源線に接続されており、
前記半導体装置は、
第１のａ本のアドレス信号線と、
第２のｂ本のアドレス信号線と、
第３のｃ本のアドレス信号線と、
ａ×ｂ×ｃ個の前記ＮＡＮＤ型デコーダと、
を有し、
前記ａ×ｂ×ｃ個のＮＡＮＤ型デコーダの各々において、
互いに接続された前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは前記第１のａ本のアドレス信号線のいずれか１つに接続され、
互いに接続された前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは前記第２のｂ本のアドレス信号線のいずれか1つに接続され、
互いに接続された前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは前記第３のｃ本のアドレス信号線のいずれか1つに接続され、
前記電源線、前記基準電源線、前記第１のａ本のアドレス信号線、前記第２のｂ本のアドレス信号線および前記第３のｃ本のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする。
（５）本発明の好ましい態様では、前記６つのトランジスタは、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタおよび前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
（６）また、別の態様では、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続される。
（７）本発明に係る半導体装置は、ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダを構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記６つのトランジスタは、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと、
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
前記第２のＮチャネルＭＯＳトランジスタのドレイン領域および前記第３のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されて出力端子（ＤＥＣ１）となり、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、下部拡散層およびシリサイド領域を介して電源線に接続されており、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域と下部拡散層およびシリサイド領域を介して接続されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、前記第３のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、前記第３のＮチャネルＭＯＳトランジスタのソース領域は下部拡散層およびシリサイド領域を介して基準電源線に接続され、
前記ＮＡＮＤ型デコーダは、
第１のアドレス信号線と、
第２のアドレス信号線と、
第３のアドレス信号線と、
を有し、
互いに接続された、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１のアドレス信号線に接続され、
互いに接続された、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第２のアドレス信号線に接続され、
互いに接続された、前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは、前記第３のアドレス信号線に接続され、
前記電源線、前記基準電源線、前記第１のアドレス信号線、前記第２のアドレス信号線および前記第３のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする。
（８）本発明の好ましい態様では、前記６つのトランジスタは、前記第３のＰチャネルＭＯＳトランジスタ、第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタおよび前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
（９）また、別の態様では、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続される。
（１０）本発明に係る半導体装置は、ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダを構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記６つのトランジスタは、少なくとも、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと、
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
前記第２のＮチャネルＭＯＳトランジスタのドレイン領域および前記第３のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されて出力端子（ＤＥＣ１）となり、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、下部拡散層およびシリサイド層を介して電源線に接続されており、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域と下部拡散層およびシリサイド層を介して接続されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して前記第３のＮチャネルＭＯＳトランジスタのドレイン領域と接続されており、前記第３のＮチャネルＭＯＳトランジスタのソース領域は下部拡散層およびシリサイド層を介して基準電源線に接続され、
前記半導体装置は、
第１のａ本のアドレス信号線と、
第２のｂ本のアドレス信号線と、
第３のｃ本のアドレス信号線と、
ａ×ｂ×ｃ個の前記ＮＡＮＤ型デコーダと、
を有し、
前記ａ×ｂ×ｃ個のＮＡＮＤ型デコーダの各々において、
互いに接続された前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは前記第１のａ本のアドレス信号線のいずれか１つに接続され、
互いに接続された前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは前記第２のｂ本のアドレス信号線のいずれか1つに接続され、
互いに接続された前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは前記第３のｃ本のアドレス信号線のいずれか１つに接続され、
前記電源線、前記基準電源線、前記第１のａ本のアドレス信号線、前記第２のｂ本のアドレス信号線および前記第３のｃ本のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする。
（１１）本発明の好ましい態様では、前記６つのトランジスタは、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタおよび前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
（１２）また、別の態様では、前記ａ×ｂ×ｃ個のＮＡＮＤ型デコーダを構成する前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、シリサイド層を介して共通接続される。
（１３）また、別の態様では、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続される。
（１４）本発明に係る半導体装置は、ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される８つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダおよびインバータを構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記８つのトランジスタは、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタと、
第４のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと、
第４のＮチャネルＭＯＳトランジスタと、
で構成され、
前記ＮＡＮＤ型デコーダは、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと、
で構成され、
前記インバータは、
第４のＰチャネルＭＯＳトランジスタと、
第４のＮチャネルＭＯＳトランジスタと、
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置され、互いにシリサイド層を介して接続されて第１の出力端子（ＤＥＣ１）となり、
前記第２のＮチャネルＭＯＳトランジスタのソース領域および前記第３のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して電源線に接続されており、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、前記第３のＮチャネルＭＯＳトランジスタのドレイン領域とシリサイド層を介して接続されており、
前記第３のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源線に接続されており、
前記第４のＰチャネルＭＯＳトランジスタと前記第４のＮチャネルＭＯＳトランジスタのゲートは互いに接続されて前記第１の出力端子（ＤＥＣ１）と接続され、
前記第４のＰチャネルＭＯＳトランジスタのドレイン領域と前記第４のＮチャネルＭＯＳトランジスタのドレイン領域は互いに接続されて第２の出力端子（ＳＥＬ１）となり、
前記第４のＰチャネルＭＯＳトランジスタのソース領域および前記第４のＮチャネルＭＯＳトランジスタのソース領域は、それぞれ電源線および基準電源線に接続され、
前記ＮＡＮＤ型デコーダは、
第１のアドレス信号線と、
第２のアドレス信号線と、
第３のアドレス信号線と、
を有し、
互いに接続された、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１のアドレス信号線に接続され、
互いに接続された、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第２のアドレス信号線に接続され、
互いに接続された、前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは、前記第３のアドレス信号線に接続され、
前記電源線、前記基準電源線、前記第１のアドレス信号線、前記第２のアドレス信号および前記第３のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする。
（１５）本発明の好ましい態様では、前記８つのトランジスタは、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの一方、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの他方、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
（１６）また、別の態様では、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続される。
（１７）本発明に係る半導体装置は、ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される８つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダおよびインバータを構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記８つのトランジスタは、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタと、
第４のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと、
第４のＮチャネルＭＯＳトランジスタと、
で構成され、
前記デコーダは、少なくとも、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと、
で構成され、
前記インバータは、
第４のＰチャネルＭＯＳトランジスタと、
第４のＮチャネルＭＯＳトランジスタと、
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置され、互いにシリサイド層を介して接続されて第１の出力端子（ＤＥＣ１）となり、
前記第２のＮチャネルＭＯＳトランジスタのソース領域および前記第３のＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して電源線に接続されており、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、前記第３のＮチャネルＭＯＳトランジスタのドレイン領域とシリサイド層を介して接続されており、
前記第３のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源線に接続されており、
前記第４のＰチャネルＭＯＳトランジスタと前記第４のＮチャネルＭＯＳトランジスタのゲートは互いに接続されて前記第１の出力端子（ＤＥＣ１）と接続され、
前記第４のＰチャネルＭＯＳトランジスタのドレイン領域と前記第４のＮチャネルＭＯＳトランジスタのドレイン領域は互いに接続されて第２の出力端子（ＳＥＬ１）となり、
前記第４のＰチャネルＭＯＳトランジスタのソース領域および前記第４のＮチャネルＭＯＳトランジスタのソース領域は、それぞれ電源線および基準電源線に接続され、
前記半導体装置は、
第１のａ本のアドレス信号線と、
第２のｂ本のアドレス信号線と、
第３のｃ本のアドレス信号線と、
ａ×ｂ×ｃ個の前記ＮＡＮＤ型デコーダとインバータと、
を有し、
前記ａ×ｂ×ｃ個のＮＡＮＤ型デコーダとインバータの各々において、
互いに接続された前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは前記第１のａ本のアドレス信号線のいずれか１つに接続され、
互いに接続された前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは前記第２のｂ本のアドレス信号線のいずれか1つに接続され、
互いに接続された前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは前記第３のｃ本のアドレス信号線のいずれか1つに接続され、
前記電源線、前記基準電源線、前記第１のａ本のアドレス信号線、第２のｂ本のアドレス信号線および前記第３のｃ本のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする。
（１８）本発明の好ましい態様では、前記８つのトランジスタは、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの一方、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの他方、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
（１９）また、別の態様では、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続される。
（２０）本発明に係る半導体装置は、ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される８つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダおよびインバータを構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記８つのトランジスタは、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタと、
第４のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと、
第４のＮチャネルＭＯＳトランジスタと、
で構成され、
前記ＮＡＮＤ型デコーダは、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと、
で構成され、
前記インバータは、
第３のＰチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと、
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
前記第２のＮチャネルＭＯＳトランジスタのドレイン領域および前記第３のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されて第１の出力端子（ＤＥＣ１）となり、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、シリサイド領域を介して電源線に接続されており、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とシリサイド層を介して接続されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、前記第３のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
前記第３のＮチャネルＭＯＳトランジスタのソース領域は、シリサイド層を介して基準電源に接続され、
前記第４のＰチャネルＭＯＳトランジスタと前記第４のＮチャネルＭＯＳトランジスタのゲートは互いに接続されて前記第１の出力端子（ＤＥＣ１）と接続され、
前記第４のＰチャネルＭＯＳトランジスタのドレイン領域と前記第４のＮチャネルＭＯＳトランジスタのドレイン領域は互いに接続されて第２の出力端子（ＳＥＬ１）となり、
前記第４のＰチャネルＭＯＳトランジスタのソース領域および前記第４のＮチャネルＭＯＳトランジスタのソース領域は、それぞれ電源線および基準電源線に接続され、
前記ＮＡＮＤ型デコーダは、
第１のアドレス信号線と、
第２のアドレス信号線と、
第３のアドレス信号線と、
を有し、
互いに接続された、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１のアドレス信号線に接続され、
互いに接続された、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第２のアドレス信号線に接続され、
互いに接続された、前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは、前記第３のアドレス信号線に接続され、
前記電源線、前記基準電源線、前記第１のアドレス信号線、前記第２のアドレス信号線および前記第３のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする。
（２１）本発明の好ましい態様では、前記８つのトランジスタは、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの一方、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの他方、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
（２２）また、別の態様では、前記第４のＰチャネルＭＯＳトランジスタおよび第４のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置され、
前記８つのトランジスタは、前記第４のＮチャネルＭＯＳトランジスタ、前記第４のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
（２３）また、別の態様では、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続される。
（２４）本発明に係る半導体装置は、ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される８つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダおよびインバータを構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記８つのトランジスタは、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタと、
第４のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと、
第４のＮチャネルＭＯＳトランジスタと、
で構成され、
前記ＮＡＮＤ型デコーダは、
第１のＰチャネルＭＯＳトランジスタと、
第２のＰチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタと、
第１のＮチャネルＭＯＳトランジスタと、
第２のＮチャネルＭＯＳトランジスタと、
第３のＮチャネルＭＯＳトランジスタと、
で構成され、
前記インバータは、
第４のＰチャネルＭＯＳトランジスタと、
第４のＮチャネルＭＯＳトランジスタと、
で構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
前記第２のＮチャネルＭＯＳトランジスタのドレイン領域および前記第３のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されて第１の出力端子（ＤＥＣ１）となり、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、シリサイド領域を介して電源線に接続されており、
前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とシリサイド層を介して接続されており、
前記第２のＮチャネルＭＯＳトランジスタのソース領域は、前記第３のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
前記第３のＮチャネルＭＯＳトランジスタのソース領域は、シリサイド層を介して基準電源に接続され、
前記第４のＰチャネルＭＯＳトランジスタと前記第４のＮチャネルＭＯＳトランジスタのゲートは互いに接続されて前記第１の出力端子（ＤＥＣ１）と接続され、
前記第４のＰチャネルＭＯＳトランジスタのドレイン領域と前記第４のＮチャネルＭＯＳトランジスタのドレイン領域は互いに接続されて第２の出力端子（ＳＥＬ１）となり、
前記第４のＰチャネルＭＯＳトランジスタのソース領域および前記第４のＮチャネルＭＯＳトランジスタのソース領域は、それぞれ電源線および基準電源線に接続され、
前記半導体装置は、
第１のａ本のアドレス信号線と、
第２のｂ本のアドレス信号線と、
第３のｃ本のアドレス信号線と、
ａ×ｂ×ｃ個の前記ＮＡＮＤ型デコーダとインバータと、
を有し、
前記ａ×ｂ×ｃ個のＮＡＮＤ型デコーダとインバータの各々において、
互いに接続された前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは前記第１のａ本のアドレス信号線のいずれか１つに接続され、
互いに接続された前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは前記第２のｂ本のアドレス信号線のいずれか1つに接続され、
互いに接続された前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは前記第３のｃ本のアドレス信号線のいずれか1つに接続され、
前記電源線、前記基準電源線、前記第１のａ本のアドレス信号線、第２のｂ本のアドレス信号線および前記第３のｃ本のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする。
（２５）本発明の好ましい態様では、前記８つのトランジスタは、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの一方、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの他方、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
（２６）また、別の態様では、前記第４のＰチャネルＭＯＳトランジスタおよび第４のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置され、
前記８つのトランジスタは、前記第４のＮチャネルＭＯＳトランジスタ、前記第４のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置される。
（２７）また、別の態様では、前記ａ×ｂ×ｃ個のＮＡＮＤデコーダおよびインバータを構成する前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第４のＰチャネルＭＯＳトランジスタのソース領域は、シリサイド層を介して共通接続される。
（２８）また、別の態様では、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続される。
本発明の実施例１のデコーダを示す等価回路図である。 本発明の実施例１のデコーダの平面図である。 本発明の実施例１のデコーダの平面図である。 本発明の実施例１のデコーダの断面図である。 本発明の実施例１のデコーダの断面図である。 本発明の実施例１のデコーダの断面図である。 本発明の実施例１のデコーダの断面図である。 本発明の実施例１のデコーダの断面図である。 本発明の実施例１のデコーダの断面図である。 本発明の実施例１のデコーダの断面図である。 本発明の実施例１のデコーダの断面図である。 本発明の実施例２のデコーダを示す等価回路図である。 本発明の実施例２のデコーダの平面図である。 本発明の実施例２のデコーダの断面図である。 本発明の実施例３のデコーダを示す等価回路図である。 本発明の実施例３のデコーダのアドレスマップである。 本発明の実施例３のデコーダの平面図である。 本発明の実施例３のデコーダの平面図である。 本発明の実施例３のデコーダの平面図である。 本発明の実施例３のデコーダの平面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例４のデコーダを示す等価回路図である。 本発明の実施例４のデコーダの平面図である。 本発明の実施例４のデコーダの平面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例５のデコーダを示す等価回路図である。 本発明の実施例５のデコーダの平面図である。 本発明の実施例５のデコーダの平面図である。 本発明の実施例５のデコーダの断面図である。 本発明の実施例５のデコーダの断面図である。 本発明の実施例５のデコーダの断面図である。 本発明の実施例６のデコーダを示す等価回路図である。 本発明の実施例６のデコーダを示す等価回路図である。 本発明の実施例６のデコーダのアドレスマップである。 本発明の実施例６のデコーダのアドレスマップである。 本発明の実施例６のデコーダの平面図である。 本発明の実施例６のデコーダの平面図である。 本発明の実施例６のデコーダの平面図である。 本発明の実施例６のデコーダの平面図である。 本発明の実施例６のデコーダの平面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 本発明の実施例６のデコーダの断面図である。 従来例を示すインバータの等価回路である。 ＳＧＴで構成した従来のインバータの平面図である。 ＳＧＴで構成した従来のインバータの断面図である。
（実施例１）
（本発明の実施例に適用する等価回路）
図１に本発明に適用する３入力ＮＡＮＤ回路により構成された３入力ＮＡＮＤ型デコーダを構成するトランジスタを、実施例の配置に対応させて配置した回路図を示す。Ｔｐ１１、Ｔｐ１２およびＴｐ１３は、ＳＧＴで構成されたＰＭＯＳトランジスタ、Ｔｎ１１、Ｔｎ１２およびＴｎ１３は、同じくＳＧＴで構成されたＮＭＯＳトランジスタである。前記ＰＭＯＳトランジスタＴｐ１１、Ｔｐ１２およびＴｐ１３のソースは電源Ｖｃｃに接続され、ドレインは共通に出力端子ＤＥＣ１に接続される。ＮＭＯＳトランジスタＴｎ１１のドレインは前記出力端子ＤＥＣ１に接続され、ソースはＮＭＯＳトランジスタＴｎ１２のドレインに接続され、さらに、ＮＭＯＳトランジスタＴｎ１２のソースは、ＮＭＯＳトランジスタＴｎ１３のドレインに接続され、ＮＭＯＳトランジスタＴｎ１３のソースは基準電源Ｖｓｓに接続される。また、ＰＭＯＳトランジスタＴｐ１１、ＮＭＯＳトランジスタＴｎ１１のゲートにはアドレス信号線Ａ１が接続され、ＰＭＯＳトランジスタＴｐ１２、ＮＭＯＳトランジスタＴｎ１２のゲートにはアドレス信号線Ａ２が接続され、ＰＭＯＳトランジスタＴｐ１３、ＮＭＯＳトランジスタＴｎ１３のゲートにはアドレス信号線Ａ３が接続される。
ＰＭＯＳトランジスタＴｐ１１、Ｔｐ１２、Ｔｐ１３、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２およびＴｎ１３により３入力ＮＡＮＤ型デコーダ１０１が構成される。ＮＡＮＤ型デコーダ１０１は、負論理出力（選択されたデコーダの出力が論理“０”となる）のデコーダとなる。正論理出力（選択されたデコーダの出力が論理“１”となる）が必要な場合は、後述するように、インバータを組み合わせれば良い。
図１の等価回路を本発明に適用した実施例として、図２ａ、図２ｂ、図３ａ〜図３ｈに、実施例１を示す。図２ａは、本実施例の３入力ＮＡＮＤ型デコーダ１０１のレイアウト（配置）の平面図である。また図２ｂは、トランジスタとゲート配線の平面図であり、アドレス信号とゲート配線との接続関係を抜き出した図である。図３ａは、図２ａにおけるカットラインＡ−Ａ’に沿った断面図、図３ｂは、図２ａにおけるカットラインＢ−Ｂ’に沿った断面図、図３ｃは、図２ａにおけるカットラインＣ−Ｃ’に沿った断面図、図３ｄは、図２ａにおけるカットラインＤ−Ｄ’に沿った断面図、図３ｅは、図２ａにおけるカットラインＥ−Ｅ’に沿った断面図、図３ｆは、図２ａにおけるカットラインＦ−Ｆ’に沿った断面図、図３ｇは、図２ａにおけるカットラインＧ−Ｇ’に沿った断面図、図３ｈは、図２ａにおけるカットラインＨ−Ｈ’に沿った断面図を示す。
なお、図２ａ、図２ｂ、図３ａ〜図３ｈにおいて、図２１、図２２および図２３と同じ構造の箇所については、１００番台の同等の記号で示してある。
図２ａにおいて、図１のＮＡＮＤ型デコーダ１０１を構成する６個のＳＧＴである、ＰＭＯＳトランジスタＴｐ１３、Ｔｐ１２、Ｔｐ１１、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２およびＴｎ１３が、図の右側より横方向（これを第１の方向と定義する）に１列に配置されている。
また、図の縦方向（これを第１の方向と垂直の第２の方向と定義する）に、後述する第２メタル配線層の配線１１５ａ、１１５ｂ、１１５ｄ、１１５ｅ、１１５ｇ、１１５ｈおよび１１５ｊが、縦方向（第２の方向）に延在配置され、それぞれ電源線Ｖｃｃ、電源線Ｖｃｃ、電源線Ｖｃｃ、アドレス信号線Ａ１、アドレス信号線Ａ２、アドレス信号線Ａ３、基準電源線Ｖｓｓを構成する。本実施例の特徴は、３入力のＮＡＮＤ型デコーダを構成する６個のトランジスタを１列に配置して、且つ、配置面積が最小になるように、効率よく回路の結線を行うことである。図２ａ、図２ｂにて明らかなように、ＰＭＯＳトランジスタＴｐ１１およびＮＭＯＳトランジスタＴｎ１１のゲート電極１０６をゲート配線１０６ａで直接接続し、ＰＭＯＳトランジスタＴｐ１２およびＮＭＯＳトランジスタＴｎ１２のゲート電極１０６をゲート配線１０６ｂで直接接続し（図の上側に配置）、ＰＭＯＳトランジスタＴｐ１３およびＮＭＯＳトランジスタＴｎ１３のゲート電極１０６をゲート配線１０６ｃで直接接続（図の下側に配置）することで、３入力のＮＡＮＤ型デコーダを１列に配置可能にしている。さらに、アドレス信号線を、上下（第２の方向）に延在配置された第２メタル配線層の配線を用いて、ゲート配線に供給している。すなわち、コンタクト１１１ｋ、第１メタル配線層の配線１１３ｋ，コンタクト１１４ｋからなるＡ１コンタクト箇所により、第２メタル配線層の配線１１５ｅに供給されるアドレス信号Ａ１をゲート配線１０６ａに接続し、コンタクト１１１ｍ、第１メタル配線層の配線１１３ｍ，コンタクト１１４ｍからなるＡ２コンタクト箇所により、第２メタル配線層の配線１１５ｇに供給されるアドレス信号Ａ２をゲート配線１０６ｂに接続し、コンタクト１１１ｎ、第１メタル配線層の配線１１３ｎ，コンタクト１１４ｎからなるＡ３コンタクト箇所により、第２メタル配線層の配線１１５ｈに供給されるアドレス信号Ａ３をゲート配線１０６ｃに接続する。
なお、本実施例は、３入力のＮＡＮＤ型デコーダ１個分であるが、縦方向に複数個配置する場合の繰り返しピッチ（寸法）は、Ｌｙである。ピッチをＬｙにできる理由は、後述するように、上側のゲート配線１０６ｂは上側に隣接配置されるデコーダと共有され、また、下側のゲート配線１０６ｃは、下側に隣接配置されるデコーダと共有されるためである。すなわち、上下に隣接するデコーダは、本実施例の３入力ＮＡＮＤ型デコーダを反転配置することで、配置面積を最小にできる。以下に、本実施例を詳細に説明する。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐａ、１０２ｎａおよび１０２ｎｂが形成され、この平面状シリコン層１０２ｐａ、１０２ｎａ、１０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層が構成される。１０３は、平面状シリコン層（１０２ｐａ、１０２ｎａおよび１０２ｎｂ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｐａと１０２ｎａを接続する。１０４ｎ１１、１０４ｎ１２、１０４ｎ１３はｎ型シリコン柱、１０４ｐ１１、１０４ｐ１２、１０４ｐ１３はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１１、１０４ｎ１２、１０４ｎ１３、１０４ｐ１１、１０４ｐ１２、１０４ｐ１３を取り囲むゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃはゲート配線である。ゲート絶縁膜１０５は、ゲート電極１０６、ゲート配線１０６ａ、１０６ｂ、１０６ｃの下にも形成される。
シリコン柱１０４ｎ１１、１０４ｎ１２、１０４ｎ１３の最上部には、それぞれｐ＋拡散層１０７ｐ１１、１０７ｐ１２および１０７ｐ１３が不純物注入等により形成され、シリコン柱１０４ｐ１１、１０４ｐ１２、１０４ｐ１３の最上部には、それぞれｎ＋拡散層１０７ｎ１１、１０７ｎ１２および１０７ｎ１３が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１１、１０９ｐ１２、１０９ｐ１３、１０９ｎ１１、１０９ｎ１２および１０９ｎ１３はそれぞれｐ＋拡散層１０７ｐ１１、１０７ｐ１２および１０７ｐ１３、ｎ＋拡散層１０７ｎ１１、１０７ｎ１２および１０７ｎ１３に接続されるシリサイド層である。
１１０ｐ１１、１１０ｐ１２、１１０ｐ１３、１１０ｎ１１、１１０ｎ１２および１１０ｎ１３は、シリサイド層１０９ｐ１１、１０９ｐ１２、１０９ｐ１３、１０９ｎ１１、１０９ｎ１２および１０９ｎ１３と第１メタル配線層の配線１１３ｃ、１１３ｂ、１１３ａ、１１３ｄ、１１３ｄおよび１１３ｅをそれぞれ接続するコンタクトである。１１１ｋはゲート配線１０６ａと第１メタル配線層の配線１１３ｋを接続するコンタクト、１１１ｍはゲート配線１０６ｂと第１メタル配線層の配線１１３ｍを接続するコンタクト、１１１ｎはゲート配線１０６ｃと第１メタル配線層の配線１１３ｎを接続するコンタクトである。１１４ｐ１１は第１メタル配線層の配線１１３ｃと第２メタル配線層の配線１１５ｄを接続するコンタクト、１１４ｐ１２は第１メタル配線層の配線１１３ｂと第２メタル配線層の配線１１５ｂを接続するコンタクト、１１４ｐ１３は第１メタル配線層の配線１１３ａと第２メタル配線層の配線１１５ａを接続するコンタクト、１１４ｎ１３は第１メタル配線層の配線１１３ｅと第２メタル配線層の配線１１５ｊを接続するコンタクト、１１４ｋは第１メタル配線層の配線１１３ｋと第メタル配線層の配線１１５ｅを接続するコンタクト、１１４ｍは第１メタル配線層の配線１１３ｍと第２メタル配線層の配線１１５ｇを接続するコンタクト、１１４ｎは第１メタル配線層の配線１１３ｎと第２メタル配線層の配線１１５ｎを接続するコンタクトである。
シリコン柱１０４ｎ１１、下部拡散層１０２ｐａ、上部拡散層１０７ｐ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ１１を構成し、
シリコン柱１０４ｎ１２、下部拡散層１０２ｐａ、上部拡散層１０７ｐ１２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ１２を構成し、
シリコン柱１０４ｎ１３、下部拡散層１０２ｐａ、上部拡散層１０７ｐ１３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ１３を構成し、
シリコン柱１０４ｐ１１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１１を構成し、
シリコン柱１０４ｐ１２、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ１２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１２を構成し、
シリコン柱１０４ｐ１３、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ１３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１３を構成する。
また、ＰＭＯＳトランジスタＴｐ１１およびＮＭＯＳトランジスタＴｎ１１のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＴｐ１２およびＮＭＯＳトランジスタＴｎ１２のゲート電極１０６にはゲート配線１０６ｂが接続され、ＰＭＯＳトランジスタＴｐ１３とＮＭＯＳトランジスタＴｎ１３のゲート電極１０６にはゲート配線１０６ｃが接続される。
下部拡散層１０２ｐａおよび１０２ｎａはシリサイド層１０３により接続されてＰＭＯＳトランジスタＴｐ１１、ＰＭＯＳトランジスタＴｐ１２、ＰＭＯＳトランジスタＴｐ１３およびＮＭＯＳトランジスタＴｎ１１の共通ドレインとなり、出力ＤＥＣ１に接続される。ＰＭＯＳトランジスタＴｐ１１のソースである上部拡散層１０７ｐ１１はシリサイド１０９ｐ１１、コンタクト１１０ｐ１１を介して第１メタル配線層の配線１１３ｃに接続され、第１メタル配線層の配線１１３ｃはコンタクト１１４ｐ１１を介して第２メタル配線層の配線１１５ｄに接続され、第２メタル配線層の配線１１５ｄには電源Ｖｃｃが供給される。
ＰＭＯＳトランジスタＴｐ１２のソースである上部拡散層１０７ｐ１２はシリサイド１０９ｐ１２、コンタクト１１０ｐ１２を介して第１メタル配線層の配線１１３ｂに接続され、第１メタル配線層の配線１１３ｂはコンタクト１１４ｐ１２を介して第２メタル配線層の配線１１５ｂに接続され、第２メタル配線層の配線１１５ｂには電源Ｖｃｃが供給される。
ＰＭＯＳトランジスタＴｐ１３のソースである上部拡散層１０７ｐ１３はシリサイド１０９ｐ１３、コンタクト１１０ｐ１３を介して第１メタル配線層の配線１１３ａに接続され、第１メタル配線層の配線１１３ａはコンタクト１１４ｐ１３を介して第２メタル配線層の配線１１５ａに接続され、第２メタル配線層の配線１１５ａには電源Ｖｃｃが供給される。
ＮＭＯＳトランジスタＴｎ１１のソースである上部拡散層１０７ｎ１１はシリサイド１０９ｎ１１、コンタクト１１０ｎ１１を介して第１メタル配線層の配線１１３ｄに接続され、ＮＭＯＳトランジスタＴｎ１２のドレインである上部拡散層１０７ｎ１２はシリサイド１０９ｎ１２、コンタクト１１０ｎ１２を介して第１メタル配線層の配線１１３ｄに接続される。ここで、ＮＭＯＳトランジスタＴｎ１１のソースとＮＭＯＳトランジスタＴｎ１２のドレインは、第１メタル配線層の配線１１３ｄを介して接続される。また、シリサイド層１０３に覆われた下部拡散層１０２ｎｂはＮＭＯＳトランジスタＴｎ１２のソース領域およびＮＭＯＳトランジスタＴｎ１３のドレイン領域となり、ＮＭＯＳトランジスタＴｎ１２のソースとＮＭＯＳトランジスタＴｎ１３のドレインが接続される。ＮＭＯＳトランジスタＴｎ１３のソース領域１０７ｎ１３は、コンタクト１１０ｎ１３、第１メタル配線層の配線１１３ｅおよびコンタクト１１４ｎ１３を介して第２メタル配線層の配線１１５ｊに接続され、第２メタル配線層の配線１１５ｊには基準電源Ｖｓｓが供給される。
第２メタル配線層の配線１１５ｅには、アドレス信号Ａ１が供給され、コンタクト１１４ｋ、第１メタル配線層の配線１１３ｋおよびコンタクト１１１ｋを介してゲート配線１０６ａに接続され、ＰＭＯＳトランジスタＴｐ１１およびＮＭＯＳトランジスタＴｎ１１のゲート電極に供給される。
第２メタル配線層の配線１１５ｇには、アドレス信号Ａ２が供給され、コンタクト１１４ｍ、第１メタル配線層の配線１１３ｍおよびコンタクト１１１ｍを介してゲート配線１０６ｂに接続され、ＰＭＯＳトランジスタＴｐ１２およびＮＭＯＳトランジスタＴｎ１２のゲート電極に供給される。
第２メタル配線層の配線１１５ｈには、アドレス信号Ａ３が供給され、コンタクト１１４ｎ、第１メタル配線層の配線１１３ｎおよびコンタクト１１１ｎを介してゲート配線１０６ｃに接続され、ＰＭＯＳトランジスタＴｐ１３およびＮＭＯＳトランジスタＴｎ１３のゲート電極に供給される。
なお、図２ａにおいて、縦方向（第２の方向）の寸法は、ＳＧＴの寸法、ＳＧＴと下部拡散層との余裕および拡散層間隔で決まる最小加工寸法となり、Ｌｙと定義する。すなわち、本実施例の３入力ＮＡＮＤ型デコーダ１０１は、上下方向に、最小ピッチ（最小間隔）Ｌｙにて、複数個を隣接して配置できる。
本実施例によれば、３入力ＮＡＮＤ型デコーダを構成する６個のＳＧＴを第１の方向に１列に配置し、電源線Ｖｃｃ、基準電源線Ｖｓｓ、アドレス信号線Ａ１、Ａ２およびＡ３を、第１の方向と垂直の第２の方向に延在配置することにより、無駄な配線やコンタクト領域を設けずに、面積が縮小された３入力ＮＡＮＤ型デコーダを構成する半導体装置が提供できる。
（実施例２）
（本発明の実施例に適用する等価回路）
図４に、本発明に適用する３入力ＮＡＮＤ型デコーダおよびインバータを構成するデコーダを、実施例の配置に対応させて配置した回路図を示す。
図４において、３入力ＮＡＮＤ型デコーダ１０１は、図１と同一である。図１に対して、ＰＭＯＳトランジスタＴｐ１４およびＮＭＯＳトランジスタＴｎ１４により構成されるインバータ１０２を追加して、デコーダ１００を構成する。ＰＭＯＳトランジスタＴｐ１４とＮＭＯＳトランジスタＴｎ１４のゲートは、３入力ＮＡＮＤ型デコーダ１０１の出力ＤＥＣ１に共通接続され、ＰＭＯＳトランジスタＴｐ１４とＮＭＯＳトランジスタＴｎ１４のドレインは共通接続されて、デコーダ出力ＳＥＬ１となり、また、ＰＭＯＳトランジスタＴｐ１４のソースおよびＮＭＯＳトランジスタＴｎ１４のソースはそれぞれ、電源Ｖｃｃ、基準電源Ｖｓｓに接続される。
前述したように、負論理出力のＮＡＮＤ型デコーダ１０１にインバータ１０２を追加することにより、デコーダ１００の出力ＳＥＬ１は、正論理出力（選択されたデコーダの出力が論理“１”）となる。ここで、インバータ１０２は、論理反転機能およびバッファ機能（ＮＡＮＤ型デコーダ１０１の駆動能力を増幅する）を兼ねている。
図４の等価回路を本発明に適用した実施例として、図５、図６に、実施例２を示す。図５は、本実施例の３入力ＮＡＮＤ型デコーダ１０１およびインバータ１０２のレイアウト（配置）の平面図である。図６は、図５におけるカットラインＢ−Ｂ’に沿った断面図であり、図３ｂに対応している。
なお、図５および図６において、図２ａおよび図３ｂと同じ構造の箇所については、１００番台の同等の記号で示してある。
図５において、インバータ１０２を構成するＮＭＯＳトランジスタＴｎ１４、ＰＭＯＳトランジスタＴｐ１４、３入力ＮＡＮＤ型デコーダ１０１を構成する６個のＳＧＴである、ＰＭＯＳトランジスタＴｐ１３、Ｔｐ１２、Ｔｐ１１、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２およびＴｎ１３が、図の右側より横方向（第１の方向）に１列に配置されている。
図５の３入力ＮＡＮＤ型デコーダ１０１は、図２ａと同一であり、図２ａに記載されないインバータ１０２について詳細に説明する。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐｂおよび１０２ｎｃが形成され、この平面状シリコン層１０２ｐｂおよび１０２ｎｃは、不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層が構成される。１０３は、平面状シリコン層（１０２ｐｂ、１０２ｎｃ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｐｂと１０２ｎｃを接続する。１０４ｎ１４はｎ型シリコン柱、１０４ｐ１４はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１４および１０４ｐ１４を取り囲むゲート絶縁膜、１０６はゲート電極、１０６ｄはゲート配線である。
シリコン柱１０４ｎ１４の最上部にはｐ＋拡散層１０７ｐ１４が不純物注入等により形成され、シリコン柱１０４ｐ１４の最上部には、ｎ＋拡散層１０７ｎ１４が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１４、１０９ｎ１４はそれぞれｐ＋拡散層１０７ｐ１４、ｎ＋拡散層１０７ｎ１４に接続されるシリサイド層である。
１１０ｐ１４および１１０ｎ１４は、シリサイド層１０９ｐ１４、１０９ｎ１４と第１メタル配線層の配線１１３ｇ、１１３ｆをそれぞれ接続するコンタクトである。１１１ａはゲート配線１０６ｄと第１メタル配線層の配線１１３ｈを接続するコンタクト、１１２ａは３入力ＮＡＮＤ型デコーダの出力ＤＥＣ１であるシリサイド層１０３と第メタル配線層の配線１１３ｈを接続するコンタクトである。１１４ｐ１４は第１メタル配線層の配線１１３ｇと第２メタル配線層の配線１１５ｌを接続するコンタクト、１１４ｎ１４は第１メタル配線層の配線１１３ｆと第２メタル配線層の配線１１５ｋを接続するコンタクトである。
シリコン柱１０４ｎ１４、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ１４、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ１４を構成し、
シリコン柱１０４ｐ１４、下部拡散層１０２ｎｃ、上部拡散層１０７ｎ１４、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１４を構成する。
また、ＰＭＯＳトランジスタＴｐ１４およびＮＭＯＳトランジスタＴｎ１４のゲート電極１０６は共通接続されてゲート配線１０６ｄが接続される。
下部拡散層１０２ｐｂおよび１０２ｎｃはシリサイド層１０３により接続されてＰＭＯＳトランジスタＴｐ１４およびＮＭＯＳトランジスタＴｎ１４の共通ドレインとなり、出力ＳＥＬ１に接続される。
ＰＭＯＳトランジスタＴｐ１４のソース領域である上部拡散層１０７ｐ１４はシリサイド層１０９ｐ１４、コンタクト１１０ｐ１４を介して第１メタル配線層の配線１１３ｇに接続され、第１メタル配線層の配線１１３ｇはコンタクト１１４ｐ１４を介して第２メタル配線層の配線１１５ｌに接続され、第２メタル配線層の配線１１５ｌには電源Ｖｃｃが供給される。
ＮＭＯＳトランジスタＴｎ１４のソース領域である上部拡散層１０７ｎ１４はシリサイド層１０９ｎ１４、コンタクト１１０ｎ１４を介して第１メタル配線層の配線１１３ｆに接続され、第１メタル配線層の配線１１３ｆはコンタクト１１４ｎ１４を介して第２メタル配線層の配線１１５ｋに接続され、第２メタル配線層の配線１１５ｋには基準電源Ｖｓｓが供給される。
第２メタル配線層の配線１１５ｅには、アドレス信号Ａ１が供給され、コンタクト１１４ｋ、第１メタル配線層の配線１１３ｋおよびコンタクト１１１ｋを介してゲート配線１０６ａに接続され、ＰＭＯＳトランジスタＴｐ１１およびＮＭＯＳトランジスタＴｎ１１のゲート電極に供給される。
第２メタル配線層の配線１１５ｇには、アドレス信号Ａ２が供給され、コンタクト１１４ｍ、第１メタル配線層の配線１１３ｍおよびコンタクト１１１ｍを介してゲート配線１０６ｂに接続され、ＰＭＯＳトランジスタＴｐ１２およびＮＭＯＳトランジスタＴｎ１２のゲート電極に供給される。
第２メタル配線層の配線１１５ｈには、アドレス信号Ａ３が供給され、コンタクト１１４ｎ、第１メタル配線層の配線１１３ｎおよびコンタクト１１１ｎを介してゲート配線１０６ｃに接続され、ＰＭＯＳトランジスタＴｐ１３およびＮＭＯＳトランジスタＴｎ１３のゲート電極に供給される。
なお、図５ａにおいて、図２ａと同様に、縦方向（第２の方向）の寸法は、ＳＧＴの寸法、ＳＧＴと下部拡散層との余裕および拡散層間隔で決まる最小加工寸法となり、Ｌｙと定義する。すなわち、本実施例のデコーダ１００（３入力ＮＡＮＤ型デコーダ１０１およびインバータ１０２）は、上下方向に、最小ピッチ（最小間隔）Ｌｙにて、複数個を隣接して配置できる。
本実施例によれば、３入力ＮＡＮＤ型デコーダを構成する６個のＳＧＴとインバータを構成する２個のＳＧＴを、第１の方向に１列に配置し、電源線Ｖｃｃ、基準電源線Ｖｓｓ、アドレス信号線Ａ１、Ａ２およびＡ３を、第１の方向と垂直の第２の方向に延在配置することにより、無駄な配線やコンタクト領域を設けずに、面積が縮小されたデコーダ（３入力ＮＡＮＤ型デコーダおよびインバータ）を構成する半導体装置が提供できる。
（実施例３）
（本発明の実施例に適用する等価回路）
図７に、本発明に適用する３入力ＮＡＮＤ型デコーダおよびインバータを複数個配置して、デコーダを構成する等価回路図を示す。
アドレス信号線は、Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６の６本設けられ、Ａ１およびＡ２は、ＰＭＯＳトランジスタＴｐｋ１（ｋは自然数）とＮＭＯＳトランジスタＴｎｋ１のゲートに選択的に接続され、Ａ３およびＡ４は、ＰＭＯＳトランジスタＴｐｋ２とＮＭＯＳトランジスタＴｎｋ２のゲートに選択的に接続され、Ａ５およびＡ６は、ＰＭＯＳトランジスタＴｐｋ３とＮＭＯＳトランジスタＴｎｋ３のゲートに選択的に接続される。アドレス信号Ａ１〜Ａ６の６本によりデコーダ１００−１〜１００−８の８個が構成される。
デコーダ１００−１には、アドレス信号線Ａ１、Ａ３およびＡ５が接続され、
デコーダ１００−２には、アドレス信号線Ａ２、Ａ３およびＡ５が接続され、
デコーダ１００−３には、アドレス信号線Ａ１、Ａ４およびＡ５が接続され、
デコーダ１００−４には、アドレス信号線Ａ２、Ａ４およびＡ５が接続され、
デコーダ１００−５には、アドレス信号線Ａ１、Ａ３およびＡ６が接続され、
デコーダ１００−６には、アドレス信号線Ａ２、Ａ３およびＡ６が接続され、
デコーダ１００−７には、アドレス信号線Ａ１、Ａ４およびＡ６が接続され、
デコーダ１００−８には、アドレス信号線Ａ２、Ａ４およびＡ６が接続される。
アドレス信号線が接続される箇所は、破線の丸印で示してある。
後述のとおり、アドレス信号線Ａ３はデコーダ１００−１と１００−２に共通に接続され、また、デコーダ１００−５とデコーダ１００−６と共通に接続される。アドレス信号線Ａ４はデコーダ１００−３と１００−４に共通に接続され、また、デコーダ１００−７と１００−８に共通に接続される。アドレス信号線Ａ５はデコーダ１００−１〜１００−４に共通に接続され、アドレス信号線Ａ６はデコーダ１００−５〜１００−８に共通に接続される。
図８に、図７の８個のデコーダのアドレスマップを示す。デコーダ出力のＤＥＣ１／ＳＥＬ１〜ＤＥＣ８／ＳＥＬ８に接続されるアドレス信号が丸印で示してある。後述の通り、コンタクトを設けて接続する。
図９ａ〜図９ｄ、図１０ａ〜図１０ｍに、実施例３を示す。本実施例は、図７の等価回路を実現したものであり、図５におけるデコーダ１００を８個、１００−１〜１００−８を最小ピッチＬｙにて図の上下（第２の方向）に隣接して配置したものである。配置にあたっては、１００−１、１００−３、１００−５、１００−７は、図５を上下反転配置させ、１００−２、１００−４、１００−６、１００−８は、正配置したものである。このことにより、隣接したデコーダのゲート配線１０６ｃあるいはゲート配線１０６ｄを共有することができ、縦方向のピッチを最小にできる。図９ａ、図９ｂは、本発明の３入力ＮＡＮＤ型デコーダとインバータのレイアウト（配置）の平面図、図９ｃ、図９ｄは、図９ａ、図９ｂの平面図において、下部拡散層、各トランジスタおよびゲート配線のみを示して、アドレス信号とゲート配線の接続をわかりやすく示した図である。
図１０ａは図９ａにおけるカットラインＡ−Ａ’に沿った断面図、図１０ｂは図９ａにおけるカットラインＢ−Ｂ’に沿った断面図、図１０ｃは図９ａにおけるカットラインＣ−Ｃ’に沿った断面図、図１０ｄは図９ａにおけるカットラインＤ−Ｄ’に沿った断面図、図１０ｅは図９ｂにおけるカットラインＥ−Ｅ’に沿った断面図、図１０ｆは図９ａにおけるカットラインＦ−Ｆ’に沿った断面図、図１０ｇは図９ａにおけるカットラインＧ−Ｇ’に沿った断面図、図１０ｈは図９ａにおけるカットラインＨ−Ｈ’に沿った断面図、図１０ｉは図９ａにおけるカットラインＩ−Ｉ’に沿った断面図、図１０ｊは図９ａにおけるカットラインＪ−Ｊ’に沿った断面図、図１０ｋは図９ａにおけるカットラインＫ−Ｋ’に沿った断面図、図１０ｌは図９ａにおけるカットラインＬ−Ｌ’に沿った断面図、図１０ｍは図９ａにおけるカットラインＭ−Ｍ’に沿った断面図を示す。
なお、図９ａは、図７におけるデコーダブロック１１０ａに対応し、図９ｂは、図７におけるデコーダブロック１１０ｂに対応する。図９ａと図９ｂは連続した図面であるが、図面を拡大表示するために、便宜上図９ａと図９ｂに分けて示す。
図９ａにおいて、図７のデコーダ１００−１を構成するＮＭＯＳトランジスタＴｎ１４、ＰＭＯＳトランジスタＴｐ１４、Ｔｐ１３、Ｔｐ１２、Ｔｐ１１、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２およびＴｎ１３が、図の右より横方向（第１の方向）に１列に、図の最上位列に配置されている。
デコーダ１００−２を構成するＮＭＯＳトランジスタＴｎ２４、ＰＭＯＳトランジスタＴｐ２４、Ｔｐ２３、Ｔｐ２２、Ｔｐ２１、ＮＭＯＳトランジスタＴｎ２１、Ｔｎ２２およびＴｎ２３が、図の右より横方向（第１の方向）に１列に、図の上から２列目に配置されている。同様にして、デコーダ１００−３、デコーダ１００−４が、順次図９ａの上から配置される。
ＰＭＯＳトランジスタＴｐ１２、Ｔｐ２２、ＮＭＯＳトランジスタＴｎ１２およびＴｎ２２のゲート電極１０６は、ゲート配線１０６ｃにより共通に接続される。ゲート配線１０６ｃは、デコーダ１００−１とデコーダ１００−２の下部拡散層の隙間（デッドスペース）に配置されるので、縦方向（第２の方向）の寸法を最小にできるとともに、ゲート配線を共通にすることにより、配線の寄生容量を削減することができ、高速動作が可能となる。
同様に、ＰＭＯＳトランジスタＴｐ３２、Ｔｐ４２、ＮＭＯＳトランジスタＴｎ３２およびＴｎ４２のゲート電極１０６は、ゲート配線１０６ｃにより共通に接続される。ゲート配線１０６ｃは、デコーダ１００−３とデコーダ１００−４の下部拡散層の隙間（デッドスペース）に配置される。
また、ＰＭＯＳトランジスタＴｐ１３、Ｔｐ２３、Ｔｐ３３、Ｔｐ４３、ＮＭＯＳトランジスタＴｎ１３、Ｔｎ２３、Ｔｎ３３およびＴｎ３４のゲート電極１０６は、ゲート配線１０６ｄ、１０６ｄ１、１０６ｄ２、１０６ｄ３、１０６ｄ４により共通に接続される。ゲート配線１０６ｄは、デコーダ１００−２とデコーダ１００−３の下部拡散層の隙間（デッドスペース）に配置されるので、縦方向（第２の方向）の寸法を最小にできるとともに、ゲート配線を共通にすることにより、配線の寄生容量を削減することができ、高速動作が可能となる。
図９ｂにおいても同様に、図７のデコーダ１００−５を構成するＮＭＯＳトランジスタＴｎ５４、ＰＭＯＳトランジスタＴｐ５４、Ｔｐ５３、Ｔｐ５２、Ｔｐ５１、ＮＭＯＳトランジスタＴｎ５１、Ｔｎ５２およびＴｎ５３が、図の右より横方向（第１の方向）に１列に、図の最上位列に配置されている。
デコーダ１００−６を構成するＮＭＯＳトランジスタＴｎ６４、ＰＭＯＳトランジスタＴｐ６４、Ｔｐ６３、Ｔｐ６２、Ｔｐ６１、ＮＭＯＳトランジスタＴｎ６１、Ｔｎ６２およびＴｎ６３が、図の右より横方向（第１の方向）に１列に、図の上から２列目に配置されている。同様にして、デコーダ１００−７、デコーダ１００−８が、順次図９ｂの上から配置される。
ＰＭＯＳトランジスタＴｐ５２、Ｔｐ６２、ＮＭＯＳトランジスタＴｎ５２およびＴｎ６２のゲート電極１０６は、ゲート配線１０６ｃにより共通に接続される。ゲート配線１０６ｃは、デコーダ１００−５とデコーダ１００−６の下部拡散層の隙間（デッドスペース）に配置されるので、縦方向（第２の方向）の寸法を最小にできるとともに、ゲート配線を共通にすることにより、配線の寄生容量を削減することができ、高速動作が可能となる。
同様に、ＰＭＯＳトランジスタＴｐ７２、Ｔｐ８２、ＮＭＯＳトランジスタＴｎ７２およびＴｎ８２のゲート電極１０６は、ゲート配線１０６ｃにより共通に接続される。ゲート配線１０６ｃは、デコーダ１００−７とデコーダ１００−８の下部拡散層の隙間（デッドスペース）に配置される。
また、ＰＭＯＳトランジスタＴｐ５３、Ｔｐ６３、Ｔｐ７３、Ｔｐ８３、ＮＭＯＳトランジスタＴｎ５３、Ｔｎ６３、Ｔｎ７３およびＴｎ８３のゲート電極１０６は、ゲート配線１０６ｄ、１０６ｄ１、１０６ｄ２、１０６ｄ３、１０６ｄ４により共通に接続される。ゲート配線１０６ｄは、デコーダ１００−６とデコーダ１００−７の下部拡散層の隙間（デッドスペース）に配置されるので、縦方向（第２の方向）の寸法を最小にできるとともに、ゲート配線を共通にすることにより、配線の寄生容量を削減することができ、高速動作が可能となる。
図９ａおよび図９ｂにおいて、右側より、第２メタル配線層の配線１１５ｋ、１１５ｌ、１１５ａ、１１５ｂ、１１５ｃ、１１５ｄ、１１５ｅ、１１５ｆ、１１５ｇ、１１５ｈ、１１５ｉおよび１１５ｊが、縦方向（第２の方向）に延在配置され、それぞれ基準電源線Ｖｓｓ、電源線Ｖｃｃ、電源線Ｖｃｃ、電源線Ｖｃｃ、アドレス信号線Ａ１、電源線Ｖｃｃ、アドレス信号線Ａ２、Ａ３、Ａ４、Ａ５、Ａ６、基準電源線Ｖｓｓを構成する。上記第２メタル配線層の配線１１５ａ〜１１５ｌは、第２メタル配線層の最小ピッチ（最小配線幅および最小配線間隔）にて配置されるので、横方向の寸法は最小にて配置できる。
なお、図９ａ〜図９ｄ、図１０ａ〜図１０ｍにおいて、図２ａ、図２ｂ、図３ａ〜図３ｈと同じ構造の箇所については、１００番台の同等の記号で示してある。
デコーダ１００−１を構成する８個のＳＧＴであるＮＭＯＳトランジスタＴｎ１４、ＰＭＯＳトランジスタＴｐ１４，Ｔｐ１３、Ｔｐ１２、Ｔｐ１１、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２、Ｔｎ１３、およびデコーダ１１０−８を構成する８個のＳＧＴであるＮＭＯＳトランジスタＴｎ８４、ＰＭＯＳトランジスタＴｐ８４、Ｔｐ８３、Ｔｐ８２、Ｔｐ８１、ＮＭＯＳトランジスタＴｎ８１、Ｔｎ８２、Ｔｎ８３までの各トランジスタの配置は、図５における８個のＳＧＴであるＮＭＯＳトランジスタＴｎ１４、ＰＭＯＳトランジスタＴｐ１４、Ｔｐ１３、Ｔｐ１２、Ｔｐ１１、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２、Ｔｎ１３の配置と同じである。図９ａ、図９ｂと図５と異なるところは、アドレス信号がＡ１〜Ａ３からＡ１〜Ａ６に増加したことにより、アドレス信号を供給する第２メタル配線層の配線の配置位置と接続箇所を変更したことである。
図９ａおよび図９ｂにおいて、
基準電源Ｖｓｓを供給する第２メタル配線層の配線１１５ｋは第２の方向に延在配置され、ＮＭＯＳトランジスタＴｎ１４、Ｔｎ２４〜Ｔｎ８４のソースに接続される。
電源Ｖｃｃを供給する第２メタル配線層の配線１１５ｌは第２の方向に延在配置され、ＰＭＯＳトランジスタＴｐ１４、Ｔｐ２４〜Ｔｐ８４のソースに接続される。
電源Ｖｃｃを供給する第２メタル配線層の配線１１５ａは第２の方向に延在配置され、ＰＭＯＳトランジスタＴｐ１３、Ｔｐ２３〜Ｔｐ８３のソースに接続される。
電源Ｖｃｃを供給する第２メタル配線層の配線１１５ｂは第２の方向に延在配置され、ＰＭＯＳトランジスタＴｐ１２、Ｔｐ２２〜Ｔｐ８２のソースに接続される。
アドレス信号Ａ１を供給する第２メタル配線層の配線１１５ｃは第２の方向に延在配置され、コンタクト１１４ｋ１、第１メタル配線層の配線１１３ｋ１、コンタクト１１１ｋ１を介してゲート配線１０６ｂに接続され、ＰＭＯＳトランジスタＴｐ１１、Ｔｐ３１、Ｔｐ５１、Ｔｐ７１のゲート電極１０６に接続されるとともに、ゲート配線１０６ａを介してＮＭＯＳトランジスタＴｎ１１、Ｔｎ３１、Ｔｎ５１、Ｔｎ７１のゲート電極１０６に接続される。
電源Ｖｃｃを供給する第２メタル配線層の配線１１５ｄは第２の方向に延在配置され、ＰＭＯＳトランジスタＴｐ１１、Ｔｐ２１〜Ｔｐ８１のソースに接続される。
アドレス信号Ａ２を供給する第２メタル配線層の配線１１５ｅは第２の方向に延在配置され、コンタクト１１４ｋ２、第１メタル配線層の配線１１３ｋ２、コンタクト１１１ｋ２を介してゲート配線１０６ａに接続され、それぞれＰＭＯＳトランジスタＴｐ２１とＮＭＯＳトランジスタＴｎ２１のゲート電極、ＰＭＯＳトランジスタＴｐ４１とＮＭＯＳトランジスタＴｎ４１のゲート電極、ＰＭＯＳトランジスタＴｐ６１とＮＭＯＳトランジスタＴｎ６１のゲート電極、ＰＭＯＳトランジスタＴｐ８１とＮＭＯＳトランジスタＴｎ８１のゲート電極に接続される。
アドレス信号Ａ３を供給する第２メタル配線層の配線１１５ｆは第２の方向に延在配置され、コンタクト１１４ｍ１、第１メタル配線層の配線１１３ｍ１、コンタクト１１１ｍ１を介してゲート配線１０６ｃに接続され、ＰＭＯＳトランジスタＴｐ１２、Ｔｐ２２、ＮＭＯＳトランジスタＴｎ１２、Ｔｎ２２のゲート電極１０６に接続されるとともに、同じくコンタクト１１４ｍ１、第１メタル配線層の配線１１３ｍ１、コンタクト１１１ｍ１を介してゲート配線１０６ｃに接続され、ＰＭＯＳトランジスタＴｐ５２、Ｔｐ６２、ＮＭＯＳトランジスタＴｎ５２、Ｔｎ６２のゲート電極１０６に接続される。
アドレス信号Ａ４を供給する第２メタル配線層の配線１１５ｇは第２の方向に延在配置され、コンタクト１１４ｍ２、第１メタル配線層の配線１１３ｍ２、コンタクト１１１ｍ２を介してゲート配線１０６ｃに接続され、ＰＭＯＳトランジスタＴｐ３２、Ｔｐ４２、ＮＭＯＳトランジスタＴｎ３２、Ｔｎ４２のゲート電極１０６に接続されるとともに、同じくコンタクト１１４ｍ２、第１メタル配線層の配線１１３ｍ２、コンタクト１１１ｍ２を介してゲート配線１０６ｃに接続され、ＰＭＯＳトランジスタＴｐ７２、Ｔｐ８２、ＮＭＯＳトランジスタＴｎ７２、Ｔｎ８２のゲート電極１０６に接続される。
アドレス信号Ａ５を供給する第２メタル配線層の配線１１５ｈは第２の方向に延在配置され、コンタクト１１４ｎ１、第１メタル配線層の配線１１３ｎ１、コンタクト１１１ｎ１を介してゲート配線１０６ｄに接続され、ＰＭＯＳトランジスタＴｐ２３、Ｔｐ３３、ＮＭＯＳトランジスタＴｎ２３、Ｔｎ３３のゲート電極に接続されるとともに、ゲート配線１０６ｄ１〜１０６ｄ４をそれぞれ介して、ＰＭＯＳトランジスタＴｐ１３，Ｔｐ４３、ＮＭＯＳトランジスタＴｎ１３、Ｔｎ４３のゲート電極に接続される。
アドレス信号Ａ６を供給する第２メタル配線層の配線１１５ｉは第２の方向に延在配置され、コンタクト１１４ｎ２、第１メタル配線層の配線１１３ｎ２、コンタクト１１１ｎ２を介してゲート配線１０６ｄに接続され、ＰＭＯＳトランジスタＴｐ６３、Ｔｐ７３、ＮＭＯＳトランジスタＴｎ６３、Ｔｎ７３のゲート電極に接続されるとともに、ゲート配線１０６ｄ１〜１０６ｄ４をそれぞれ介して、ＰＭＯＳトランジスタＴｐ５３，Ｔｐ８３、ＮＭＯＳトランジスタＴｎ５３、Ｔｎ８３のゲート電極に接続される。
基準電源Ｖｓｓを供給する第２メタル配線層の配線１１５ｊは第２の方向に延在配置され、ＮＭＯＳトランジスタＴｎ１３、Ｔｎ２３〜Ｔｎ８３のソースに接続される。
このような配置と接続により、８個のデコーダが横方向、縦方向ともに最小ピッチ、最小面積で実現できる。
なお、本実施例では、アドレス信号をＡ１〜Ａ６に設定して、８個のデコーダを設けたが、アドレス信号を増やして、デコーダの数を増加させることは本発明の範疇に含まれる。
本実施例によれば、３入力ＮＡＮＤ型デコーダとインバータを構成する８個のＳＧＴを第１の方向に１列に配置したデコーダを複数個隣接して配置し、電源線Ｖｃｃ、基準電源線Ｖｓｓ、アドレス信号線（Ａ１〜Ａ６）を、第１の方向と垂直の第２の方向に延在配置することにより、無駄な配線やコンタクト領域を設けずに、第１の方向、第２の方向ともに最小ピッチで配置ができ、最小面積にて３入力ＮＡＮＤ型デコーダとインバータを構成する半導体装置が提供できる。
（実施例４）
（本発明の実施例に適用する等価回路）
図１１に本発明に適用する３入力ＮＡＮＤ型デコーダ２０１の等価回路図を示す。図１１は、後述する実施例に対応したトランジスタの配置と回路の接続方法を示す。本実施例において、上述した実施例１と異なるところは、ＰＭＯＳトランジスタＴｐ１１、Ｔｐ１２、Ｔｐ１３、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２およびＴｎ１３のソースとドレインの向きを上下逆に配置したことである。そのことにより、各トランジスタのドレイン、ソースおよびゲートを接続する配線が異なる。配線手段を明確にするために、図１１に配線の種類を記載する。
図１１において、Ｔｐ１１、Ｔｐ１２およびＴｐ１３は、ＳＧＴで構成されたＰＭＯＳトランジスタ、Ｔｎ１１、Ｔｎ１２およびＴｎ１３は、同じくＳＧＴで構成されたＮＭＯＳトランジスタである。前記ＰＭＯＳトランジスタＴｐ１１、Ｔｐ１２およびＴｐ１３のソースは下部拡散層となり、シリサイド層の配線を介して第１メタル配線層の配線に接続され、さらに、第２メタル配線層の配線に接続され、電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＴｐ１１、Ｔｐ１２、Ｔｐ１３およびＮＭＯＳトランジスタＴｎ１１のドレインは共通に第１メタル配線層の配線による出力線ＤＥＣ１に接続される。ＮＭＯＳトランジスタＴｎ１１のソースは下部拡散層およびシリサイド層を介してＮＭＯＳトランジスタＴｎ１２のドレインに接続され、ＮＭＯＳトランジスタＴｎ１２のソースは第１メタル配線層の配線を介してＮＭＯＳトランジスタＴｎ１３のドレインに接続され、ＮＭＯＳトランジスタＴｎ１３のソースは、下部シリサイド層を介して第２メタル配線層の配線に接続され、基準電源Ｖｓｓが供給される。
また、ＰＭＯＳトランジスタＴｐ１１、ＮＭＯＳトランジスタＴｎ１１のゲートには第２メタル配線層の配線、第１メタル配線層の配線およびゲート配線を介してアドレス信号線Ａ１が接続され、ＰＭＯＳトランジスタＴｐ１２、ＮＭＯＳトランジスタＴｎ１２のゲートには、第２メタル配線層の配線、第１メタル配線層の配線およびゲート配線を介してアドレス信号線Ａ２が接続され、ＰＭＯＳトランジスタＴｐ１３、ＮＭＯＳトランジスタＴｎ１３のゲートには、第２メタル配線層の配線、第１メタル配線層の配線およびゲート配線を介してアドレス信号線Ａ３が接続される。
図１１の等価回路を本発明に適用した実施例として、図１２ａ、図１２ｂ、図１３ａ〜図１３ｊに、実施例４を示す。図１２ａは、本発明の３入力ＮＡＮＤ型デコーダのレイアウト（配置）の平面図である。また、図１２ｂは、図１２ａの平面図において、下部拡散層、各トランジスタおよびゲート配線を示して、アドレス信号とゲート配線の接続をわかりやすく示した図である。
図１３ａは、図１２ａにおけるカットラインＡ−Ａ’に沿った断面図、図１３ｂは、図１２ａにおけるカットラインＢ−Ｂ’に沿った断面図、図１３ｃは、図１２ａにおけるカットラインＣ−Ｃ’に沿った断面図、図３ｄは、図１２ａにおけるカットラインＤ−Ｄ’に沿った断面図、図１３ｅは、図１２ａにおけるカットラインＥ−Ｅ’に沿った断面図、図１３ｆは、図１２ａにおけるカットラインＦ−Ｆ’に沿った断面図、図１３ｇは、図１２ａにおけるカットラインＧ−Ｇ’に沿った断面図、図１３ｈは、図１２ａにおけるカットラインＨ−Ｈ’に沿った断面図、図１３ｉは、図１２ａにおけるカットラインＩ−Ｉ’に沿った断面図、図１３ｊは、図１２ａにおけるカットラインＪ−Ｊ’に沿った断面図を示す。
なお、図１２ａ、図１２ｂ、図１３ａ〜図１３ｊにおいて、図２、図３ａ〜図３ｈ同じ構造の箇所については、２００番台の同等の記号で示してある。
図１２ａにおいて、図１１のＮＡＮＤ型デコーダ２０１を構成するＰＭＯＳトランジスタＴｐ１３、Ｔｐ１２、Ｔｐ１１、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２およびＴｎ１３が、図の右より横方向（第１の方向）に１列に配置されている。
また、図の縦方向（第１の方向と垂直の第２の方向）に、後述する第２メタル配線層の配線２１５ａ、２１５ｃ、２１５ｅ、２１５ｇおよび２１５ｊが延在配置され、それぞれ電源線Ｖｃｃ、アドレス信号線Ａ３、Ａ２、Ａ１、基準電源線Ｖｓｓを構成する。
本実施例の特徴は、第２メタル配線層の配線２１５ｇに供給されたアドレス信号Ａ１を、コンタクト２１４ｋを介して一旦第１メタル配線層の配線２１３ｋに置き換えて延在配線させ、コンタクト２１１ｋを介してゲート配線２０６ｂに接続することである。この理由は、本実施例を複数個配置する場合に、後述する他の実施例で示すように、複数のアドレス信号線を、面積を増加させることなく、容易に配置させるために必要な事項である。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｐａ、２０２ｎａ、２０２ｎｂが形成され、この平面状シリコン層２０２ｐａ、２０２ｎａおよび２０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｐａ、２０２ｎａ、２０２ｎｂ）の表面に形成されるシリサイド層である。２０４ｎ１１、２０４ｎ１２、２０４ｎ１３はｎ型シリコン柱、２０４ｐ１１、２０４ｐ１２、２０４ｐ１３はｐ型シリコン柱、２０５はシリコン柱２０４ｎ１１、２０４ｎ１２、２０４ｎ１３、２０４ｐ１１、２０４ｐ１２、２０４ｐ１３を取り囲むゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃおよび２０６ｄはゲート配線である。ゲート絶縁膜２０５は、ゲート電極２０６、ゲート配線２０６ａ、２０６ｂ、２０６ｃおよび２０６ｄの下にも形成される。
シリコン柱２０４ｎ１１、２０４ｎ１２、２０４ｎ１３の最上部には、それぞれｐ＋拡散層２０７ｐ１１、２０７ｐ１２および２０７ｐ１３が不純物注入等により形成され、シリコン柱２０４ｐ１１、２０４ｐ１２、２０４ｐ１３の最上部には、それぞれｎ＋拡散層２０７ｎ１１、２０７ｎ１２および２０７ｎ１３が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｐ１１、２０９ｐ１２、２０９ｐ１３、２０９ｎ１１、２０９ｎ１２および２０９ｎ１３はそれぞれｐ＋拡散層２０７ｐ１１、２０７ｐ１２および２０７ｐ１３、ｎ＋拡散層２０７ｎ１１、２０７ｎ１２および２０７ｎ１３に接続されるシリサイド層である。
２１０ｐ１１、２１０ｐ１２、２１０ｐ１３、２１０ｎ１１、２１０ｎ１２および２１０ｎ１３は、シリサイド層２０９ｐ１１、２０９ｐ１２、２０９ｐ１３、２０９ｎ１１、２０９ｎ１２および２０９ｎ１３と第１メタル配線層の配線２１３ｂ、２１３ｂ、２１３ｂ、２１３ｂ、２１３ｃおよび２１３ｃをそれぞれ接続するコンタクトである。２１１ｋはゲート配線２０６ｂと第１メタル配線層の配線２１３ｋを接続するコンタクト、２１１ｍはゲート配線２０６ｃと第１メタル配線層の配線２１３ｍを接続するコンタクト、２１１ｎはゲート配線２０６ｄと第１メタル配線層の配線２１３ｎを接続するコンタクトである。２１２ａはｐ＋拡散層２０２ｐａと接続しているシリサイド層２０３と第１メタル配線層の配線２１３ａを接続するコンタクト、２１２ｂ（図１３ａでは２個配置）はｎ＋拡散層２０２ｎｂと接続しているシリサイド層２０３と第１メタル配線層の配線２１３ｄを接続するコンタクトである。
２１４ａは第１メタル配線層の配線２１３ａと第２メタル配線層の配線２１５ａを接続するコンタクト、２１４ｂは第１メタル配線層の配線２１３ｄと第２メタル配線層の配線２１５ｊを接続するコンタクト、２１４ｋは第１メタル配線層の配線２１３ｋと第２メタル配線層の配線２１５ｇを接続するコンタクト、２１４ｍは第１メタル配線層の配線２１３ｍと第２メタル配線層の配線２１５ｅを接続するコンタクト、２１４ｎは第１メタル配線層の配線２１３ｎと第２メタル配線層の配線２１５ｃを接続するコンタクトである。
シリコン柱２０４ｎ１１、下部拡散層２０２ｐａ、上部拡散層２０７ｐ１１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ１１を構成し、
シリコン柱２０４ｎ１２、下部拡散層２０２ｐａ、上部拡散層２０７ｐ１２、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ１２を構成し、
シリコン柱２０４ｎ１３、下部拡散層２０２ｐａ、上部拡散層２０７ｐ１３、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ１３を構成し、
シリコン柱２０４ｐ１１、下部拡散層２０２ｎａ、上部拡散層２０７ｎ１１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ１１を構成し、
シリコン柱２０４ｐ１２、下部拡散層２０２ｎａ、上部拡散層２０７ｎ１２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ１２を構成し、
シリコン柱２０４ｐ１３、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ１３、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ１３を構成する。
また、ＰＭＯＳトランジスタＴｐ１１およびＮＭＯＳトランジスタＴｎ１１のゲート電極２０６にはゲート配線２０６ａが接続されるとともにＮＭＯＳトランジスタＴｎ１１のゲート電極２０６にはゲート配線２０６ｂが接続される。ＰＭＯＳトランジスタＴｐ１２およびＮＭＯＳトランジスタＴｎ１２のゲート電極２０６にはゲート配線２０６ｃが接続され、ＰＭＯＳトランジスタＴｐ１３とＮＭＯＳトランジスタＴｎ１３のゲート電極２０６にはゲート配線２０６ｄが共通接続される。
ＰＭＯＳトランジスタＴｐ１１のドレインであるｐ+拡散層２０７ｐ１１、ＰＭＯＳトランジスタＴｐ１２のドレインであるｐ+拡散層２０７ｐ１２、ＰＭＯＳトランジスタＴｐ１３のドレインであるｐ+拡散層２０７ｐ１３およびＮＭＯＳトランジスタＴｎ１１のドレインであるｎ+拡散層２０７ｎ１１は、第１メタル配線層の配線２１３ｂを介して共通接続され、出力線ＤＥＣ１となる。ＰＭＯＳトランジスタＴｐ１１、ＰＭＯＳトランジスタＴｐ１２およびＰＭＯＳトランジスタＴｐ１３のソースである下部拡散層２０２ｐａはシリサイド層２０３により共通接続されて、このシリサイド層２０３はコンタクト２１２ａ、第１メタル配線層の配線２１３ａおよびコンタクト２１４ａを介して第２メタル配線層の配線２１５ａに接続され、第２メタル配線層の配線２１５ａには電源Ｖｃｃが供給される。ＮＭＯＳトランジスタＴｎ１１のソース領域である下部拡散層２０２ｎａはシリサイド層２０３を介してＮＭＯＳトランジスタＴｎ１２のドレイン領域と接続され、ＮＭＯＳトランジスタＴｎ１２のソース領域である上部拡散層２０７ｎ１２はシリサイド層２０９ｎ１２、コンタクト２１０ｎ１２を介して第１メタル配線層の配線２１３ｃに接続される。また、ＮＭＯＳトランジスタＴｎ１３のドレイン領域は上部拡散層２０７ｎ１３、シリサイド層２０９ｎ１３、コンタクト２１０ｎ１３を介して第１メタル配線層の配線２１３ｃに接続される。ここで、ＮＭＯＳトランジスタＴｎ１２のソースとＮＭＯＳトランジスタＴｎ１３のドレインは第１メタル配線層の配線２１３ｃを介して接続される。また、ＮＭＯＳトランジスタＴｎ１３のソース領域である下部拡散層２０２ｎｂは、シリサイド層２０３、コンタクト２１２ｂ、第１メタル配線層の配線２１３ｄ、コンタクト２１４ｂを介して第２メタル配線層の配線２１５ｊに接続され、第２メタル配線層の配線２１５ｊには基準電源Ｖｓｓが供給される。なお、コンタクト２１２ｂ、第１メタル配線層の配線２１３ｄ、コンタクト２１４ｂは、図において、上下の２箇所に配置される。
第２メタル配線層の配線２１５ｇにはアドレス信号Ａ１が供給され、２１５ｇはコンタクト２１４ｋを介して延在配置された第１メタル配線層の配線２１３ｋに接続され、さらにコンタクト２１１ｋを介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ１１のゲート電極２０６に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ１１のゲート電極２０６に供給される。
第２メタル配線層の配線２１５ｅにはアドレス信号Ａ２が供給され、コンタクト２１４ｍ、第１メタル配線層の配線２１３ｍおよびコンタクト２１１ｍを介してゲート配線２０６ｃに接続され、ＰＭＯＳトランジスタＴｐ１２およびＮＭＯＳトランジスタＴｎ１２のゲート電極２０６に供給される。
第２メタル配線層の配線２１５ｃにはアドレス信号Ａ３が供給され、コンタクト２１４ｎ、第１メタル配線層の配線２１３ｎおよびコンタクト２１１ｎを介してゲート配線２０６ｄに接続され、ＰＭＯＳトランジスタＴｐ１３およびＮＭＯＳトランジスタＴｎ１３のゲート電極２０６に供給される。
なお、図１３ａにおいて、縦方向（第２の方向）の寸法は、ＳＧＴの寸法、ＳＧＴと下部拡散層との余裕および拡散層間隔で決まる最小加工寸法となり、Ｌｙと定義する。すなわち、本実施例における３入力ＮＡＮＤ型デコーダ２０１は、上下方向に、反転配置することで、ゲート配線２０６ｃあるいは２０６ｄを隣接した３入力ＮＡＮＤ型デコーダ２０１と共有することができるため、最小ピッチ（最小間隔）Ｌｙにて、複数個を隣接して配置できる。
アドレス信号Ａ１は、第２メタル配線層の配線２１５ｇから第１メタル配線層の配線２１３ｋに置き換えて、ゲート配線２０６ｂに接続しているので、第２メタル配線層の配線２１５ｇの配置位置は、図１２ａにおいて、第２メタル配線層の配線２１５ｅと第２メタル配線層の配線２１５ｊの間の適当な位置に移動させることができる。この場合は、第１メタル配線層の配線２１３ｋは、横方向（第１の方向）に延在させることで可能となる。
また、本実施例では、アドレス信号Ａ１の接続において、第１メタル配線層の配線２１３ｋを延在配置させたが、アドレス信号Ａ２あるいはＡ３に適用しても良い。
本実施例によれば、３入力ＮＡＮＤ型デコーダを構成する６個のＳＧＴを第１の方向に１列に配置し、ＰＭＯＳトランジスタＴｐ１１、Ｔｐ１２およびＴｐ１３のソース領域を下部拡散層（２０２ｐａ）およびシリサイド層２０３により共通接続し、電源線Ｖｃｃ、基準電源線Ｖｓｓ、アドレス信号線Ａ１、Ａ２およびＡ３を、第１の方向と垂直の第２の方向に延在配置することにより、無駄な配線やコンタクト領域を設けずに、最小の面積で３入力ＮＡＮＤ型デコーダを構成する半導体装置が提供できる。さらに、第２メタル配線層の配線に供給されたアドレス信号を延在させた第１メタル配線層の配線に置き換えてゲート配線に接続することにより、アドレス信号の供給方法の自由度を増すことができる。
（実施例５）
（本発明の実施例に適用する等価回路）
図１４に、本発明に適用する３入力ＮＡＮＤ型デコーダおよびインバータを構成するデコーダを、実施例の配置に対応させて配置した回路図を示す。
図１４において、３入力ＮＡＮＤ型デコーダ２０１は、図１１と同一である。図１１に対して、ＰＭＯＳトランジスタＴｐ１４およびＮＭＯＳトランジスタＴｎ１４により構成されるインバータ２０２を追加して、デコーダ２００を構成する。ＰＭＯＳトランジスタＴｐ１４とＮＭＯＳトランジスタＴｎ１４のゲートは、３入力ＮＡＮＤ型デコーダ２０１の出力ＤＥＣ１に共通接続され、ＰＭＯＳトランジスタＴｐ１４とＮＭＯＳトランジスタＴｎ１４のドレインは共通接続されて、デコーダ出力ＳＥＬ１となり、また、ＰＭＯＳトランジスタＴｐ１４のソースおよびＮＭＯＳトランジスタＴｎ１４のソースはそれぞれ、電源Ｖｃｃ、基準電源Ｖｓｓに接続される。
ここで、ＰＭＯＳトランジスタＴｐ１４のソースは、下部シリサイド層により、ＰＭＯＳトランジスタＴｐ１１，Ｔｐ１２，Ｔｐ１３と共通に配置接続される。
前述したように、負論理出力のＮＡＮＤ型デコーダ１０１にインバータ１０２を追加することにより、デコーダ１００の出力ＳＥＬ１は、正論理出力（選択されたデコーダの出力が論理“１”）となる。ここで、インバータ１０２は、論理反転機能およびバッファ機能（ＮＡＮＤ型デコーダ１０１の駆動能力を増幅する）を兼ねている。
図１４の等価回路を本発明に適用した実施例として、図１５ａ、図１５ｂ、図１６ａ、図１６ｂ、図１６ｃに、実施例５を示す。図１５ａは、本実施例の３入力ＮＡＮＤ型デコーダ２０１およびインバータ２０２のレイアウト（配置）の平面図である。
また、図１５ｂは、図１５ａの平面図において、下部拡散層、各トランジスタおよびゲート配線を示して、アドレス信号とゲート配線の接続をわかり易く示した図である。
図１６ａは、図１５ａにおけるカットラインＡ−Ａ’に沿った断面図、図１６ｂは、図１５ａにおけるカットラインＢ−Ｂ’に沿った断面図、図１６ｃは、図１５ａにおけるカットラインＣ−Ｃ’に沿った断面図である。
図１５ａは、図１２ａに対して、ＰＭＯＳトランジスタＴｐ１４とＮＭＯＳトランジスタＴｎ１４から構成されるインバータ２０２を付加したものであるが、ＰＭＯＳトランジスタＴｐ１３とＮＭＯＳトランジスタＴｎ１３のゲート電極を接続する方法に関して異なる。すなわち、図１２ａ（実施例４）では、ＰＭＯＳトランジスタＴｐ１３とＮＭＯＳトランジスタＴｎ１３のゲート電極２０６は、ゲート配線２０６ｄを用いて直接接続したが、図１５ａ（実施例５）では、ゲート配線を２０６ｄと２０６ｅに分離して、２０６ｄと２０６ｅを第１メタル配線層の配線２１３ｎを用いて接続しているところである。第１メタル配線層の配線２１３ｎは、図１５ａにおいて、横方向（第１の方向）に延在させている。このような配置にすることで、後述するように、アドレス信号Ａ３を供給する第２メタル配線層の配線２１５ｐの配置の自由度が増すところにある。
なお、図１５ａ、図１５ｂ、図１６ａ、図１６ｂ、図１６ｃにおいて、図１２ａおよび図１３ａ〜図１３ｊと同じ構造の箇所については、２００番台の同等の記号で示してある。
図１５ａにおいて、図１４のＮＡＮＤ型デコーダ２０１およびインバータ２０２を構成するＮＭＯＳトランジスタＴｎ１４、ＰＭＯＳトランジスタＴｐ１４、ＰＭＯＳトランジスタＴｐ１３、Ｔｐ１２、Ｔｐ１１、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２およびＴｎ１３が、図の右より横方向（第１の方向）に１列に配置されている。
また、第２メタル配線層の配線２１５ｋ、２１５ｐ、２１５ａ、２１５ｅ、２１５ｇおよび２１５ｊが、縦方向（第１の方向と垂直の第２の方向）に延在配置され、それぞれ基準電源線Ｖｓｓ、アドレス信号線Ａ３、電源線Ｖｃｃ、アドレス信号線Ａ２、Ａ１、基準電源線Ｖｓｓを構成する。
本実施例の特徴は、図１２ａと同様に、第２メタル配線層の配線２１５ｇに供給されたアドレス信号Ａ１を、コンタクト２１４ｋを介して一旦第１メタル配線層の配線２１３ｋに置き換えて延在配線させ、コンタクト２１１ｋを介してゲート配線２０６ｂに接続することに加えて、第２メタル配線層の配線２１５ｐに供給されたアドレス信号Ａ３を、コンタクト２１４ｎを介して一旦第１メタル配線層の配線２１３ｎに置き換えて延在配線させ、コンタクト２１１ａを介してゲート配線２０６ｄに接続するである。この理由は、本実施例を複数個配置する場合に、後述する他の実施例で示すように、複数のアドレス信号線を面積を増加させることなく、容易に配置させるために必要な事項である。さらに、本実施例の特徴は、インパータ２０２を構成するＰＭＯＳトランジスタＴｐ１４のソース領域である下部拡散層（２０２ｐａ）を、３入力ＮＡＮＤ型デコーダ２０１のＰＭＯＳトランジスタＴｐ１１、Ｔｐ１２、Ｔｐ１３のソース領域である下部拡散層（２０２ｐａ）と共通にすることにより、電源Ｖｃｃを供給する第２メタル配線層の配線（２１５ａ）を共通にすることにより、第２メタル配線層の配線の本数を削減できることにある。
以下に、構成を詳細に説明する。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｐａ、２０２ｎａ、２０２ｎｂおよび２０２ｎｃが形成され、この平面状シリコン層２０２ｐａ、２０２ｎａ、２０２ｎｂおよび２０２ｎｃは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｐａ、２０２ｎａ、２０２ｎｂ、２０２ｎｃ）の表面に形成されるシリサイド層である。２０４ｎ１１、２０４ｎ１２、２０４ｎ１３、２０４ｎ１４はｎ型シリコン柱、２０４ｐ１１、２０４ｐ１２、２０４ｐ１３、２０４ｐ１４はｐ型シリコン柱、２０５はシリコン柱２０４ｎ１１、２０４ｎ１２、２０４ｎ１３、２０４ｎ１４、２０４ｐ１１、２０４ｐ１２、２０４ｐ１３、２０４ｐ１４を取り囲むゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆおよび２０６ｇはゲート配線である。ゲート絶縁膜２０５は、ゲート電極２０６、ゲート配線２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆおよび２０６ｇの下にも形成される。
シリコン柱２０４ｎ１１、２０４ｎ１２、２０４ｎ１３、２０４ｎ１４の最上部には、それぞれｐ＋拡散層２０７ｐ１１、２０７ｐ１２、２０７ｐ１３、２０７ｐ１４が不純物注入等により形成され、シリコン柱２０４ｐ１１、２０４ｐ１２、２０４ｐ１３、２０４ｐ１４の最上部には、それぞれｎ＋拡散層２０７ｎ１１、２０７ｎ１２、２０７ｎ１３、２０７ｎ１４が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｐ１１、２０９ｐ１２、２０９ｐ１３、２０９ｐ１４、２０９ｎ１１、２０９ｎ１２、２０９ｎ１３、２０９ｎ１４はそれぞれｐ＋拡散層２０７ｐ１１、２０７ｐ１２、２０７ｐ１３および２０７ｐ１４、ｎ＋拡散層２０７ｎ１１、２０７ｎ１２、２０７ｎ１３および２０７ｎ１４に接続されるシリサイド層である。
２１０ｐ１１、２１０ｐ１２、２１０ｐ１３、２１０ｐ１４、２１０ｎ１１、２１０ｎ１２、２１０ｎ１３および２１０ｎ１４は、シリサイド層２０９ｐ１１、２０９ｐ１２、２０９ｐ１３、２０９ｐ１４、２０９ｎ１１、２０９ｎ１２、２０９ｎ１３および２０９ｎ１４と第１メタル配線層の配線２１３ｂ、２１３ｂ、２１３ｂ、２１３ｆ、２１３ｂ、２１３ｃ、２１３ｃおよび２１３ｆをそれぞれ接続するコンタクトである。２１１ｋはゲート配線２０６ｂと第１メタル配線層の配線２１３ｋを接続するコンタクト、２１１ｍはゲート配線２０６ｃと第１メタル配線層の配線２１３ｍを接続するコンタクト、２１１ｎはゲート配線２０６ｅと第１メタル配線層の配線２１３ｎを接続するコンタクトである。また、２１１ａはゲート配線２０６ｄと第１メタル配線層の配線２１３ｎを接続するコンタクト、２１１ｂはゲート配線２０６ｇと第１メタル配線層の配線２１３ｂを接続するコンタクトである。２１２ａはｐ＋拡散層２０２ｐａと接続しているシリサイド層２０３と第１メタル配線層の配線２１３ａを接続するコンタクト、２１２ｂ（図１５ａでは上下に２個配置）はｎ＋拡散層２０２ｎｂと接続しているシリサイド層２０３と第１メタル配線層の配線２１３ｄを接続するコンタクト、２１２ｃ（図１５ａでは上下に２個配置）はｎ＋拡散層２０２ｎｃと接続しているシリサイド層２０３と第１メタル配線層の配線２１３ｅを接続するコンタクトである。
２１４ａは第１メタル配線層の配線２１３ａと第２メタル配線層の配線２１５ａを接続するコンタクト、２１４ｂは第１メタル配線層の配線２１３ｄと第２メタル配線層の配線２１５ｊを接続するコンタクト、２１４ｃは第１メタル配線層の配線２１３ｅと第２メタル配線層の配線２１５ｋを接続するコンタクトである。また、２１４ｋは第１メタル配線層の配線２１３ｋと第２メタル配線層の配線２１５ｇを接続するコンタクト、２１４ｍは第１メタル配線層の配線２１３ｍと第２メタル配線層の配線２１５ｅを接続するコンタクト、２１４ｎは第１メタル配線層の配線２１３ｎと第２メタル配線層の配線２１５ｐを接続するコンタクトである。
シリコン柱２０４ｎ１１、下部拡散層２０２ｐａ、上部拡散層２０７ｐ１１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ１１を構成し、
シリコン柱２０４ｎ１２、下部拡散層２０２ｐａ、上部拡散層２０７ｐ１２、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ１２を構成し、
シリコン柱２０４ｎ１３、下部拡散層２０２ｐａ、上部拡散層２０７ｐ１３、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ１３を構成し、
シリコン柱２０４ｎ１４、下部拡散層２０２ｐａ、上部拡散層２０７ｐ１４、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ１４を構成し、
シリコン柱２０４ｐ１１、下部拡散層２０２ｎａ、上部拡散層２０７ｎ１１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ１１を構成し、
シリコン柱２０４ｐ１２、下部拡散層２０２ｎａ、上部拡散層２０７ｎ１２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ１２を構成し、
シリコン柱２０４ｐ１３、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ１３、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ１３を構成し、
シリコン柱２０４ｐ１４、下部拡散層２０２ｎｃ、上部拡散層２０７ｎ１４、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ１４を構成する。
また、ＰＭＯＳトランジスタＴｐ１１およびＮＭＯＳトランジスタＴｎ１１のゲート電極２０６にはゲート配線２０６ａが接続されるとともにＮＭＯＳトランジスタＴｎ１１のゲート電極２０６にはゲート配線２０６ｂが接続される。ＰＭＯＳトランジスタＴｐ１２およびＮＭＯＳトランジスタＴｎ１２のゲート電極２０６にはゲート配線２０６ｃが接続される。ＰＭＯＳトランジスタＴｐ１３のゲート電極にはゲート配線２０６ｅが接続され、ＮＭＯＳトランジスタＴｎ１３のゲート電極２０６にはゲート配線２０６ｄが接続される。ＰＭＯＳトランジスタＴｐ１４およびＮＭＯＳトランジスタＴｎ１４のゲート電極２０６にはゲート配線２０６ｆが接続されるとともにＰＭＯＳトランジスタＴｐ１４のゲート電極２０６にはゲート配線２０６ｇが接続される。
ＰＭＯＳトランジスタＴｐ１１のドレインであるｐ+拡散層２０７ｐ１１、ＰＭＯＳトランジスタＴｐ１２のドレインであるｐ+拡散層２０７ｐ１２、ＰＭＯＳトランジスタＴｐ１３のドレインであるｐ+拡散層２０７ｐ１３およびＮＭＯＳトランジスタＴｎ１１のドレインであるｎ+拡散層２０７ｎ１１は、第１メタル配線層の配線２１３ｂを介して共通接続され、出力線ＤＥＣ１となる。ＰＭＯＳトランジスタＴｐ１１、ＰＭＯＳトランジスタＴｐ１２、ＰＭＯＳトランジスタＴｐ１３およびＰＭＯＳトランジスタＴｐ１４のソースである下部拡散層２０２ｐａはシリサイド層２０３により共通接続されて、このシリサイド層２０３はコンタクト２１２ａ、第１メタル配線層の配線２１３ａおよびコンタクト２１４ａを介して第２メタル配線層の配線２１５ａに接続され、第２メタル配線層の配線２１５ａには電源Ｖｃｃが供給される。ＮＭＯＳトランジスタＴｎ１１のソース領域である下部拡散層２０２ｎａはシリサイド層２０３を介してＮＭＯＳトランジスタＴｎ１２のドレイン領域と接続され、ＮＭＯＳトランジスタＴｎ１２のソース領域である上部拡散層２０７ｎ１２はシリサイド層２０９ｎ１２、コンタクト２１０ｎ１２を介して第１メタル配線層の配線２１３ｃに接続される。また、ＮＭＯＳトランジスタＴｎ１３のドレイン領域は上部拡散層２０７ｎ１３、シリサイド層２０９ｎ１３、コンタクト２１０ｎ１３を介して第１メタル配線層の配線２１３ｃに接続される。ここで、ＮＭＯＳトランジスタＴｎ１２のソースとＮＭＯＳトランジスタＴｎ１３のドレインは第１メタル配線層の配線２１３ｃを介して接続される。また、ＮＭＯＳトランジスタＴｎ１３のソース領域である下部拡散層２０２ｎｂは、シリサイド層２０３、コンタクト２１２ｂ、第１メタル配線層の配線２１３ｄ、コンタクト２１４ｂを介して第２メタル配線層の配線２１５ｊに接続され、第２メタル配線層の配線２１５ｊには基準電源Ｖｓｓが供給される。なお、コンタクト２１２ｂ、第１メタル配線層の配線２１３ｄ、コンタクト２１４ｂは、図１５ａにおいて、上下の２箇所に配置される。ＮＭＯＳトランジスタＴｎ１４のソース領域である下部拡散層２０２ｎｃは、シリサイド層２０３、コンタクト２１２ｃ、第１メタル配線層の配線２１３ｅ、コンタクト２１４ｃを介して第２メタル配線層の配線２１５ｋに接続され、第２メタル配線層の配線２１５ｐには基準電源Ｖｓｓが供給される。なお、コンタクト２１２ｃ、第１メタル配線層の配線２１３ｅ、コンタクト２１４ｃは、図１５ａにおいて、上下の２箇所に配置される。ＰＭＯＳトランジスタＴｐ１４およびＮＭＯＳトランジスタＴｎ１４のドレインは、それぞれ上部拡散層２０７ｐ１４、シリサイド層２０９ｐ１４、コンタクト２１０ｐ１４、あるいは上部拡散層２０７ｎ１４、シリサイド層２０９ｎ１４、コンタクト２１０ｎ１４を介して第１メタル配線層の配線２１３ｆに共通接続され、デコーダ２００の出力ＳＥＬ１となる。
第２メタル配線層の配線２１５ｇにはアドレス信号Ａ１が供給され、２１５ｇはコンタクト２１４ｋを介して延在配置された第１メタル配線層の配線２１３ｋに接続され、さらにコンタクト２１１ｋを介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ１１のゲート電極２０６に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ１１のゲート電極２０６に供給される。
第２メタル配線層の配線２１５ｅにはアドレス信号Ａ２が供給され、コンタクト２１４ｍ、第１メタル配線層の配線２１３ｍおよびコンタクト２１１ｍを介してゲート配線２０６ｃに接続され、ＰＭＯＳトランジスタＴｐ１２およびＮＭＯＳトランジスタＴｎ１２のゲート電極２０６に供給される。
第２メタル配線層の配線２１５ｐにはアドレス信号Ａ３が供給され、コンタクト２１４ｎ、第１メタル配線層の配線２１３ｎおよびコンタクト２１１ｎを介してゲート配線２０６ｅに接続され、ＰＭＯＳトランジスタＴｐ１３のゲート電極２０６に接続されるとともに、第１メタル配線層の配線２１３ｎは左側に延在配置されてコンタクト２１１ａを介してゲート配線２０６ｄに接続され、ゲート配線２０６ｄはＮＭＯＳトランジスタＴｎ１３のゲート電極２０６に接続される。
なお、図１５ａにおいて、縦方向（第２の方向）の寸法は、ＳＧＴの寸法、ＳＧＴと下部拡散層との余裕および拡散層間隔で決まる最小加工寸法となり、Ｌｙと定義する。すなわち、本実施例における３入力ＮＡＮＤ型デコーダ２０１およびインバータ２０２より構成されるデコーダ２００は、上下方向に反転配置することで、ゲート配線２０６ｃ、２０６ｄおよび２０６ｅを隣接したデコーダ２００と共有することができるため、最小ピッチ（最小間隔）Ｌｙにて、複数個を隣接して配置できる。
アドレス信号Ａ１は、第２メタル配線層の配線２１５ｇから第１メタル配線層の配線２１３ｋに置き換えて、ゲート配線２０６ｂに接続しているので、第２メタル配線層の配線２１５ｇの配置位置は、図１５ａにおいて、第２メタル配線層の配線２１５ｅと第２メタル配線層の配線２１５ｊの間の適当な位置に移動させることができる。この場合は、第１メタル配線層の配線２１３ｋは、横方向（第１の方向）に延在させることで可能となる。
さらにアドレス信号Ａ３は、第２メタル配線層の配線２１５ｐから第１メタル配線層の配線２１３ｎに置き換えて、ゲート配線２０６ｅあるいはゲート配線２０６ｄに接続しているので、第２メタル配線層の配線２１５ｐの配置位置は、図１５ａにおいて、第２メタル配線層の配線２１５ｋと第２メタル配線層の配線２１５ａの間の適当な位置に移動させることができる。
また、本実施例では、アドレス信号Ａ２については、第１メタル配線層の配線２１３ｍは、特に延在配置させていないが、Ａ１あるいはＡ３と同様に、延在配置させても良い。
本実施例によれば、３入力ＮＡＮＤ型デコーダ（２０１）を構成する６個のＳＧＴとインバータ（２０２）を構成する２個のＳＧＴトランジスタを第１の方向に１列に配置し、ＰＭＯＳトランジスタＴｐ１１、Ｔｐ１２、Ｔｐ１３およびＴｐ１４のソース領域を下部拡散層（２０２ｐａ）およびシリサイド層２０３により共通接続し、電源線Ｖｃｃ、基準電源線Ｖｓｓ、アドレス信号線Ａ１、Ａ２およびＡ３を、第１の方向と垂直の第２の方向に延在配置することにより、無駄な配線やコンタクト領域を設けずに、最小の面積で、３入力ＮＡＮＤ型デコーダおよびインバータからなるデコーダ（２００）を構成する半導体装置が提供できる。さらに、第２メタル配線層の配線に供給されたアドレス信号を延在させた第１メタル配線層の配線に置き換えてゲート配線に接続することにより、アドレス信号の供給方法の自由度を増すことができる。
（実施例６）
（本発明の実施例に適用する等価回路）
図１７ａおよび図１７ｂに、本発明に適用する３入力ＮＡＮＤ型デコーダおよびインバータを複数個配置して、デコーダを構成する等価回路図を示す。実施例の配置および接続方法に対応して記載してある。図１４と同様に、シリサイド層による配線、ゲート配線、第１メタル配線層の配線および第２メタル配線層の配線を区別して表示している。
アドレス信号線は、Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６、Ａ７、Ａ８、Ａ９、Ａ１０、Ａ１１、およびＡ１２の１２本が設けられ、Ａ１〜Ａ４は、ＰＭＯＳトランジスタＴｐｋ１（ｋは自然数）とＮＭＯＳトランジスタＴｎｋ１のゲートに選択的に接続され、Ａ５〜Ａ８は、ＰＭＯＳトランジスタＴｐｋ２とＮＭＯＳトランジスタＴｎｋ２のゲートに選択的に接続され、Ａ９〜Ａ１２は、ＰＭＯＳトランジスタＴｐｋ３とＮＭＯＳトランジスタＴｎｋ３のゲートに選択的に接続される。アドレス信号Ａ１〜Ａ１２の１２本によりデコーダ２００−１〜２００−６４の６４個が構成される。
ただし、６４個のデコーダを全て図面上に記載するのは困難なため、代表として、図１７ａには、デコーダ２００−１〜２００−８の８個を表示し、図１７ｂには、デコーダ２００−５７〜２００−６４の８個を記載する。
図１７ａにおいて、
デコーダ２００−１には、アドレス信号線Ａ１、Ａ５およびＡ９が接続され、
デコーダ２００−２には、アドレス信号線Ａ２、Ａ５およびＡ９が接続され、
デコーダ２００−３には、アドレス信号線Ａ３、Ａ５およびＡ９が接続され、
デコーダ２００−４には、アドレス信号線Ａ４、Ａ５およびＡ９が接続され、
デコーダ２００−５には、アドレス信号線Ａ１、Ａ６およびＡ９が接続され、
デコーダ２００−６には、アドレス信号線Ａ２、Ａ６およびＡ９が接続され、
デコーダ２００−７には、アドレス信号線Ａ３、Ａ６およびＡ９が接続され、
デコーダ２００−８には、アドレス信号線Ａ４、Ａ６およびＡ９が接続される。
また、図１７ｂにおいて、
デコーダ２００−５７には、アドレス信号線Ａ１、Ａ７およびＡ１２が接続され、
デコーダ２００−５８には、アドレス信号線Ａ２、Ａ７およびＡ１２が接続され、
デコーダ２００−５９には、アドレス信号線Ａ３、Ａ７およびＡ１２が接続され、
デコーダ２００−６０には、アドレス信号線Ａ４、Ａ７およびＡ１２が接続され、
デコーダ２００−６１には、アドレス信号線Ａ１、Ａ８およびＡ１２が接続され、
デコーダ２００−６２には、アドレス信号線Ａ２、Ａ８およびＡ１２が接続され、
デコーダ２００−６３には、アドレス信号線Ａ３、Ａ８およびＡ１２が接続され、
デコーダ２００−６４には、アドレス信号線Ａ４、Ａ８およびＡ１２が接続される。
アドレス信号線が接続される箇所は、破線の丸印で示してある。
後述のとおり、図１７ａにおいて、アドレス信号線Ａ５は、デコーダ２００−１と２００−２に共通に接続され、さらに、デコーダ２００−３と２００−４に共通に接続され、アドレス信号線Ａ６はデコーダ２００−５と２００−６に共通に接続され、さらに、デコーダ２００−７と２００−８に共通に接続される。また、図１７ｂにおいて、アドレス信号Ａ７は、デコーダ２００−５７と２００−５８に共通に接続され、さらに、デコーダ２００−５９と２００−６０に共通に接続され、アドレス信号線Ａ８はデコーダ２００−６１と２００−６２に共通に接続され、さらに、デコーダ２００−６３と２００−６４に共通に接続される。
図１７ａおよび図１７ｂにおいて、詳細は後述するが、アドレス信号線Ａ１〜Ａ４は縦方向（第２の方向）に延在配置された第２メタル配線層の配線から、一旦第１メタル配線層の配線に接続されて、ゲート配線に接続される。また、図１７ｂにおいて、アドレス信号Ａ１２も、同様に、縦方向（第２の方向）に延在配置された第２メタル配線層の配線から、一旦第１メタル配線層の配線に接続されて、ゲート配線に接続される。
図１８ａおよび図１８ｂに、本実施例の６４個のデコーダのアドレスマップを示す。デコーダ出力のＤＥＣ１／ＳＥＬ１〜ＤＥＣ６４／ＳＥＬ６４に接続されるアドレス信号が丸印で示してある。後述の通り、コンタクトを設けて接続する。
図１９ａ〜図１９ｅ、図２０ａ〜図２０ｓに、実施例６を示す。本実施例は、図１７ａおよび図１７ｂの等価回路を実現したものであり、実施例５（図１５ａ）のデコーダをベースに、図１７ａおよび図１７ｂに従って、デコーダ１６個（２００−１〜２００−８および２００−５７〜２００−６４）を最小ピッチＬｙにて隣接して配置したものである。図１９ａ〜図１９ｄは、本発明の３入力ＮＡＮＤ型デコーダ２０１とインバータ２０２のレイアウト（配置）の平面図、図１９ｅは、図１９ｄの各ＳＧＴ、ゲート配線およびアドレス信号Ａ１、Ａ２、Ａ３、Ａ４、Ａ８、Ａ１２が接続される第１メタル配線層の配線のみを示した平面図、図２０ａは図１９ａにおけるカットラインＡ−Ａ’に沿った断面図、図２０ｂは図１９ａにおけるカットラインＢ−Ｂ’に沿った断面図、図２０ｃは図１９ａにおけるカットラインＣ−Ｃ’に沿った断面図、図２０ｄは図１９ａにおけるカットラインＤ−Ｄ’に沿った断面図、図２０ｅは図１９ａにおけるカットラインＥ−Ｅ’に沿った断面図、図２０ｆは図１９ｂにおけるカットラインＦ−Ｆ’に沿った断面図、図２０ｇは図１９ｃにおけるカットラインＧ−Ｇ’に沿った断面図、図２０ｈは図１９ｃにおけるカットラインＨ−Ｈ’に沿った断面図、図２０ｉは図１９ｄにおけるカットラインＩ−Ｉ’に沿った断面図、図２０ｊは図１９ａにおけるカットラインＪ−Ｊ’に沿った断面図、図２０ｋは図１９ａにおけるカットラインＫ−Ｋ’に沿った断面図、図２０ｌは図１９ａにおけるカットラインＬ−Ｌ’に沿った断面図、図２０ｍは図１９ａにおけるカットラインＭ−Ｍ’に沿った断面図、図２０ｎは図１９ａにおけるカットラインＮ−Ｎ’に沿った断面図、図２０ｐは図１９ａにおけるカットラインＰ−Ｐ’に沿った断面図、図２０ｑは図１９ａにおけるカットラインＱ−Ｑ’に沿った断面図、図２０ｒは図１９ａにおけるカットラインＲ−Ｒ’に沿った断面図、図２０ｓは図１９ａにおけるカットラインＳ−Ｓ’に沿った断面図を示す。
なお、図１９ａは、図１７ａにおけるデコーダブロック２１０ａに対応し、図１９ｂは、図１７ａにおけるデコーダブロック２１０ｂに対応し、図１９ｃは、図１７ｂにおけるデコーダブロック２１０ｃに対応し、図１９ｄは、図１７ｂにおけるデコーダブロック２１０ｄに対応する。図１９ａと図１９ｂおよび図１９ｃと図１９ｄは連続した図面であるが、図面を拡大表示するために、便宜上、図１９ａ〜図１９ｄに分けて示す。
図１９ａにおいて、図１７ａのデコーダ２００−１を構成するＮＭＯＳトランジスタＴｎ１４、ＰＭＯＳトランジスタＴｐ１４、Ｔｐ１３、Ｔｐ１２、Ｔｐ１１、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２およびＴｎ１３が、図の右より横方向（第１の方向）に１列に図の最上位列に配置されている。
デコーダ２００−２を構成するＮＭＯＳトランジスタＴｎ２４、ＰＭＯＳトランジスタＴｐ２４、Ｔｐ２３、Ｔｐ２２、Ｔｐ２１、ＮＭＯＳトランジスタＴｎ２１、Ｔｎ２２およびＴｎ２３が、図の右より横方向に１列に図の上から２列目に配置されている。同様にして、デコーダ２００−３、デコーダ２００−４が、順次図１９ａの上方から配置される。
デコーダ２００−１および２００−３は図１５ａのデコーダをベースに正配置され、デコーダ２００−２および２００−４は、上下に反転配置される。
これにより、ＰＭＯＳトランジスタＴｐ１２、Ｔｐ２２、ＮＭＯＳトランジスタＴｎ１２およびＴｎ２２を接続するゲート配線２０６ｃは共通に設けられ、デコーダ２００−１とデコーダ２００−２の下部拡散層の隙間（デッドスペース）に配置されるので、縦方向（第２の方向）の寸法を最小にできるとともに、ゲート配線を共通にすることにより、配線の寄生容量を削減することができ、高速動作が可能となる。同様に、ＰＭＯＳトランジスタＴｐ３２、Ｔｐ４２、ＮＭＯＳトランジスタＴｎ３２およびＴｎ４２を接続するゲート配線２０６ｃは共通に設けられる。
また、ＰＭＯＳトランジスタＴｐ１３、Ｔｐ２３、Ｔｐ３３、Ｔｐ４３のゲート電極２０６は、それぞれゲート配線２０６ｅ１、２０６ｅ、２０６ｅ２により接続される。また、ＮＭＯＳトランジスタＴｎ１３、Ｔｎ２３、Ｔｎ３３、Ｔｎ４３のゲート電極２０６は、ゲート配線２０６ｄにより共通に接続され、ゲート配線２０６ｄは、デコーダ２００−２と２００−３の下部拡散層の隙間を延在して横方向に配置される。ゲート配線２０６ｄとゲート配線２０６ｅは、コンタクト２１１ａおよびコンタクト２１１ｎ１を介して第１メタル配線層の配線２１３ｎ１により共通に接続される。すなわち、図１９ａにおいて、アドレス信号Ａ９が供給される第２メタル配線層の配線２１５ｐは、コンタクト２１４ｎ１の１箇所より、第１メタル配線層の配線２１３ｎ１、コンタクト２１１ｎ１あるいはコンタクト２１１ａを介してそれぞれゲート配線２０６ｅおよびゲート配線２０６ｄに接続され、ＰＭＯＳトランジスタＴｐ１３、Ｔｐ２３、Ｔｐ３３、Ｔｐ４３、ＮＭＯＳトランジスタＴｎ１３、Ｔｎ２３、Ｔｎ３３、Ｔｎ４３のゲート電極２０６に接続される。このような配置をすることにより、配線領域の面積を縮小するとともに、配線の寄生容量を削減することができ、高速動作が可能となる。
なお、ここで特記しておくことは、デコーダ２００−２、２００−４は反転配置されるが、アドレス信号Ａ１〜Ａ４を供給するコンタクト２１１ｋ１〜２１１ｋ４、第１メタル配線層の配線２１３ｋ１〜２１３ｋ４およびコンタクト２１４ｋ１〜２１４ｋ４は、反転配置せずに、正配置とすることである。このことにより、デコーダ２００−１、２００−２、２００３、２００−４のゲート配線２０６ｂには、それぞれ独立してアドレス信号Ａ１〜Ａ４が供給できる。
図１９ｂ、図１９ｃ、図１９ｄにおいても同様な方式で、それぞれデコーダ２００−５〜２００−８、デコーダ２００−５７〜２００−６０およびデコーダ２００−６１〜２００−６４が配置される。
図１９ａ〜図１９ｄにおいて、第２メタル配線層の配線２１５ｋ、２１５ｌ、２１５ｍ、２１５ｎ、２１５ｐ、２１５ａ、２１５ｂ、２１５ｃ、２１５ｄ、２１５ｅ、２１５ｆ、２１５ｇ、２１５ｈ、２１５ｉおよび２１５ｊが、縦方向（第２の方向）に延在配置され、それぞれ基準電源Ｖｓｓ、アドレス信号Ａ１２、Ａ１１、Ａ１０、Ａ９、電源Ｖｃｃ、アドレス信号線Ａ８、Ａ７、Ａ６、Ａ５、Ａ４、Ａ３、Ａ２、Ａ１、基準電源Ｖｓｓを供給する。上記第２メタル配線層の配線２１５ａ〜２１５ｐは、第２メタル配線層の最小ピッチ（最小配線幅および最小配線間隔）にて配置されるので、横方向の寸法は最小にて配置できる。
なお、図１９ａ〜図１９ｅ、図２０ａ〜図２０ｓにおいて、図１５ａ、図１５ｂ、図１６ａ〜図１６ｃと同じ構造の箇所については、２００番台の同等の記号で示してある。
図１９ａ〜図１９ｄ、図２０ａ〜図２０ｓにおいて、基準電源Ｖｓｓを供給する第２メタル配線層の配線２１５ｋは第２の方向に延在配置され、コンタクト２１４ｃ、第１メタル配線層の配線２１３ｅおよびコンタクト２１２ｃを介してＮＭＯＳトランジスタＴｎ１４〜Ｔｎ８４およびＴｎ５７４〜Ｔｎ６４４のソース領域である下部拡散層２０２ｎｃを共通に接続するシリサイド層２０３に接続される。なお、この接続箇所（２１４ｃ、２１３ｅ、２１２ｃ）は、複数個所設けられる。また、下部拡散層２０２ｎｃおよび２０２ｎｃを覆うシリサイド層２０３は、上下に隣接するデコーダで共有して接続される。
アドレス信号Ａ１２を供給する第２メタル配線層の配線２１５ｌは縦方向（第２の方向）に延在配置され、図１９ｃ、図２０ｈに示すように、コンタクト２１４ｎ４、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｎ４、コンタクト２１１ｎ４を介してゲート配線２０６ｅに接続され、ＰＭＯＳトランジスタＴｐ５７３、Ｔｐ５８３、Ｔｐ５９３、Ｔｐ６０３のゲート電極２０６に接続されるとともに、コンタクト２１１ａを介してゲート配線２０６ｄに接続され、ＮＭＯＳトランジスタＴｎ５７３、Ｔｎ５８３、Ｔｎ５９３、Ｔｎ６０３のゲート電極２０６に接続される。
また、図１９ｄにおいて、コンタクト２１４ｎ４、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｎ１、コンタクト２１１ｎ１を介してゲート配線２０６ｅに接続され、ＰＭＯＳトランジスタＴｐ６１３、Ｔｐ６２３、Ｔｐ６３３、Ｔｐ６４３のゲート電極２０６に接続されるとともに、コンタクト２１１ａを介してゲート配線２０６ｄに接続され、ＮＭＯＳトランジスタＴｎ６１３、Ｔｎ６２３、Ｔｎ６３３、Ｔｎ６４３のゲート電極２０６に接続される。
なお、図示しないが、アドレスマップ図１８ｂによれば、上記と同様にコンタクト２１４ｎ４、第１メタル配線層の配線２１３ｎ４、コンタクト２１１ｎ４によりデコーダ２００−４９〜２００−６４までの１６個に、アドレス信号Ａ１２を供給する。
アドレス信号Ａ１１を供給する第２メタル配線層の配線２１５ｍは縦方向（第２の方向）に延在配置され、図示しないが、アドレスＡ１２と同様に、図示しないコンタクト２１４ｎ３、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｎ３、コンタクト２１１ｎ３を介してゲート配線２０６ｅおよびゲート配線２０６ｄに接続され、アドレスマップ図１８ｂに従って、デコーダ２００−３３〜２００−４８までの１６個に、アドレス信号Ａ１１を供給する。
アドレス信号Ａ１０を供給する第２メタル配線層の配線２１５ｎは縦方向（第２の方向）に延在配置され、図示しないが、アドレスＡ１２と同様に、図示しないコンタクト２１４ｎ２、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｎ２、コンタクト２１１ｎ２を介してゲート配線２０６ｅおよびゲート配線２０６ｄに接続され、アドレスマップ図１８ａに従って、デコーダ２００−１７〜２００−３２までの１６個に、アドレス信号Ａ１０を供給する。
アドレス信号Ａ９を供給する第２メタル配線層の配線２１５ｐは縦方向（第２の方向）に延在配置され、図１９ａ、図２０ｄに示すように、コンタクト２１４ｎ１、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｎ１、コンタクト２１１ｎ１を介してゲート配線２０６ｅに接続され、ＰＭＯＳトランジスタＴｐ１３、Ｔｐ２３、Ｔｐ３３、Ｔｐ４３のゲート電極２０６に接続されるとともに、コンタクト２１１ａを介してゲート配線２０６ｄに接続され、ＮＭＯＳトランジスタＴｎ１３、Ｔｎ２３、Ｔｎ３３、Ｔｎ４３のゲート電極２０６に接続される。
また、図１９ｂにおいて、コンタクト２１４ｎ１、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｎ１、コンタクト２１１ｎ１を介してゲート配線２０６ｅに接続され、ＰＭＯＳトランジスタＴｐ５３、Ｔｐ６３、Ｔｐ７３、Ｔｐ８３のゲート電極２０６に接続されるとともに、コンタクト２１１ａを介してゲート配線２０６ｄに接続され、ＮＭＯＳトランジスタＴｎ５３、Ｔｎ６３、Ｔｎ７３、Ｔｎ８３のゲート電極２０６に接続される。
電源Ｖｃｃを供給する第２メタル配線層の配線２１５ａは第２の方向に延在配置され、コンタクト２１４ａ、第１メタル配線層の配線２１３ａおよびコンタクト２１２ａを介して、全てのデコーダのＰＭＯＳトランジスタＴｐ１１、Ｔｐ１２、Ｔｐ１３、Ｔｐ１４〜Ｔｐ６４１、Ｔｐ６４２、Ｔｐ６４３、Ｔｐ６４４のソース領域である下部拡散層２０２ｐａを共通に接続するシリサイド層２０３に接続される。なお、この接続箇所（２１４ａ、２１３ａ、２１２ａ）は、複数個所設けられる。また、第１メタル配線２１３ａは横方向（第１の方向）に延在配置され、複数のコンタクト２１２ａを配置することにより、シリサイド層２０３の抵抗を削減し、各ＰＭＯＳトランジスタのソースに電源Ｖｃｃを効率よく供給できる。
アドレス信号Ａ８を供給する第２メタル配線層の配線２１５ｂは縦方向（第２の方向）に延在配置され、図１９ｄ、図２０ｉに示すように、コンタクト２１４ｍ４、第１メタル配線層の配線２１３ｍ４、コンタクト２１１ｍ４を介してゲート配線２０６ｃに接続され、ＰＭＯＳトランジスタＴｐ６１２、Ｔｐ６２２、ＮＭＯＳトランジスタＴｎ６１２、Ｔｎ６２２のゲート電極に接続される。同様に、コンタクト２１４ｍ４、第１メタル配線層の配線２１３ｍ４、コンタクト２１１ｍ４を介してゲート配線２０６ｃに接続され、ＰＭＯＳトランジスタＴｐ６３２、Ｔｐ６４２、ＮＭＯＳトランジスタＴｎ６３２、Ｔｎ６４２のゲート電極に接続される。
アドレス信号Ａ７を供給する第２メタル配線層の配線２１５ｃは縦方向（第２の方向）に延在配置され、図１９ｃ、図２０ｇに示すように、コンタクト２１４ｍ３、第１メタル配線層の配線２１３ｍ３、コンタクト２１１ｍ３を介してゲート配線２０６ｃに接続され、ＰＭＯＳトランジスタＴｐ５７２、Ｔｐ５８２、ＮＭＯＳトランジスタＴｎ５７２、Ｔｎ５８２のゲート電極に接続される。同様に、コンタクト２１４ｍ３、第１メタル配線層の配線２１３ｍ３、コンタクト２１１ｍ３を介してゲート配線２０６ｃに接続され、ＰＭＯＳトランジスタＴｐ５９２、Ｔｐ６０２、ＮＭＯＳトランジスタＴｎ５９２、Ｔｎ６０２のゲート電極に接続される。
アドレス信号Ａ６を供給する第２メタル配線層の配線２１５ｄは縦方向（第２の方向）に延在配置され、図１９ｂ、図２０ｆに示すように、コンタクト２１４ｍ２、第１メタル配線層の配線２１３ｍ２、コンタクト２１１ｍ２を介してゲート配線２０６ｃに接続され、ＰＭＯＳトランジスタＴｐ５２、Ｔｐ６２、ＮＭＯＳトランジスタＴｎ５２、Ｔｎ６２のゲート電極に接続される。同様に、コンタクト２１４ｍ２、第１メタル配線層の配線２１３ｍ２、コンタクト２１１ｍ２を介してゲート配線２０６ｃに接続され、ＰＭＯＳトランジスタＴｐ７２、Ｔｐ８２、ＮＭＯＳトランジスタＴｎ７２、Ｔｎ８２のゲート電極に接続される。
アドレス信号Ａ５を供給する第２メタル配線層の配線２１５ｅは縦方向（第２の方向）に延在配置され、図１９ａ、図２０ｃに示すように、コンタクト２１４ｍ１、第１メタル配線層の配線２１３ｍ１、コンタクト２１１ｍ１を介してゲート配線２０６ｃに接続され、ＰＭＯＳトランジスタＴｐ１２、Ｔｐ２２、ＮＭＯＳトランジスタＴｎ１２、Ｔｎ２２のゲート電極に接続される。同様に、図２０ｅに示すように、コンタクト２１４ｍ１、第１メタル配線層の配線２１３ｍ１、コンタクト２１１ｍ１を介してゲート配線２０６ｃに接続され、ＰＭＯＳトランジスタＴｐ３２、Ｔｐ４２、ＮＭＯＳトランジスタＴｎ３２、Ｔｎ４２のゲート電極に接続される。
アドレス信号Ａ４を供給する第２メタル配線層の配線２１５ｆは縦方向（第２の方向）に延在配置され、図１９ａ、図２０ｅに示すように、コンタクト２１４ｋ４、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｋ４、コンタクト２１１ｋ４を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ４１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ４１のゲート電極に接続される。
同様にして、図１９ｂに示すように、コンタクト２１４ｋ４、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｋ４、コンタクト２１１ｋ４を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ８１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ８１のゲート電極に接続される。
また、図１９ｃに示すように、コンタクト２１４ｋ４、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｋ４、コンタクト２１１ｋ４を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ６０１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ６０１のゲート電極に接続される。
さらに、図１９ｄに示すように、コンタクト２１４ｋ４、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｋ４、コンタクト２１１ｋ４を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ６４１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ６４１のゲート電極に接続される。
アドレス信号Ａ３を供給する第２メタル配線層の配線２１５ｇは縦方向（第２の方向）に延在配置され、図１９ａ、図２０ｄに示すように、コンタクト２１４ｋ３、縦方向（第２の方向）に延在配置された第１メタル配線層の配線２１３ｋ３、コンタクト２１１ｋ３を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ３１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ３１のゲート電極に接続される。
同様にして、図１９ｂに示すように、コンタクト２１４ｋ３、縦方向（第２の方向）に延在配置された第１メタル配線層の配線２１３ｋ３、コンタクト２１１ｋ３を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ７１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ７１のゲート電極に接続される。
また、図１９ｃに示すように、コンタクト２１４ｋ３、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｋ３、コンタクト２１１ｋ３を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ５９１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ５９１のゲート電極に接続される。
さらに、図１９ｄに示すように、コンタクト２１４ｋ３、縦方向（第２の方向）に延在配置された第１メタル配線層の配線２１３ｋ３、コンタクト２１１ｋ３を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ６３１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ６３１のゲート電極に接続される。
アドレス信号Ａ２を供給する第２メタル配線層の配線２１５ｈは縦方向（第２の方向）に延在配置され、図１９ａ、図２０ｃに示すように、コンタクト２１４ｋ２、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｋ２、コンタクト２１１ｋ２を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ２１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ２１のゲート電極に接続される。
同様にして、図１９ｂに示すように、コンタクト２１４ｋ２、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｋ２、コンタクト２１１ｋ２を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ６１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ６１のゲート電極に接続される。
また、図１９ｃに示すように、コンタクト２１４ｋ２、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｋ２、コンタクト２１１ｋ２を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ５８１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ５８１のゲート電極に接続される。
さらに、図１９ｄに示すように、コンタクト２１４ｋ２、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｋ２、コンタクト２１１ｋ２を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ６２１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ６２１のゲート電極に接続される。
アドレス信号Ａ１を供給する第２メタル配線層の配線２１５ｉは縦方向（第２の方向）に延在配置され、図１９ａ、図２０ａに示すように、コンタクト２１４ｋ１、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｋ１、コンタクト２１１ｋ１を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ１１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ１１のゲート電極に接続される。
同様にして、図１９ｂに示すように、コンタクト２１４ｋ１、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｋ１、コンタクト２１１ｋ１を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ５１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ５１のゲート電極に接続される。
また、図１９ｃに示すように、コンタクト２１４ｋ１、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｋ１、コンタクト２１１ｋ１を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ５７１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ５７１のゲート電極に接続される。
さらに、図１９ｄに示すように、コンタクト２１４ｋ１、横方向（第１の方向）に延在配置された第１メタル配線層の配線２１３ｋ１、コンタクト２１１ｋ１を介してゲート配線２０６ｂに接続され、ＮＭＯＳトランジスタＴｎ６１１のゲート電極に接続されるとともに、ゲート配線２０６ａを介してＰＭＯＳトランジスタＴｐ６１１のゲート電極に接続される。
基準電源Ｖｓｓを供給する第２メタル配線層の配線２１５ｊは、図１９ａ〜図１９ｄにおいて、第２の方向に延在配置され、コンタクト２１４ｂ、第１メタル配線層の配線２１３ｄおよびコンタクト２１２ｂを介してＮＭＯＳトランジスタＴｎ１３〜Ｔｎ８３およびＴｎ５７３〜Ｔｎ６４３のソース領域である下部拡散層２０２ｎｂを共通に接続するシリサイド層２０３に接続される。なお、この接続箇所（２１４ｂ、２１３ｄ、２１２ｂ）は、複数個所設けられる。また、下部拡散層２０２ｎｂおよび２０２ｎｂを覆うシリサイド層２０３は、上下に隣接するデコーダで共有して接続される。
このような配置と接続により、６４個のデコーダが横方向、縦方向ともに最小ピッチ、最小面積で実現できる。
本実施例では、アドレス信号をＡ１〜Ａ１２に設定して、６４個のデコーダを設けたが、アドレス信号を増やして、デコーダの数を増加させることは容易である。増加させるアドレス信号は、アドレス信号Ａ１〜Ａ１２と同様に、第２メタル配線層の配線を縦方向（第２の方向）に延在配置させ、横方向（第１の方向）に延在配置された第１メタル配線層の配線によりゲート配線２０６ｂ、２０６ｃあるいは２０６ｄないしは２０６ｅと接続させるようにすれば、追加した第２メタル配線層の配線も、加工によって決まる最小ピッチにより配置できるので、最小面積にて、大規模のデコーダが提供できる。
なお、実施例３（図９ａ）においては、アドレス信号がＡ１〜Ａ６に設定したため６本と少なく、特に、縦方向に延在する第２メタル配線層の配線からゲート配線へ接続する際に、横方向に延在する第１メタル配線層の配線は必要としないが、実施例６（図１９ａ）のように、アドレス信号を１２本、あるいはそれ以上に設定する場合には、実施例６と同様に、縦方向に延在する第２メタル配線層の配線から、少なくとも横方向に延在する第１メタル配線層の配線に置き換えてゲート配線へ接続すれば、容易にアドレス信号を増加することができる。
本実施例によれば、３入力ＮＡＮＤ型デコーダ（２０１）とインバータ（２０２）を構成する８個のＳＧＴを第１の方向に１列に配置したデコーダ（２００）を複数個隣接して配置し、電源線Ｖｃｃ、基準電源線Ｖｓｓ、アドレス信号線（Ａ１〜Ａ１２）を、第１の方向と垂直の第２の方向に延在配置し、且つ上記アドレス信号線（Ａ１〜Ａ１２）のいずれかにおいて、少なくとも第１の方向に延在配置された第１メタル配線層の配線を介して３入力ＮＡＮＤ型デコーダのゲート配線に接続することにより、入力アドレス信号の本数に制限されずに、無駄な配線やコンタクト領域を設けずに、第１の方向、第２の方向ともに最小ピッチで配置ができ、最小面積にて３入力ＮＡＮＤ型デコーダとインバータを構成する半導体装置が提供できる。
本実施例では、ＳＧＴ８個の配置を、右側から、ＮＭＯＳトランジスタＴｎ１４、ＰＭＯＳトランジスタＴｐ１４、Ｔｐ１３、Ｔｐ１２、Ｔｐ１１、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２およびＴｎ１３としたが、本発明の本質は、３入力ＮＡＮＤ型デコーダとインバータを構成する８個のＳＧＴを１列に配置して、下部拡散層の配線（シリサイド層）、上部メタル層の配線、ゲート配線への接続を、第２メタル配線および第１メタル配線を有効に用いて、面積が最小になるデコーダを提供することであり、この発明の配置方法に従った場合において、ＳＧＴの配置、ゲート配線の配線方法、配線位置、メタル配線の配線方法及び配線位置等は本実施例の図面に示したもの以外のものも、本発明の技術的範囲に属するものである。
本実施例では、ＳＧＴ６個で構成するＮＡＮＤ型デコーダとバッファを兼ねるＳＧＴ２個で構成されるインバータを組み合わせてＳＧＴ８個構成による正論理のデコーダを提供したが、本発明の本質は、ＳＧＴ６個で構成される３入力のＮＡＮＤデコーダを、配線の面積を最小にして効率よく配置することであり、ＳＧＴ６個で構成されるＮＡＮＤ型デコーダのレイアウト配置を含む。この場合は負論理出力（選択されたデコーダの出力が論理“０”となる）のデコーダとなる。
なお、実施例は全て、ＢＯＸ構造を採用して説明したが、通常のＣＭＯＳ構造でも本実施例を容易に実現でき、ＢＯＸ構造に限定するものではない。
なお、本実施例の説明では、便宜上、ＰＭＯＳトランジスタのシリコン柱はＮ型シリコン、ＮＭＯＳシリコン柱はＰ型シリコン層と定義したが、微細化されたプロセスでは、不純物注入による濃度の制御が困難となるため、ＰＭＯＳトランジスタもＮＭＯＳトランジスタも、シリコン柱は不純物注入を行わない、いわゆる中性（イントリンジック：Ｉｎｔｒｉｎｓｉｃ）な半導体を用い、チャネルの制御、すなわちＰＭＯＳ、ＮＭＯＳの閾値は、金属ゲート材固有のワークファンクション（Ｗｏｒｋ Ｆｕｎｃｔｉｎ）の差を利用する場合もある。
また、本実施例では、下部拡散層あるいは上部拡散層をシリサイド層で覆うようにしたが、低抵抗にするためにシリサイドを採用したものであり、他の低抵抗な材料でもかまわない。金属化合物の総称としてシリサイドと定義をしている。
Ｔｐ１１、Ｔｐ１２、Ｔｐ１３、Ｔｐ１４〜Ｔｐ６４１、Ｔｐ６４２，Ｔｐ６４３、Ｔｐ６４４：ＰＭＯＳトランジスタ
Ｔｎ１１、Ｔｎ１２、Ｔｎ１３、Ｔｐ１４〜Ｔｎ６４１、Ｔｎ６４２，Ｔｎ６４３、Ｔｎ６４４：ＮＭＯＳトランジスタ
１０１、２０１：埋め込み酸化膜層
１０２ｐａ、１０２ｐｂ、１０２ｎａ、１０２ｎｂ、１０２ｎｃ、２０２ｐａ、２０２ｎａ、２０２ｎｂ、２０２ｎｃ：平面状シリコン層
１０３、２０３：シリサイド層
１０４ｐ、２０４ｐ：ｐ型シリコン柱
１０４ｎ、２０４ｎ：ｎ型シリコン柱
１０５、２０５：ゲート絶縁膜
１０６、２０６：ゲート電極
１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ：ゲート配線
１０７ｐ、２０７ｐ：ｐ＋拡散層
１０７ｎ、２０７ｎ：ｎ＋拡散層
１０８、２０８：シリコン窒化膜
１０９ｐ、１０９ｎ、２０９ｐ、２０９ｎ：シリサイド層
１１０ｐ、１１０ｎ、２１０ｐ、２１０ｎ：コンタクト
１１１、２１１：コンタクト
１１２、２１２：コンタクト
１１３、２１３：第１メタル配線層の配線
１１４、２１４：コンタクト
１１５、２１５：第２メタル配線層の配線

Claims (28)

  1. ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型のデコーダを構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記６つのトランジスタは、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第３のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置され、互いにシリサイド領域を介して接続されて出力端子（ＤＥＣ１）となり、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域および前記第３のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、前記第３のＮチャネルＭＯＳトランジスタのドレイン領域と下部拡散層およびシリサイド層を介して接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ及び前記第３のＰチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して電源線に接続されており、
    前記第３のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源線に接続されており、
    前記デコーダは、
    第１のアドレス信号線と、
    第２のアドレス信号線と、
    第３のアドレス信号線と、
    を有し、
    互いに接続された、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１のアドレス信号線に接続され、
    互いに接続された、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第２のアドレス信号線に接続され、
    互いに接続された、前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは、前記第３のアドレス信号線に接続され、
    前記電源線、前記基準電源線、前記第１のアドレス信号線、前記第２のアドレス信号線および前記第３のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする半導体装置。
  2. 前記６つのトランジスタは、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続されることを特徴とする請求項１あるいは請求項２に記載の半導体装置。
  4. ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダを構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記６つのトランジスタは、少なくとも、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第３のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置され、互いにシリサイド領域を介して接続されて出力端子（ＤＥＣ１）となり、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域および前記第３のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、前記第３のＮチャネルＭＯＳトランジスタのドレイン領域と下部拡散層およびシリサイド層を介して接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して電源線に接続されており、
    前記第３のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源線に接続されており、
    前記半導体装置は、
    第１のａ本のアドレス信号線と、
    第２のｂ本のアドレス信号線と、
    第３のｃ本のアドレス信号線と、
    ａ×ｂ×ｃ個の前記ＮＡＮＤ型デコーダと、
    を有し、
    前記ａ×ｂ×ｃ個のＮＡＮＤ型デコーダの各々において、
    互いに接続された前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは前記第１のａ本のアドレス信号線のいずれか１つに接続され、
    互いに接続された前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは前記第２のｂ本のアドレス信号線のいずれか1つに接続され、
    互いに接続された前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは前記第３のｃ本のアドレス信号線のいずれか1つに接続され、
    前記電源線、前記基準電源線、前記第１のａ本のアドレス信号線、前記第２のｂ本のアドレス信号線および前記第３のｃ本のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする半導体装置。
  5. 前記６つのトランジスタは、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタおよび前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されることを特徴とする請求項４に記載の半導体装置。
  6. 前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続されることを特徴とする請求項４あるいは請求項５に記載の半導体装置。
  7. ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダを構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記６つのトランジスタは、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第３のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
    前記第２のＮチャネルＭＯＳトランジスタのドレイン領域および前記第３のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されて出力端子（ＤＥＣ１）となり、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、下部拡散層およびシリサイド領域を介して電源線に接続されており、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域と下部拡散層およびシリサイド領域を介して接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、前記第３のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、前記第３のＮチャネルＭＯＳトランジスタのソース領域は下部拡散層およびシリサイド領域を介して基準電源線に接続され、
    前記ＮＡＮＤ型デコーダは、
    第１のアドレス信号線と、
    第２のアドレス信号線と、
    第３のアドレス信号線と、
    を有し、
    互いに接続された、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１のアドレス信号線に接続され、
    互いに接続された、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第２のアドレス信号線に接続され、
    互いに接続された、前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは、前記第３のアドレス信号線に接続され、
    前記電源線、前記基準電源線、前記第１のアドレス信号線、前記第２のアドレス信号線および前記第３のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする半導体装置。
  8. 前記６つのトランジスタは、前記第３のＰチャネルＭＯＳトランジスタ、第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタおよび前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されていることを特徴とする請求項７に記載の半導体装置。
  9. 前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続されることを特徴とする請求項７あるいは請求項８に記載の半導体装置。
  10. ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される６つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダを構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記６つのトランジスタは、少なくとも、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第３のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
    前記第２のＮチャネルＭＯＳトランジスタのドレイン領域および前記第３のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されて出力端子（ＤＥＣ１）となり、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、下部拡散層およびシリサイド層を介して電源線に接続されており、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域と下部拡散層およびシリサイド層を介して接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して前記第３のＮチャネルＭＯＳトランジスタのドレイン領域と接続されており、前記第３のＮチャネルＭＯＳトランジスタのソース領域は下部拡散層およびシリサイド層を介して基準電源線に接続され、
    前記半導体装置は、
    第１のａ本のアドレス信号線と、
    第２のｂ本のアドレス信号線と、
    第３のｃ本のアドレス信号線と、
    ａ×ｂ×ｃ個の前記ＮＡＮＤ型デコーダと、
    を有し、
    前記ａ×ｂ×ｃ個のＮＡＮＤ型デコーダの各々において、
    互いに接続された前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは前記第１のａ本のアドレス信号線のいずれか１つに接続され、
    互いに接続された前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは前記第２のｂ本のアドレス信号線のいずれか1つに接続され、
    互いに接続された前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは前記第３のｃ本のアドレス信号線のいずれか１つに接続され、
    前記電源線、前記基準電源線、前記第１のａ本のアドレス信号線、前記第２のｂ本のアドレス信号線および前記第３のｃ本のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする半導体装置。
  11. 前記６つのトランジスタは、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタおよび前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されることを特徴とする請求項１０に記載の半導体装置。
  12. 前記ａ×ｂ×ｃ個のＮＡＮＤ型デコーダを構成する前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、シリサイド層を介して共通接続されることを特徴とする請求項１０あるいは１１に記載の半導体装置。
  13. 前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続されることを特徴とする請求項１０〜請求項１２のいずれか１項に記載の半導体装置。
  14. ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される８つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダおよびインバータを構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記８つのトランジスタは、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第３のＰチャネルＭＯＳトランジスタと、
    第４のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと、
    第４のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記ＮＡＮＤ型デコーダは、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第３のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記インバータは、
    第４のＰチャネルＭＯＳトランジスタと、
    第４のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置され、互いにシリサイド層を介して接続されて第１の出力端子（ＤＥＣ１）となり、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域および前記第３のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して電源線に接続されており、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、前記第３のＮチャネルＭＯＳトランジスタのドレイン領域とシリサイド層を介して接続されており、
    前記第３のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源線に接続されており、
    前記第４のＰチャネルＭＯＳトランジスタと前記第４のＮチャネルＭＯＳトランジスタのゲートは互いに接続されて前記第１の出力端子（ＤＥＣ１）と接続され、
    前記第４のＰチャネルＭＯＳトランジスタのドレイン領域と前記第４のＮチャネルＭＯＳトランジスタのドレイン領域は互いに接続されて第２の出力端子（ＳＥＬ１）となり、
    前記第４のＰチャネルＭＯＳトランジスタのソース領域および前記第４のＮチャネルＭＯＳトランジスタのソース領域は、それぞれ電源線および基準電源線に接続され、
    前記ＮＡＮＤ型デコーダは、
    第１のアドレス信号線と、
    第２のアドレス信号線と、
    第３のアドレス信号線と、
    を有し、
    互いに接続された、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１のアドレス信号線に接続され、
    互いに接続された、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第２のアドレス信号線に接続され、
    互いに接続された、前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは、前記第３のアドレス信号線に接続され、
    前記電源線、前記基準電源線、前記第１のアドレス信号線、前記第２のアドレス信号および前記第３のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする半導体装置。
  15. 前記８つのトランジスタは、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの一方、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの他方、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されることを特徴とする請求項１４に記載の半導体装置。
  16. 前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続されることを特徴とする請求項１４あるいは請求項１５に記載の半導体装置。
  17. ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される８つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダおよびインバータを構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記８つのトランジスタは、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第３のＰチャネルＭＯＳトランジスタと、
    第４のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと、
    第４のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記デコーダは、少なくとも、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第３のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記インバータは、
    第４のＰチャネルＭＯＳトランジスタと、
    第４のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置され、互いにシリサイド層を介して接続されて第１の出力端子（ＤＥＣ１）となり、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域および前記第３のＮチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して電源線に接続されており、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、前記第３のＮチャネルＭＯＳトランジスタのドレイン領域とシリサイド層を介して接続されており、
    前記第３のＮチャネルＭＯＳトランジスタのソース領域は、コンタクトを介して基準電源線に接続されており、
    前記第４のＰチャネルＭＯＳトランジスタと前記第４のＮチャネルＭＯＳトランジスタのゲートは互いに接続されて前記第１の出力端子（ＤＥＣ１）と接続され、
    前記第４のＰチャネルＭＯＳトランジスタのドレイン領域と前記第４のＮチャネルＭＯＳトランジスタのドレイン領域は互いに接続されて第２の出力端子（ＳＥＬ１）となり、
    前記第４のＰチャネルＭＯＳトランジスタのソース領域および前記第４のＮチャネルＭＯＳトランジスタのソース領域は、それぞれ電源線および基準電源線に接続され、
    前記半導体装置は、
    第１のａ本のアドレス信号線と、
    第２のｂ本のアドレス信号線と、
    第３のｃ本のアドレス信号線と、
    ａ×ｂ×ｃ個の前記ＮＡＮＤ型デコーダとインバータと、
    を有し、
    前記ａ×ｂ×ｃ個のＮＡＮＤ型デコーダとインバータの各々において、
    互いに接続された前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは前記第１のａ本のアドレス信号線のいずれか１つに接続され、
    互いに接続された前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは前記第２のｂ本のアドレス信号線のいずれか1つに接続され、
    互いに接続された前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは前記第３のｃ本のアドレス信号線のいずれか1つに接続され、
    前記電源線、前記基準電源線、前記第１のａ本のアドレス信号線、第２のｂ本のアドレス信号線および前記第３のｃ本のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする半導体装置。
  18. 前記８つのトランジスタは、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの一方、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの他方、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されることを特徴とする請求項１７に記載の半導体装置。
  19. 前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続されることを特徴とする請求項１７あるいは請求項１８に記載の半導体装置。
  20. ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される８つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダおよびインバータを構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記８つのトランジスタは、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第３のＰチャネルＭＯＳトランジスタと、
    第４のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと、
    第４のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記ＮＡＮＤ型デコーダは、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第３のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記インバータは、
    第３のＰチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
    前記第２のＮチャネルＭＯＳトランジスタのドレイン領域および前記第３のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されて第１の出力端子（ＤＥＣ１）となり、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、シリサイド領域を介して電源線に接続されており、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とシリサイド層を介して接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、前記第３のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
    前記第３のＮチャネルＭＯＳトランジスタのソース領域は、シリサイド層を介して基準電源に接続され、
    前記第４のＰチャネルＭＯＳトランジスタと前記第４のＮチャネルＭＯＳトランジスタのゲートは互いに接続されて前記第１の出力端子（ＤＥＣ１）と接続され、
    前記第４のＰチャネルＭＯＳトランジスタのドレイン領域と前記第４のＮチャネルＭＯＳトランジスタのドレイン領域は互いに接続されて第２の出力端子（ＳＥＬ１）となり、
    前記第４のＰチャネルＭＯＳトランジスタのソース領域および前記第４のＮチャネルＭＯＳトランジスタのソース領域は、それぞれ電源線および基準電源線に接続され、
    前記ＮＡＮＤ型デコーダは、
    第１のアドレス信号線と、
    第２のアドレス信号線と、
    第３のアドレス信号線と、
    を有し、
    互いに接続された、前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第１のアドレス信号線に接続され、
    互いに接続された、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは、前記第２のアドレス信号線に接続され、
    互いに接続された、前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは、前記第３のアドレス信号線に接続され、
    前記電源線、前記基準電源線、前記第１のアドレス信号線、前記第２のアドレス信号線および前記第３のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする半導体装置。
  21. 前記８つのトランジスタは、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの一方、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの他方、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されることを特徴とする請求項２０に記載の半導体装置。
  22. 前記第４のＰチャネルＭＯＳトランジスタおよび第４のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置され、
    前記８つのトランジスタは、前記第４のＮチャネルＭＯＳトランジスタ、前記第４のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されることを特徴とする請求項２０あるいは請求項２１に記載の半導体装置。
  23. 前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続されることを特徴とする請求項２０〜請求項２２のいずれか１項に記載の半導体装置。
  24. ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される８つのトランジスタを、基板上に第１の方向に１列に配列することによりＮＡＮＤ型デコーダおよびインバータを構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記８つのトランジスタは、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第３のＰチャネルＭＯＳトランジスタと、
    第４のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと、
    第４のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記ＮＡＮＤ型デコーダは、
    第１のＰチャネルＭＯＳトランジスタと、
    第２のＰチャネルＭＯＳトランジスタと、
    第３のＰチャネルＭＯＳトランジスタと、
    第１のＮチャネルＭＯＳトランジスタと、
    第２のＮチャネルＭＯＳトランジスタと、
    第３のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記インバータは、
    第４のＰチャネルＭＯＳトランジスタと、
    第４のＮチャネルＭＯＳトランジスタと、
    で構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されており、
    前記第２のＮチャネルＭＯＳトランジスタのドレイン領域および前記第３のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第１のＮチャネルＭＯＳトランジスタのドレイン領域は、互いにコンタクトを介して接続されて第１の出力端子（ＤＥＣ１）となり、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソース領域は、シリサイド領域を介して電源線に接続されており、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域は、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域とシリサイド層を介して接続されており、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域は、前記第３のＮチャネルＭＯＳトランジスタのドレイン領域とコンタクトを介して接続されており、
    前記第３のＮチャネルＭＯＳトランジスタのソース領域は、シリサイド層を介して基準電源に接続され、
    前記第４のＰチャネルＭＯＳトランジスタと前記第４のＮチャネルＭＯＳトランジスタのゲートは互いに接続されて前記第１の出力端子（ＤＥＣ１）と接続され、
    前記第４のＰチャネルＭＯＳトランジスタのドレイン領域と前記第４のＮチャネルＭＯＳトランジスタのドレイン領域は互いに接続されて第２の出力端子（ＳＥＬ１）となり、
    前記第４のＰチャネルＭＯＳトランジスタのソース領域および前記第４のＮチャネルＭＯＳトランジスタのソース領域は、それぞれ電源線および基準電源線に接続され、
    前記半導体装置は、
    第１のａ本のアドレス信号線と、
    第２のｂ本のアドレス信号線と、
    第３のｃ本のアドレス信号線と、
    ａ×ｂ×ｃ個の前記ＮＡＮＤ型デコーダとインバータと、
    を有し、
    前記ａ×ｂ×ｃ個のＮＡＮＤ型デコーダとインバータの各々において、
    互いに接続された前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは前記第１のａ本のアドレス信号線のいずれか１つに接続され、
    互いに接続された前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲートは前記第２のｂ本のアドレス信号線のいずれか1つに接続され、
    互いに接続された前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートは前記第３のｃ本のアドレス信号線のいずれか1つに接続され、
    前記電源線、前記基準電源線、前記第１のａ本のアドレス信号線、第２のｂ本のアドレス信号線および前記第３のｃ本のアドレス信号線は、前記第１の方向と垂直方向の第２の方向に延在配置されることを特徴とする半導体装置。
  25. 前記８つのトランジスタは、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの一方、前記第４のＮチャネルＭＯＳトランジスタあるいは前記第４のＰチャネルＭＯＳトランジスタの他方、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されることを特徴とする請求項２０に記載の半導体装置。
  26. 前記第４のＰチャネルＭＯＳトランジスタおよび第４のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置され、
    前記８つのトランジスタは、前記第４のＮチャネルＭＯＳトランジスタ、前記第４のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタの順番に、１列に配置されることを特徴とする請求項２４あるいは請求項２５に記載の半導体装置。
  27. 前記ａ×ｂ×ｃ個のＮＡＮＤデコーダおよびインバータを構成する前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第３のＰチャネルＭＯＳトランジスタおよび前記第４のＰチャネルＭＯＳトランジスタのソース領域は、シリサイド層を介して共通接続されることを特徴とする請求項２６に記載の半導体装置。
  28. 前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲート、あるいは、前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのゲート、あるいは前記第３のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのゲートのうち少なくとも１つは、少なくとも前記第１の方向に延在配置された第１メタル配線層の配線を介して前記第２の方向に延在配置された第２メタル配線層の配線により構成された前記第１ないし前記第３のアドレス信号線の対応するアドレス信号線に接続されることを特徴とする請求項２０〜請求項２２のいずれか１項に記載の半導体装置。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0226063A (ja) * 1988-06-13 1990-01-29 Internatl Business Mach Corp <Ibm> トレンチ・トランジスタ構造体及びその製造方法
JP2005260014A (ja) * 2004-03-12 2005-09-22 Hitachi Ltd 半導体装置
JP2010251586A (ja) * 2009-04-17 2010-11-04 Unisantis Electronics Japan Ltd 半導体装置
JP2010258345A (ja) * 2009-04-28 2010-11-11 Unisantis Electronics Japan Ltd Ｍｏｓトランジスタ及びｍｏｓトランジスタを備えた半導体装置の製造方法
WO2011043402A1 (ja) * 2009-10-06 2011-04-14 国立大学法人東北大学 半導体装置
JP2013135130A (ja) * 2011-12-27 2013-07-08 Elpida Memory Inc 半導体装置及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0226063A (ja) * 1988-06-13 1990-01-29 Internatl Business Mach Corp <Ibm> トレンチ・トランジスタ構造体及びその製造方法
JP2005260014A (ja) * 2004-03-12 2005-09-22 Hitachi Ltd 半導体装置
JP2010251586A (ja) * 2009-04-17 2010-11-04 Unisantis Electronics Japan Ltd 半導体装置
JP2010258345A (ja) * 2009-04-28 2010-11-11 Unisantis Electronics Japan Ltd Ｍｏｓトランジスタ及びｍｏｓトランジスタを備えた半導体装置の製造方法
WO2011043402A1 (ja) * 2009-10-06 2011-04-14 国立大学法人東北大学 半導体装置
JP2013135130A (ja) * 2011-12-27 2013-07-08 Elpida Memory Inc 半導体装置及びその製造方法

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