JP2013135130A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】静電気保護素子の破壊及び放電能力の低下が回避されている半導体装置を提供すること。
【解決手段】半導体装置は、上部拡散層及び上部拡散層より下方に位置する第１下部拡散層を有する縦型ＭＯＳトランジスタと、第１下部拡散層と分離された第１ウェル、及び上部拡散層より下方に位置すると共に第１ウェルに形成された第２下部拡散層を有する第１ダイオードと、を備える。サージ電圧が印加された際に、第２下部拡散層と第１ウェルとの間において放電する。
【選択図】図１

Description

本発明は、縦型ＭＯＳ（Metal Oxide Semiconductor）トランジスタを有する半導体装置及びその製造方法に関する。
半導体装置の微細化及び高集積化に伴い、平面型（横型）ＭＯＳトランジスタに比べて占有面積を縮小可能な縦型ＭＯＳトランジスタを有する半導体装置が提案されている（例えば、特許文献１及び特許文献２参照）。
縦型ＭＯＳトランジスタは、シリコン柱と、シリコン柱を取り囲むようにシリコン柱の側壁に沿って形成されたゲート電極と、シリコン柱の上下に形成されたソース及びドレインと、を備える。縦型ＭＯＳトランジスタにおいては、シリコン柱の側壁がチャネル領域となる。このような縦型トランジスタはＳＧＴ（Surrounding Gate Transistor）と呼ばれている。
また、半導体装置は、通常、静電気放電（ＥＳＤ；Electro Static Discharge）によるサージ電圧から内部回路を保護するためのＥＳＤ保護素子（例えば、特許文献３参照）を有する。例えば、ＥＳＤ保護素子は、外部端子に接続され、そのクランプ動作により、外部端子からのサージ電圧が内部回路に印加しないように機能する。
特開２００９−６５０２４号公報 特開２００９−８１３８９号公報 特開２００９−２８３６９０号公報
以下の分析は、本発明の観点から与えられる。
ＥＳＤ保護素子は、特許文献３に記載のＥＳＤ保護素子のように、ＭＯＳトランジスタを使用して構成することができる。この場合、半導体装置に形成するＭＯＳトランジスタを縦型とする場合には、ＥＳＤ保護素子に使用するＭＯＳトランジスタも縦型とする必要がある。しかしながら、縦型ＭＯＳトランジスタは新規な構造のトランジスタであるため、半導体装置としての最適化が不十分な面があり、縦型ＭＯＳトランジスタでＥＳＤ保護素子を構成した場合に、被保護素子を保護できなかったり、ＥＳＤ保護素子自体が破壊されたりしてしまうことがある。
ＭＯＳトランジスタで構成したＥＳＤ保護素子においては、一般的には、クランプ動作には、ソース・ドレイン電極を構成する不純物拡散層と半導体基板間におけるＰＮ接合のブレイクダウン特性が利用される。したがって、ＥＳＤ保護のためにはブレイクダウン特性を安定化させることが重要である。しかしながら、後述する図１２に示すような半導体装置においては、縦型ＭＯＳトランジスタの製造方法に起因するブレイクダウン電圧のばらつきや低下が生じるため、ブレイクダウン特性の安定化が得られないことがある。
図１１に、縦型ＭＯＳトランジスタにおける各要素の位置関係を示すための半導体装置の概略投影図を示す。図１２に、図１１に示すXII−XII線に沿った半導体装置の概略断面図を示す。図１２は、第１０縦型ＭＯＳトランジスタＱｎ１２を静電気保護素子として用いた半導体装置９００の概略断面図である。半導体装置９００においては、下部拡散層９０５は、第１コンタクトプラグ９１４を介して接地電位配線９２１に電気的に接続されている。上部拡散層９１２は、半導体層９１１及び第２コンタクトプラグ９１５を介してボンディング用のパッド９２０に電気的に接続されている。ゲート電極９０７は、第３コンタクトプラグ９１６を介して接地電位配線９２１に電気的に接続されている。
ここで、図１１及び図１２に示す縦型ＭＯＳトランジスタを有する半導体装置９００の製造方法の一例について説明する。図１３及び図１４に、半導体装置９００の製造方法の一例を説明するための概略工程図を示す。図１３及び図１４は、図１１のXII−XII線に沿った概略断面を図示する。
まず、第１導電型（例えばｐ型、以下同じ）の半導体基板９０１に、素子分離領域としてＳＴＩ（Shallow Trench Isolation）絶縁膜９０２をシリコン酸化膜等で形成し、表面を平坦化する（図１３（ａ））。
次に、半導体基板９０１をエッチングして第１シリコン柱９０１ａ及び第２シリコン柱９０１ｂを形成する。エッチングする際、半導体基板９０１において、第１シリコン柱９０１ａ及び第２シリコン柱９０１ｂを形成する領域上には、第１マスク９０３及び第２マスク９０４を順次形成しておく（図１３（ｂ））。第１マスク９０３としては例えばシリコン酸化膜（ＳｉＯ２）を使用することができ、第２マスク９０４としては例えばシリコン窒化膜（Ｓｉ３Ｎ４）を使用することができる。第１シリコン柱９０１ａは、縦型ＭＯＳトランジスタの本体（チャネル部）となる。第２シリコン柱９０１ｂは、縦型ＭＯＳトランジスタのゲート電極に電位を与えるためのコンタクトプラグ（後述）を配置するために使用される。
次に、ヒ素（Ａｓ）等の第２導電型（例えばｎ型、以下同じ）の不純物をイオン注入法等で、第１シリコン柱９０１ａ及び第２シリコン柱９０１ｂ以外の領域に注入して、下部拡散層９０５を形成する。下部拡散層９０５は、ソース電極及びドレイン電極のうちの一方の電極として機能する。次に、熱酸化処理を施し、第１シリコン柱９０１ａ及び第２シリコン柱９０１ｂの側面にゲート絶縁膜９０６となる酸化膜を形成する（図１３（ｃ））。
次に、リン（Ｐ）等の不純物を含有した多結晶シリコン等のゲート電極前駆層９０７Ａを全面に堆積させる（図１３（ｄ））。
次に、第１シリコン柱９０１ａ及び第２シリコン柱９０１ｂの側面にゲート電極前駆層９０７Ａが残存するようにゲート電極前駆層９０７Ａをエッチバックする。これにより、第１シリコン柱９０１ａ及び第２シリコン柱９０１ｂの側面に沿ってゲート電極９０７が形成される（図１３（ｅ））。第１シリコン柱９０１ａと第２シリコン柱９０１ｂとの間隔の設定によって、ゲート電極９０７は、第１シリコン柱９０１ａ及び第２シリコン柱９０１ｂの側面を覆い、電気的に導通する一体のゲート電極として形成することができる。このとき、ＳＴＩ絶縁膜９０２の側壁にもゲート電極前駆層９０７Ａが残存するが、この残存物はトランジスタ動作には影響しない。なお、ＳＴＩ絶縁膜９０２の側壁に残存したゲート電極前駆層９０７Ａは、フローティングのままでもよいし、接地電位に接続してもよい。
次に、シリコン酸化膜等で第１層間絶縁膜９０８を形成し、化学機械研磨法（ＣＭＰ；Chemical Mechanical Polishing）等により第１層間絶縁膜９０８の上面を平坦化する（図１４（ｆ））。
次に、第１層間絶縁膜９０８上に、シリコン酸化膜等で第３マスク９０９を形成する。次に、第１シリコン柱９０１ａの上方の第３マスクに第１開口９０９ａを形成する。次に、第１開口９０９ａを利用して、湿式エッチング等によって第１シリコン柱９０１ａ上の第２マスク９０４を除去する。これにより、第１層間絶縁膜９０８に第２開口９０８ａが形成される（図１４（ｇ））。このとき、第２シリコン柱９０１ｂ上の第２マスク９０４は第３マスク９０９でマスクして除去されないようにしておく。
次に、第２開口９０８ａの内壁に、第４マスク９１０となるサイドウォールを形成する。第４マスク９１０は、例えば、シリコン窒化膜を形成した後にエッチバックすることにより形成することができる。次に、第４マスク９１０をマスクとして、第１シリコン柱９０１ａ上の第１マスク９０３をエッチングして第１シリコン柱９０１ａの上面（シリコン面）を露出させる（図１４（ｈ））。
次に、選択エピタキシャル成長法によって第２開口９０８ａを充填するように半導体層９１１を形成する。次に、ヒ素等の第２導電型の不純物をイオン注入法等で、第１シリコン柱９０１ａの上部に注入して、上部拡散層９１２を形成する（図１４（ｉ））。上部拡散層９１２は、ソース電極及びドレイン電極のうちの他方の電極、すなわち下部拡散層９０５の対極として機能する。
次に、第１層間絶縁膜９０８上に、シリコン酸化膜等で第２層間絶縁膜９１３を形成して、その上面をＣＭＰ法等によって平坦化する。第２層間絶縁膜９１３は、第３マスク９０９をエッチング等で除去してから形成してもよい。次に、下部拡散層９０５、上部拡散層９１２及びゲート電極９０７と電気的に接続される第１〜第３コンタクトプラグ９１４〜９１６を形成する。第３コンタクトプラグ９１６は、第１シリコン柱９０１ａの側面と対向していない第２シリコン柱９０１ｂの側面に配置されることでゲート電極９０７と電気的に接続される。微細化した縦型ＭＯＳトランジスタでは、第１シリコン柱９０１ａの上部に第２コンタクトプラグ９１５と第３コンタクトプラグ９１６の双方を短絡しないように配置することは困難となる。そこで、第２シリコン柱９０１ｂの側面を利用して、ゲート電極９０７を第１シリコン柱９０１ａの側面から離れた位置まで引き出すことによって、第３コンタクトプラグ９１６を第２コンタクトプラグ９１５と短絡しない位置に配置することが可能となる。
以上の工程により、第１０縦型ＭＯＳトランジスタＱｎ１２を有する半導体装置９００を製造することができる。
ここで、半導体装置９００における製造方法に起因する問題点について説明する。
図１３及び図１４に示す製造工程においては、シリコン柱９０１ａ，９０１ｂの側壁にゲート電極９０７を形成してから（図１３（ｅ））上部拡散層９１２を形成するまで（図１４（ｉ））の各工程の影響により、上部拡散層９１２とゲート電極９０７間の絶縁耐圧が低下したり、ブレイクダウン耐圧がばらついたりするおそれがある。
例えば、図１４（ｈ）の工程において、第１シリコン柱９０１ａ上の第１マスク９０３をエッチングする際にゲート絶縁膜９０６にダメージを与えてしまうことによって、絶縁耐圧が低下するおそれがある。半導体装置９００において、パッド９２０にサージ電圧（静電気ストレス）が印加された場合、上部拡散層９１２と半導体基板９０１との間でブレイクダウンが発生する。絶縁耐圧が低下すると、半導体装置９００外部から印加された静電気ストレスを十分に放電しないうちに、静電気保護素子、すなわち縦型ＭＯＳトランジスタ自体が破壊されてしまう。
また、図１４（ｉ）の工程において、半導体層９１１を選択エピタキシャル成長させる際に半導体層９１１が異常成長してしまうことがある。このとき、図１５に示すように、異常成長した半導体層９１１がゲート電極９０７を覆うように形成されると、ゲート電極９０７と半導体層９１１との相互作用により、絶縁耐圧が低下してしまうおそれがある。
さらに、図１３（ｅ）の工程において、ゲート電極９０７のエッチバック処理によってもブレイクダウン電圧がばらつくおそれもある。ゲート電極９０７の上端の位置は、エッチバック処理に依存するのでばらつきが生じやすい。一方、上部拡散層９１２の位置は、第１シリコン柱９０１ａの上方から不純物を導入して形成するので、ゲート電極９０７の上端位置のばらつきの影響を受けない。すなわち、上部拡散層９１２は、ゲート電極９０７の上端の位置に関係なく独立にシリコン柱の上部に形成される。このため、上部拡散層９１２の底面（下端）とゲート電極９０７の上端との相対的距離が不均一になり、ブレイクダウン電圧がばらついてしまう。特に、図１６に示すように、ゲート電極９０７の上端が半導体層９１１と近くなり過ぎた場合には絶縁耐圧が低下してしまうことになる。
ブレイクダウン電圧がばらつけば、静電気保護素子の安定した作用は期待できない。また、ブレイクダウン電圧が低下すると、静電気ストレスを十分に放電できずに被保護素子の破壊を防止できなかったり、静電気保護素子自体が破壊されてしまったりするという問題が生じる。
図１２に示す半導体装置においては、外部端子は上部拡散層に接続されていたが、外部端子を下部拡散層に接続する場合にも静電気保護素子が破壊されるおそれがある。例えば、シリコン柱下部のコーナーにおいては、ゲート絶縁膜の厚さの制御が困難である。これにより、絶縁耐圧の低下やブレイクダウン電圧のバラツキが生じ、上述のように静電気保護素子自体が破壊されるおそれがある。
縦型ＭＯＳトランジスタではなく、別途、上部拡散層を有するダイオードを静電気保護素子として使用する場合には、静電気保護素子の放電能力に問題が生ずる。図１７及び図１８に、上部拡散層を有するダイオードを静電気保護素子として使用した半導体装置の概略断面図を示す。図１７及び図１８に示す半導体装置７００，８００は、図１２において示した第１０縦型ＭＯＳトランジスタＱｎ１２を有する。
図１７に示す半導体装置７００は、第１０縦型ＭＯＳトランジスタＱｎ１２の他に、静電気保護素子として機能する第１０ダイオードＤ１０を有する。第１０ダイオードＤ１０は、第２導電型ウェル（例えばＮウェル）９３１と、第１導電型上部拡散層（例えばｐ型拡散層）９３３と、第２導電型上部拡散層（例えばｎ型拡散層）９３２と、を有する。第１導電型上部拡散層９３３は第４シリコン柱９０１ｄ上部に形成され、第２導電型上部拡散層９３２は、第３シリコン柱９０１ｃ上部に形成されている。第１導電型上部拡散層９３３は、半導体層９３４及びコンタクトプラグ９４１を介してパッド９２０に電気的に接続されている。第２導電型上部拡散層９３２は半導体層９３４及びコンタクトプラグ９４２を介して電源電位配線９２２に電気的に接続されている。パッド９２０に印加された静電気ストレスは、第１導電型上部拡散層９３３、第２導電型ウェル９３１及び第２導電型上部拡散層９３２を経由して電源電位配線９２２に放電される。
図１８に示す半導体装置８００は、第１０縦型ＭＯＳトランジスタＱｎ１２の他に、静電気保護素子として機能する第１１ダイオードＤ１１を有する。第１１ダイオードＤ１１は、第２導電型ウェル（例えばＮウェル）９３１と、第１導電型下部拡散層（例えばｐ型拡散層）９３５と、第２導電型上部拡散層（例えばｎ型拡散層）９３２と、を有する。第２導電型上部拡散層９３２は、第３シリコン柱９０１ｃ上部に形成されている。第１導電型下部拡散層９３５は、コンタクトプラグ９４１を介してパッド９２０に電気的に接続されている。第２導電型上部拡散層９３２は半導体層９３４及びコンタクトプラグ９４２を介して電源電位配線９２２に電気的に接続されている。パッド９２０に印加された静電気ストレスは、第１導電型下部拡散層９３５、第２導電型ウェル９３１及び第２導電型上部拡散層９３２を経由して電源電位配線９２２に放電される。
第１０ダイオードＤ１０及び第１１ダイオードＤ１１のように、シリコン柱９０１ｃ，９０１ｄに形成された上部拡散層９３２，９３３を放電経路に使用すると、シリコン柱の高さ分だけ半導体層を通る経路が長くなってしまう。すなわち、コンタクトプラグよりも抵抗の高い半導体層を長く通ることにより、放電経路の抵抗が高くなり、放電能力が低下することになる。したがって、上部拡散層を有するダイオードを静電気保護素子として使用すると、十分な放電能力を有する静電気保護素子が得られないおそれがある。
本発明の第１視点によれば、上部拡散層及び上部拡散層より下方に位置する第１下部拡散層を有する縦型ＭＯＳトランジスタと、第１下部拡散層と分離された第１ウェル、及び上部拡散層より下方に位置すると共に第１ウェルに形成された第２下部拡散層を有する第１ダイオードと、を備える半導体装置が提供される。サージ電圧が印加された際に、第２下部拡散層と第１ウェルとの間において放電する。
本発明の第２視点によれば、半導体基板に、素子分離領域によって区画された第１ウェル及び第２ウェルを形成する工程と、第１ウェルにシリコン柱が残存するように、第１ウェル及び第２ウェルをエッチングして、第１ウェル及び第２ウェルを素子分離領域の上面よりも掘り下げる工程と、第１ウェルの底部及びシリコン柱の上部、並びに第２ウェルに不純物を注入して、不純物拡散層を形成する工程と、第１ウェルの底部及びシリコン柱の上部の不純物拡散層をソース電極及びドレイン電極とする縦型ＭＯＳトランジスタを形成する工程と、第２ウェルの不純物拡散層と第２ウェルとで第１ダイオードを形成し、縦型ＭＯＳトランジスタの静電気保護素子を形成する工程と、を含む半導体装置の製造方法が提供される。
本発明は、以下の効果のうち少なくとも１つを有する。
本発明においては、静電気保護素子に縦型ＭＯＳトランジスタを用いていない。これにより、縦型ＭＯＳトランジスタの製造工程に起因する絶縁耐圧の低下及びブレイクダウン電圧のばらつきに伴う問題の発生を回避することができ、静電気保護素子の破壊を防止することができる。
本発明においては、上部拡散層と下部拡散層のうち、下部拡散層で静電気保護素子を形成している。これにより、半導体基板中を通る放電経路を短縮することができ、放電能力の低下を防止することができる。
本発明の第１実施形態に係る半導体装置の概略断面図。 図１に示す半導体装置の一例を示す回路図。 本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 本発明の第２実施形態に係る半導体装置の概略断面図。 図７に示す半導体装置の一例を示す回路図。 本発明の第３実施形態に係る半導体装置の回路図の一例。 本発明の第４実施形態に係る半導体装置の回路図の一例。 縦型ＭＯＳトランジスタの概略平面図。 本発明が解決しようとする課題を説明するための縦型ＭＯＳトランジスタの概略断面図。 縦型ＭＯＳトランジスタの製造方法を説明するための概略工程図。 縦型ＭＯＳトランジスタの製造方法を説明するための概略工程図。 本発明が解決しようとする課題を説明するための半導体装置の概略断面図。 本発明が解決しようとする課題を説明するための半導体装置の概略断面図。 本発明が解決しようとする課題を説明するための半導体装置の概略断面図。 本発明が解決しようとする課題を説明するための半導体装置の概略断面図。
上記第１及び第２視点の好ましい形態を以下に記載する。
上記第１視点の好ましい形態によれば、第１下部拡散層の上面と第２下部拡散層の上面とは、上部拡散層に対して略同じ深さにある。
上記第１視点の好ましい形態によれば、第１ダイオードは、上部拡散層より下方に位置すると共に第１ウェルに形成された第３下部拡散層をさらに有する。第１ウェル及び第３下部拡散層は第１導電型を有する。第２下部拡散層は第２導電型を有する。第１ダイオードは、第１ウェルと第２下部拡散層とで形成される。
上記第１視点の好ましい形態によれば、第３下部拡散層の上面は、上部拡散層に対して第２下部拡散層の上面と略同じ深さにある。
上記第１視点の好ましい形態によれば、第２下部拡散層は外部端子に電気的に接続されている。第３下部拡散層は接地電位配線に電気的に接続されている。サージ電圧は、第１ダイオード及び第３下部拡散層を経由して接地電位配線に放電される。
上記第１視点の好ましい形態によれば、半導体装置は、第１下部拡散層及び第１ウェルと分離された第２ウェル、及び上部拡散層より下方に位置すると共に第２ウェルに形成された第４下部拡散層を有する第２ダイオードをさらに備える。サージ電圧が印加された際に、第４下部拡散層と第２ウェルとの間において放電する。
上記第１視点の好ましい形態によれば、第１下部拡散層の上面と第４下部拡散層の上面とは、上部拡散層に対して略同じ深さにある。
上記第１視点の好ましい形態によれば、第２ダイオードは、上部拡散層より下方に位置すると共に第２ウェルに形成された第５下部拡散層をさらに有する。第４下部拡散層は第１導電型を有する。第２ウェル及び第５下部拡散層は第２導電型を有する。第２ダイオードは、第２ウェルと第４下部拡散層とで形成される。
上記第１視点の好ましい形態によれば、第５下部拡散層の上面は、上部拡散層に対して第４下部拡散層の上面と略同じ深さにある。
上記第１視点の好ましい形態によれば、第４下部拡散層は外部端子に電気的に接続されている。第５下部拡散層は電源電位配線に電気的に接続されている。サージ電圧は、第２ダイオード及び第５下部拡散層を経由して電源電位配線に放電される。
上記第１視点の好ましい形態によれば、半導体装置は、第１ウェルと、第２下部拡散層と、第１ウェルに電気的に接続された第３ウェルと、上部拡散層より下方に位置すると共に第３ウェルに形成された第６下部拡散層と、を有するサイリスタをさらに備える。
上記第１視点の好ましい形態によれば、第２下部拡散層の上面と第６下部拡散層の上面とは、上部拡散層に対して略同じ深さにある。
上記第１視点の好ましい形態によれば、第２下部拡散層及び第３ウェルは第１導電型を有する。第６下部拡散層及び第１ウェルは第２導電型を有する。第２下部拡散層は外部端子に電気的に接続されている。第６下部拡散層は接地電位配線に電気的に接続されている。サージ電圧はサイリスタを経由して接地電位配線に放電される。
上記第１視点の好ましい形態によれば、半導体装置は、第３ウェルに電気的に接続された第２導電型の第４ウェルと、上部拡散層より下方に位置すると共に第４ウェルに形成された第１導電型の第７下部拡散層と、をさらに備える。第７下部拡散層は外部端子に電気的に接続されている。
上記第１視点の好ましい形態によれば、第２下部拡散層の上面と第７下部拡散層の上面とは、上部拡散層に対して略同じ深さにある。
上記第１視点の好ましい形態によれば、半導体装置は、縦型ＭＯＳトランジスタと外部端子との間に介在され、縦型ＭＯＳトランジスタへのサージ電圧を低減する保護抵抗をさらに備える。縦型ＭＯＳトランジスタは第１ダイオード及び保護抵抗によって保護される被保護素子である。
上記第１視点の好ましい形態によれば、半導体装置は、縦型ＭＯＳトランジスタと外部端子との間に介在され、縦型ＭＯＳトランジスタへのサージ電圧を低減する保護抵抗をさらに備える。第１ダイオード及び第２ダイオードのうち、少なくともいずれかのダイオードを複数有する。当該複数のダイオードのうち、一方のダイオードは外部端子と保護抵抗との間において接地電位配線又は電源電位配線と接続され、他方のダイオードは保護抵抗と縦型ＭＯＳトランジスタとの間において接地電位配線又は電源電位配線と接続されている。縦型ＭＯＳトランジスタは、複数のダイオード及び保護抵抗によって保護される被保護素子である。
上記第２視点の好ましい形態によれば、第１ウェル及び第２ウェルを形成する工程において、半導体基板に、素子分離領域によって区画され、第２ウェルとは異なる導電型の第３ウェルをさらに形成する。第１ウェル及び第２ウェルをエッチングする工程において、第３ウェルも素子分離領域の上面よりも掘り下げる。不純物拡散層を形成する工程において、第２ウェルの不純物拡散層とは異なる導電型の不純物拡散層を第３ウェルに形成する。縦型ＭＯＳトランジスタの静電気保護素子を形成する工程において、第３ウェルの不純物拡散層と第３ウェルとで第２ダイオードを形成する。
上記第２視点の好ましい形態によれば、縦型ＭＯＳトランジスタを形成する工程において、第１ウェル上に導電材料を堆積し、導電材料をエッチバックすることにより、シリコン柱の側壁に沿って縦型ＭＯＳトランジスタのゲート電極を形成する。
本発明の第１実施形態に係る半導体装置について説明する。図１に、本発明の第１実施形態に係る半導体装置の概略断面図を示す。図２に、図１に示す半導体装置１００の回路図の一例を示す。
なお、特許請求の範囲に示す順序数と、以下の説明において示す順序数とは対応していない。以下の実施形態ないし実施例の記載において、図面参照符号は理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
半導体装置１００は、第１導電型（図１及び図２に示す形態においてはｐ型）の半導体基板１０１と、素子分離領域１０２と、半導体基板１０１に形成された第２導電型の第１縦型ＭＯＳトランジスタＱｎ１（図１及び図２に示す形態においてはｎ型）、第１ダイオードＤｐ１及び第２ダイオードＤｎ２と、第１縦型ＭＯＳトランジスタＱｎ１、第１ダイオードＤｐ１及び第２ダイオードＤｎ２に電気的に接続されたパッド１７２と、パッド１７２から第１縦型ＭＯＳトランジスタＱｎ１へ伝導する静電気ストレスを低減するための第１保護抵抗１７３と、第１縦型ＭＯＳトランジスタＱｎ１に電気的に接続された第１接地電位配線１７５と、第２ダイオードＤｎ２に電気的に接続された第２接地電位配線１７１と、第１ダイオードＤｐ１に電気的に接続された電源電位配線１７４と、を備える。ここでは、第１ダイオードＤｐ１及び第２ダイオードＤｎ２が静電気保護素子となり、第１縦型ＭＯＳトランジスタＱｎ１が被保護素子となる。なお、パッド１７２は、例えば、半導体装置１００に信号を入出力するために設けられた外部端子と半導体装置内部の回路素子とを電気的に接続するためのワイヤボンディング等に使用する導電体（ボンディングパッド）である。パッドにはワイヤボンディングを用いずに、貫通電極等を介して外部端子と接続する際に配置される導電体も含まれる。なお、第１接地電位配線１７５と第２接地電位配線１７１とは同じ配線であってもよい。
半導体装置１００は、第１縦型ＭＯＳトランジスタＱｎ１が形成された領域において、第１導電型の第１ウェル（例えばｐウェル）１０３と、第１シリコン柱１０１ａと、第２シリコン柱１０１ｂと、第１シリコン柱１０１ａの下部の周囲に形成された第２導電型の第１下部拡散層（例えばｎ型不純物拡散層）１０４と、第１シリコン柱１０１ａの上部に形成された第２導電型の上部拡散層（例えばｎ型不純物拡散層）１０５と、少なくとも第１シリコン柱１０１ａの側壁に沿って第１下部拡散層１０４と上部拡散層１０５との間に形成されているゲート絶縁膜１０７と、ゲート絶縁膜１０７の外側に形成されたゲート電極１０８と、上部拡散層１０５上に、上部拡散層１０５に電気的に接続して形成された半導体層１０９と、半導体層１０９に電気的に接続された第１コンタクトプラグ１６１と、第２シリコン柱１０１ｂの側壁においてゲート電極１０８に電気的に接続された第２コンタクトプラグ１６２と、第１下部拡散層１０４に電気的に接続された第３コンタクトプラグ１６３と、を備える。上部拡散層１０５及び第１下部拡散層１０４は、ソース電極及びドレイン電極として機能する。図１に示す形態においては、ゲート絶縁膜１０７は、第１シリコン柱１０１ａ及び第２シリコン柱１０１ｂの側壁に沿って形成されている。ゲート電極１０８は、第１シリコン柱１０１ａ及び第２シリコン柱１０１ｂの周囲に一体的に接続されている。第２コンタクトプラグ１６２は、第１シリコン柱１０１ａからより離れた部分、例えば第１シリコン柱１０１ａの側壁と対向しないゲート電極１０８部分に接続することにより、第１シリコン柱１０１ａの上の第１コンタクトプラグ１６１との短絡を防止することができる。ゲート電極１０８は、第２コンタクトプラグ１６２を介して第１保護抵抗１７３及びパッド１７２に電気的に接続されている。上部拡散層１０５は、半導体層１０９及び第１コンタクトプラグ１６１を介して第１接地電位配線１７５に電気的に接続されている。
また、半導体装置１００は、第１ウェル１０３の電位を固定するための第１導電型の第２下部拡散層（例えばｐ型不純物拡散層）１０６と、第２下部拡散層１０６と第１接地電位配線１７５とを電気的に接続する第４コンタクトプラグ１６４と、をさらに有すると好ましい。第２下部拡散層１０６は、例えばｐ型拡散層として半導体基板１０１に形成され、その外周を素子分離領域１０２によって区画されている。これにより、第１縦型ＭＯＳトランジスタＱｎ１の基板電位を接地電位に固定することができる。
半導体装置１００は、第１ダイオードＤｐ１が形成された領域において、第２導電型の第２ウェル（例えばｎウェル）１２１と、第２導電型の第３下部拡散層（例えばｎ型不純物拡散層）１２２と、第１導電型の第４下部拡散層（例えばｐ型不純物拡散層）１２３と、第３下部拡散層１２２に電気的に接続された第５コンタクトプラグ１６５、第４下部拡散層１２３に電気的に接続された第６コンタクトプラグ１６６と、をさらに備える。第３下部拡散層１２２と第４下部拡散層１２３とは素子分離領域１０２で区画されている。第３下部拡散層１２２は、第５コンタクトプラグ１６５を介して電源電位配線に電気的に接続されている。第４下部拡散層１２３は第６コンタクトプラグ１６６を介してパッド１７２に電気的に接続されている。
半導体装置１００は、第２ダイオードＤｎ２が形成された領域において、第２導電型のディープウェル（例えばｎディープウェル）１４１と、ディープウェル１４１上に形成された第１導電型の第３ウェル（例えばｐウェル）１４２と、第２導電型の第５下部拡散層（例えばｎ型不純物拡散層）１４３と、第１導電型の第６下部拡散層（例えばｐ型不純物拡散層）１４４と、第５下部拡散層１４３に電気的に接続された第７コンタクトプラグ１６７と、第６下部拡散層１４４に電気的に接続された第８コンタクトプラグ１６８と、をさらに備える。第５下部拡散層１４３と第６下部拡散層１４４とは素子分離領域１０２で区画されている。第５下部拡散層１４３は、第７コンタクトプラグ１６７を介してパッド１７２に電気的に接続されている。第６下部拡散層１４４は第８コンタクトプラグ１６８を介して第２接地電位配線１７１に電気的に接続されている。
なお、第２導電型の第４ウェル１３２及び第５ウェル１３３（例えばｎウェル）は、ディープウェル１４１に電気的に接続されており、ディープウェル１４１に電位を供給するためのウェルである。第１導電型の不純物拡散層（例えばｐ型不純物拡散層）１３１は、反転層形成防止のための領域である。
半導体装置１００において、装置外部からパッド１７２を介して静電気ストレスが印加されたとき、静電気ストレスが正電位である場合、第４下部拡散層１２３と第２ウェル１２１との間で順方向にバイアスされて、静電気ストレスは第１ダイオードＤｐ１を介して電源電位配線１７４に放電される。一方、静電気ストレスが負電位である場合、第５下部拡散層１４３と第３ウェル１４２との間で順方向にバイアスされて、静電気ストレスは第２ダイオードＤｎ２を介して第２接地電位配線１７１に放電される。また、第１保護抵抗１７３により静電気ストレスは、被保護素子である第１縦型ＭＯＳトランジスタＱｎ１へ流れにくくなっている。これにより、第１縦型ＭＯＳトランジスタＱｎ１は静電気ストレスから保護される。
本発明によれば、縦型ＭＯＳトランジスタではなく、ダイオードを静電気保護素子とするので、縦型ＭＯＳトランジスタの製造方法に起因する問題を回避することができる。すなわち、絶縁耐圧の低下やブレイクダウン電圧のばらつきに伴う静電気保護素子の破壊や保護性能の不安定等の問題の発生を抑制することができる。また、静電気保護素子となるダイオードにおいては、上部拡散層を使用せずに、下部拡散層のみから放電している。これにより、放電経路において半導体基板中を通る距離が短くなり、抵抗の増大を抑制して、放電能力の低下を防止することができる。
次に、本発明の第１実施形態に係る半導体装置の製造方法について説明する。図３〜図６に、本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。図３〜図６において、上図の（ａ）図は、半導体装置の概略平面図であり、下図の（ｂ）図は、（ａ）図のＢ−Ｂ線における概略断面図である。なお、縦型ＭＯＳトランジスタの製造工程は、図１３及び図１４に示す工程と同様とすることができる。
まず、第１導電型の半導体基板１０１に素子分離領域１０２を形成して、第１〜第６素子形成領域１８１〜１８６を形成する。第１素子形成領域１８１及び第２素子形成領域１８２は、第１縦型ＭＯＳトランジスタＱｎ１が形成される領域に形成される。第３素子形成領域１８３及び第４素子形成領域１８４は、第１ダイオードＤｐ１が形成される領域に形成される。第５素子形成領域１８５及び第６素子形成領域１８６は、第２ダイオードＤｎ２が形成される領域に形成される。次に、主として第３素子形成領域１８３及び第４素子形成領域１８４に第２導電型の不純物を注入して、第２ウェル１２１、第４ウェル１３２及び第５ウェル１３３を形成する。次に、主として、第１素子形成領域１８１、第２素子形成領域１８２、第５素子形成領域１８５及び第６素子形成領域１８６に第１導電型の不純物を注入して、第１ウェル１０３、第３ウェル１４２及び不純物拡散層１３１を形成する。次に、第５素子形成領域１８５及び第６素子形成領域１８６に、第３ウェル１４２の下を覆うように第２導電型不純物を注入してディープウェル１４１を形成する。第１導電型の第３ウェル１４２は、第２導電型の第４ウェル１３２、第５ウェル１３３及びディープウェル１４１によって側面及び底面を覆われ、第１導電型の半導体基板１０１から分離される（図３）。
次に、第１素子形成領域１８１において、第１シリコン柱１０１ａ及び第２シリコン柱１０ｂを形成する領域に、第１マスク１１０及び第２マスク１１１を積層する。第１マスク１１０としては、例えばシリコン酸化膜を使用することができる。第２マスク１１１としては、例えばシリコン窒化膜を使用することができる。次に、第１マスク１１０及び第２マスク１１１をマスクとして、半導体基板１０１をエッチングして、素子分離領域１０２の上面より掘り込んだ掘り込み部１１２を形成し、第１シリコン柱１０１ａ及び第２シリコン柱１０１ｂを形成する。このとき、第２〜第６素子形成領域１８２〜１８６も同様にエッチングして掘り込み部１１２を形成し、半導体基板１０１の上面を掘り下げる（図４）。これにより、上部拡散層が形成されるのは第１シリコン柱１０１ａ及び第２シリコン柱１０１ｂの上部のみとなる。
次に、第１素子形成領域１８１、第３素子形成領域１８３及び第５素子形成領域１８５を露出するマスクを形成する。次に、第１素子形成領域１８１、第３素子形成領域１８３及び第５素子形成領域１８５の掘り込み部１１２に不純物を注入して、第２導電型の第１下部拡散層１０４、第３下部拡散層１２２及び第５下部拡散層１４３を形成する。次に、マスクを除去した後、第２素子形成領域１８２、第４素子形成領域１８４及び第６素子形成領域１８６を露出するマスクを形成する。次に、第２素子形成領域１８２、第４素子形成領域１８４及び第６素子形成領域１８６の掘り込み部１１２に不純物を注入して、第１導電型の第２下部拡散層１０６、第４下部拡散層１２３及び第６下部拡散層１４４を形成する。次に、マスクを除去した後、熱酸化により半導体基板１の露出面に酸化膜を形成し、ゲート絶縁膜１０７を形成する（図５）。
次に、多結晶シリコンを体積してエッチバックすることにより、第１シリコン柱１０１ａ及び第２シリコン柱１０１ｂの側壁に沿って、サイドウォール状のゲート電極１０８を形成する。このとき、素子分離領域１０２の側壁にもサイドウォールが残存する（図６）。このとき、ゲート電極１０８の上面の高さがばらついたりしたとしても、第１ダイオードＤｐ１及び第２ダイオードＤｎ２の絶縁耐圧や保護性能に影響が及ぶことはない。ゲート電極１０８の材料は、多結晶シリコンのほかにも、例えば、窒化チタン、チタン、窒化タングステン、タングステン等の金属を用いてもよい。
次に、第１層間絶縁膜１５１を形成した後、ＣＭＰ法で平坦化する。次に、第１シリコン柱１０１ａ上の第２マスク１１１及び第１マスク１１０を除去して、第１シリコン柱１０１ａの上部を露出させる。次に、第１シリコン柱１０１ａの上部に不純物を注入して上部拡散層１０５を形成する。次に、上部拡散層１０５上に半導体層１０９を形成する。次に、第２層間絶縁膜１５２を形成する。次に、第１〜第８コンタクトプラグ１６１〜１６８を形成する。これにより、半導体装置１００を製造することができる。
次に、本発明の第２実施形態に係る半導体装置について説明する。図７に、本発明の第２実施形態に係る半導体装置の概略断面図を示す。図８に、図７に示す半導体装置２００の回路図の一例を示す。図７及び図８において、図１〜図６に示す第１実施形態と同じ要素には同じ符号を付してある。第２実施形態に係る半導体装置２００においては、静電気保護素子として、２つのバイポーラ素子で構成されたサイリスタを用いている。
半導体装置２００は、第１実施形態と同様の第１縦型ＭＯＳトランジスタＱｎ１と、静電気保護素子としてのサイリスタＴｈｙと、動作開始電圧を下げるための第３ダイオードＤ３と、を備える。サイリスタＴｈｙは、第１バイポーラ素子Ｑｂ２（例えばＰＮＰバイポーラ素子）及び第２バイポーラ素子Ｑｂ３（例えばＮＰＮバイポーラ素子）を有し、第１バイポーラ素子Ｑｂ２及び第２バイポーラ素子Ｑｂ３はＰＮＰＮ構造を形成する。第３ダイオードＤ３は、第２バイポーラ素子Ｑｂ３のベース節点に電流を注入して、ベース節点の電位を浮き上がらせることによって、静電気保護素子の動作電圧を低下させる。
半導体装置２００は、サイリスタＴｈｙが形成された領域において、第２導電型の第６ウェル（例えばｎウェル）２０１と、第６ウェルに形成された第１導電型の第７下部拡散層（例えばｐ型不純物拡散層）２０２と、第６ウェルに隣接して形成された第１導電型の第７ウェル（例えばｐウェル）２０３と、第７ウェル２０３に形成された第２導電型の第８下部拡散層（例えばｎ型不純物拡散層）２０４及び第１導電型の第９下部拡散層（例えばｐ型不純物拡散層）２０５と、を備える。第７下部拡散層２０２はコンタクトプラグを介してパッド１７２に電気的に接続されている。第８下部拡散層２０４は、コンタクトプラグを介して第３接地電位配線２１１に電気的に接続されている。第９下部拡散層２０５は、コンタクトプラグを介して動作開始電圧を下げるための第１抵抗２１２、及び第３接地電位配線２１１に電気的に接続されている。
第１バイポーラ素子Ｑｂ２は、例えば、第７下部拡散層２０２、第６ウェル２０１及び第７ウェル２０３で形成されている。第２バイポーラ素子Ｑｂ３は、第６ウェル２０１、第７ウェル２０３及び第８下部拡散層２０４で形成されている。
半導体装置２００は、第３ダイオードＤ３が形成された領域において、第７ウェルに隣接して形成された第２導電型の第８ウェル（例えばｎウェル）２０６と、第８ウェル２０６に形成された第２導電型の第１０下部拡散層（例えばｎ型不純物拡散層）２０７及び第１導電型の第１１下部拡散層（例えばｐ型不純物拡散層）２０８と、を備える。第１１下部拡散層２０８は、コンタクトプラグを介してパッド１７２に電気的に接続されている。第１０下部拡散層２０７は、第１抵抗２１２及び第３接地電位配線２１１に電気的に接続されている。図７及び図８に示す形態においては、第３ダイオードＤ３は、１つのダイオード素子を示しているが、複数のダイオード素子を直列に接続したものであってもよい。ダイオード素子の数は、静電気保護素子の動作電圧を低下させる効果と通常動作時のリーク電流の大きさに応じて決定すると好ましい。
パッド１７２に静電気ストレスが印加されると、静電気ストレスは、サイリスタＴｈｙ及び第３ダイオードＤ３により第３接地電位配線２１１放電され、被保護素子（例えば第１縦型ＭＯＳトランジスタＱｎ１）が保護される。
第２実施形態においては、サイリスタＴｈｙ及び第３ダイオードＤ３を静電気保護素子として用いているので、縦型ＭＯＳトランジスタを静電気保護素子として用いた場合のような、絶縁耐圧の低下やブレイクダウン電圧のばらつき等の問題が生じない。また、第７〜第１１下部拡散層２０２，２０４，２０５，２０７，２０８は、第１縦型ＭＯＳトランジスタＱｎ１の第１下部拡散層１０４と同じ高さに形成されている。これにより、静電気保護素子に上部拡散層を用いないことにより、静電気ストレスが半導体基板１０１中を通る距離を短くすることができ、放電能力の低下を抑制することができる。
第２実施形態に係る半導体装置２００は、第１実施形態において説明した方法と基本的には同じ方法を利用して製造することができる。
第１実施形態及び第２実施形態においては、縦型ＭＯＳトランジスタとしてｎチャネル型ＭＯＳトランジスタを示したが、ｐチャネル型ＭＯＳトランジスタであってもよい。
次に、本発明の第３実施形態に係る半導体装置について説明する。図９に、本発明の第３実施形態に係る半導体装置の回路図の一例を示す。
半導体装置３００は、パッド１７２と、パッド１７２に電気的に接続され、被保護素子となるｐチャネル型の第２〜第４縦型ＭＯＳトランジスタＱｐ４〜Ｑｐ６と、パッド１７２に電気的に接続され、被保護素子となるｎチャネル型の第５〜第７縦型ＭＯＳトランジスタＱｎ７〜Ｑｎ９と、パッド１７２と第２〜第７縦型ＭＯＳトランジスタＱｐ４〜Ｑｐ６，Ｑｎ７〜Ｑｎ９との間にそれぞれ介在され、第２〜第７縦型ＭＯＳトランジスタＱｐ４〜Ｑｐ６，Ｑｎ７〜Ｑｎ９に対する保護抵抗として機能する第２〜第７保護抵抗Ｒ１〜Ｒ６と、パッド１７２に電気的に接続され、静電気保護素子として機能する第４ダイオードＤｐ４及び第５ダイオードＤｎ５と、を備える。第２〜第７縦型ＭＯＳトランジスタＱｐ４〜Ｑｐ６，Ｑｎ７〜Ｑｎ９は、例えば出力トランジスタとすることができ、出力波形の特性を細かく調整するために用いることができる。第２〜第４縦型ＭＯＳトランジスタＱｐ４〜Ｑｐ６は、出力トランジスタ専用の電源電位配線ＶＤＤＱに電気的に接続され、第５〜第７縦型ＭＯＳトランジスタＱｎ７〜Ｑｎ９は、出力トランジスタ専用の接地電位配線ＶＳＳＱに電気的に接続されている。また、第４ダイオードは電源電位配線ＶＤＤＱに電気的に接続され、第５ダイオードは接地電位配線ＶＳＳＱに電気的に接続されている。
第４ダイオードＤｐ４及び第５ダイオードＤｎ５におけるすべての不純物拡散領域は、第２〜第７縦型ＭＯＳトランジスタＱｐ４〜Ｑｐ６，Ｑｎ７〜Ｑｎ９における上部拡散層と同じ高さの層に形成されておらず、下部拡散層と同じ高さの層に形成されている。
第４ダイオードＤｐ４、第５ダイオードＤｎ５及び第２〜第７保護抵抗Ｒ１〜Ｒ６は、パッド１７２に印加された静電気ストレスに対して、第１実施形態における第１ダイオード、第２ダイオード及び保護抵抗と同様の作用によって静電気保護素子として機能し、第２〜第７縦型ＭＯＳトランジスタＱｐ４〜Ｑｐ６，Ｑｎ７〜Ｑｎ９を静電気ストレスから保護する。
第２〜第７縦型ＭＯＳトランジスタＱｐ４〜Ｑｐ６，Ｑｎ７〜Ｑｎ９は、図１に示す縦型ＭＯＳトランジスタと同様の構成を採ることができる。第３実施形態に係る半導体装置３００は、第１実施形態において説明した方法と基本的には同じ方法を利用して製造することができる。
第３実施形態においても、絶縁耐圧の低下、保護性能の不安定化、及び放電能力の低下を防止することができる。
次に、本発明の第４実施形態に係る半導体装置について説明する。図１０に、本発明の第４実施形態に係る半導体装置の回路図の一例を示す。第１〜第３実施形態は、外部から帯電したものがパッドに触れることによって生ずる静電気ストレスに対処する装置、すなわちＨＢＭ（Human Body Model）やＭＭ（Machine Model）に対応するものであったが、第４実施形態に係る半導体装置４００は、帯電した装置に起因する放電に対応するＣＤＭ（Charged Device Model）に関するものである。
半導体装置４００は、パッド１７２と、パッド１７２に接続され、被保護素子となるｐチャネル型の第８縦型ＭＯＳトランジスタＱｐ１０及びｎチャネル型の第９ＭＯＳトランジスタＱｎ１１と、パッド１７２と第８〜第９縦型ＭＯＳトランジスタＱｐ１０，Ｑｎ１１との間に介在され、第８〜第９縦型ＭＯＳトランジスタＱｐ１０，Ｑｎ１１に対する保護抵抗として機能する第８保護抵抗Ｒ７と、パッド１７２と第８保護抵抗Ｒ７との間に接続され、静電気保護素子として機能する第６ダイオードＤｐ６及び第７ダイオードＤｎ７と、第８保護抵抗Ｒ７と第８〜第９縦型ＭＯＳトランジスタＱｐ１０，Ｑｎ１１との間に接続され、静電気保護素子として機能する第８ダイオードＤｐ８及び第９ダイオードＤｎ９と、を備える。第８〜第９縦型ＭＯＳトランジスタＱｐ１０，Ｑｎ１１はインバータ回路を構成し、第８縦型ＭＯＳトランジスタＱｐ１０は電源電位配線ＶＤＤに電気的に接続され、第９縦型ＭＯＳトランジスタＱｎ１１は接地電位配線ＶＳＳに電気的に接続されている。第６ダイオードＤｐ６及び第８ダイオードＤｐ８はパッド１７２と電源電位配線ＶＤＤとの間に電気的に接続され、第７ダイオードＤｎ７及び第９ダイオードＤｎ９はパッド１７２と接地電位配線ＶＳＳとの間に電気的に接続されている。
第６ダイオードＤｐ６、第７ダイオードＤｎ７、第８ダイオードＤｐ８及び第９ダイオードＤｎ９におけるすべての不純物拡散領域は、第８〜第９縦型ＭＯＳトランジスタＱｐ１０，Ｑｎ１１における上部拡散層と同じ高さの層に形成されておらず、下部拡散層と同じ高さの層に形成されている。
第６ダイオードＤｐ６、第７ダイオードＤｎ７及び第８保護抵抗Ｒ７は、第１実施形態における第１〜第２ダイオード及び第１保護抵抗と同様に作用して、パッド１７２からの静電気ストレスから第８〜第９縦型ＭＯＳトランジスタＱｐ１０，Ｑｎ１１を保護する。一方、第８ダイオードＤｐ８及び第９ダイオードＤｎ９は、装置自体の帯電をパッド１７２から放電する際に静電気ストレスから第８〜第９縦型ＭＯＳトランジスタＱｐ１０，Ｑｎ１１を保護する。すなわち、第８縦型ＭＯＳトランジスタＱｐ１０のゲート電極とソース電極（基板）との間に電位差が生じた場合、第８ダイオードＤｐ８から電源電位配線ＶＤＤに放電し、第９縦型ＭＯＳトランジスタＱｎ１１のゲート電極とソース電極（基板）との間に電位差が生じた場合、第９ダイオードＤｎ９から接地電位配線ＶＳＳに放電する。
第８〜第９縦型ＭＯＳトランジスタＱｐ１０，Ｑｎ１１は、図１に示す縦型ＭＯＳトランジスタと同様の構成を採ることができる。第４実施形態に係る半導体装置４００は、第１実施形態において説明した方法と基本的には同じ方法を利用して製造することができる。
第４実施形態においても、絶縁耐圧の低下、保護性能の不安定化、及び放電能力の低下を防止することができる。
本発明の半導体装置及びその製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ・置換ないし選択が可能である。縦型ＭＯＳトランジスタの導電型は、ｎチャネル型、ｐチャネル型のいずれでも、本発明を適用して静電気保護素子を構成することが可能である。
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
１００，２００，３００，４００ 半導体装置
１０１ 半導体基板
１０１ａ 第１シリコン柱
１０１ｂ 第２シリコン柱
１０２ 素子分離領域
１０３ 第１ウェル
１０４ 第１下部拡散層
１０５ 上部拡散層
１０６ 第２下部拡散層
１０７ ゲート絶縁膜
１０８ ゲート電極
１０９ 半導体層
１１０ 第１マスク
１１１ 第２マスク
１１２ 掘り込み部
１２１ 第２ウェル
１２２ 第３下部拡散層
１２３ 第４下部拡散層
１３１ 不純物拡散層
１３２ 第４ウェル
１３３ 第５ウェル
１４１ ディープウェル
１４２ 第３ウェル
１４３ 第５下部拡散層
１４４ 第６下部拡散層
１５１ 第１層間絶縁膜
１５２ 第２層間絶縁膜
１６１ 第１コンタクトプラグ
１６２ 第２コンタクトプラグ
１６３ 第３コンタクトプラグ
１６４ 第４コンタクトプラグ
１６５ 第５コンタクトプラグ
１６６ 第６コンタクトプラグ
１６７ 第７コンタクトプラグ
１６８ 第８コンタクトプラグ
１７１ 第２接地電位配線
１７２ パッド
１７３ 第１保護抵抗
１７４ 電源電位配線
１７５ 第１接地電位配線
１８１〜１８６ 第１〜第６素子形成領域
２０１ 第６ウェル
２０２ 第７下部拡散層
２０３ 第７ウェル
２０４ 第８下部拡散層
２０５ 第９下部拡散層
２０６ 第８ウェル
２０７ 第１０下部拡散層
２０８ 第１１下部拡散層
２１１ 第３接地電位配線
２１２ 第１抵抗
７００，８００，９００ 半導体装置
９０１ 半導体基板
９０１ａ 第１シリコン柱
９０１ｂ 第２シリコン柱
９０１ｃ 第３シリコン柱
９０１ｄ 第４シリコン柱
９０２ ＳＴＩ絶縁膜
９０３ 第１マスク
９０４ 第２マスク
９０５ 下部拡散層
９０６ ゲート絶縁膜
９０７ ゲート電極
９０７Ａ ゲート電極前駆層
９０８ 第１層間絶縁膜
９０８ａ 第２開口
９０９ 第３マスク
９０９ａ 第１開口
９１０ 第４マスク
９１１ 半導体層
９１２ 上部拡散層
９１３ 第２層間絶縁膜
９１４〜９１６ コンタクトプラグ
９２０ パッド
９２１ 接地電位配線
９２２ 電源電位配線
９２３ 保護抵抗
９３０ 第１導電型ウェル
９３１ 第２導電型ウェル
９３２ 第２導電型上部拡散層
９３３ 第１導電型上部拡散層
９３４ 半導体層
９３５ 第１導電型下部拡散層
９４１，９４２ コンタクトプラグ
Ｑｎ１ 第１縦型ＭＯＳトランジスタ
Ｑｐ４〜Ｑｐ６，Ｑｎ７〜Ｑｎ９ 第２〜第７縦型ＭＯＳトランジスタ
Ｑｐ１０，Ｑｎ１１ 第８〜第９縦型ＭＯＳトランジスタ
Ｄｐ１ 第１ダイオード
Ｄｎ２ 第２ダイオード
Ｄ３ 第３ダイオード
Ｄｐ４，Ｄｎ５ 第４〜第５ダイオード
Ｄｐ６，Ｄｎ７ 第６〜第７ダイオード
Ｄｐ８，Ｄｎ９ 第８〜第９ダイオード
Ｔｈｙ サイリスタ
Ｑｂ２ 第１バイポーラ素子
Ｑｂ３ 第２バイポーラ素子
Ｒ１〜Ｒ６ 第２〜第７保護抵抗
Ｒ７ 第８保護抵抗
ＶＤＤ，ＶＤＤＱ 電源電位配線
ＶＳＳ、ＶＳＳＱ 接地電位配線
Ｑｎ１２ 第１０縦型ＭＯＳトランジスタ
Ｄ１０ 第１０ダイオード
Ｄ１１ 第１１ダイオード

Claims (20)

  1. 上部拡散層及び前記上部拡散層より下方に位置する第１下部拡散層を有する縦型ＭＯＳトランジスタと、
    前記第１下部拡散層と分離された第１ウェル、及び前記上部拡散層より下方に位置すると共に前記第１ウェルに形成された第２下部拡散層を有する第１ダイオードと、を備え、
    サージ電圧が印加された際に、前記第２下部拡散層と前記第１ウェルとの間において放電することを特徴とする半導体装置。
  2. 前記第１下部拡散層の上面と前記第２下部拡散層の上面とは、前記上部拡散層に対して略同じ深さにあることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１ダイオードは、前記上部拡散層より下方に位置すると共に前記第１ウェルに形成された第３下部拡散層をさらに有し、
    前記第１ウェル及び前記第３下部拡散層は第１導電型を有し、
    前記第２下部拡散層は第２導電型を有し、
    前記第１ダイオードは、前記第１ウェルと前記第２下部拡散層とで形成されることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第３下部拡散層の上面は、前記上部拡散層に対して前記第２下部拡散層の上面と略同じ深さにあることを特徴とする請求項３に記載の半導体装置。
  5. 前記第２下部拡散層は外部端子に電気的に接続され、
    前記第３下部拡散層は接地電位配線に電気的に接続され、
    サージ電圧は、前記第１ダイオード及び前記第３下部拡散層を経由して接地電位配線に放電されることを特徴とする請求項３又は４に記載の半導体装置。
  6. 前記第１下部拡散層及び前記第１ウェルと分離された第２ウェル、及び前記上部拡散層より下方に位置すると共に前記第２ウェルに形成された第４下部拡散層を有する第２ダイオードをさらに備え、
    サージ電圧が印加された際に、前記第４下部拡散層と前記第２ウェルとの間において放電することを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
  7. 前記第１下部拡散層の上面と前記第４下部拡散層の上面とは、前記上部拡散層に対して略同じ深さにあることを特徴とする請求項６に記載の半導体装置。
  8. 前記第２ダイオードは、前記上部拡散層より下方に位置すると共に前記第２ウェルに形成された第５下部拡散層をさらに有し、
    前記第４下部拡散層は第１導電型を有し、
    前記第２ウェル及び前記第５下部拡散層は第２導電型を有し、
    前記第２ダイオードは、前記第２ウェルと前記第４下部拡散層とで形成されることを特徴とする請求項６又は７に記載の半導体装置。
  9. 前記第５下部拡散層の上面は、前記上部拡散層に対して前記第４下部拡散層の上面と略同じ深さにあることを特徴とする請求項８に記載の半導体装置。
  10. 前記第４下部拡散層は外部端子に電気的に接続され、
    前記第５下部拡散層は電源電位配線に電気的に接続され、
    サージ電圧は、前記第２ダイオード及び前記第５下部拡散層を経由して電源電位配線に放電されることを特徴とする請求項８又は９に記載の半導体装置。
  11. 前記第１ウェルと、前記第２下部拡散層と、前記第１ウェルに電気的に接続された第３ウェルと、前記上部拡散層より下方に位置すると共に前記第３ウェルに形成された第６下部拡散層と、を有するサイリスタをさらに備えることを特徴とする請求項１に記載の半導体装置。
  12. 前記第２下部拡散層の上面と前記第６下部拡散層の上面とは、前記上部拡散層に対して略同じ深さにあることを特徴とする請求項１１に記載の半導体装置。
  13. 前記第２下部拡散層及び前記第３ウェルは第１導電型を有し、
    前記第６下部拡散層及び前記第１ウェルは第２導電型を有し、
    前記第２下部拡散層は外部端子に電気的に接続され、
    前記第６下部拡散層は接地電位配線に電気的に接続され、
    サージ電圧は前記サイリスタを経由して接地電位配線に放電されることを特徴とする請求項１１又は１２に記載の半導体装置。
  14. 前記第３ウェルに電気的に接続された第２導電型の第４ウェルと、
    前記上部拡散層より下方に位置すると共に前記第４ウェルに形成された第１導電型の第７下部拡散層と、をさらに備え、
    前記第７下部拡散層は前記外部端子に電気的に接続されていることを特徴とする請求項１３に記載の半導体装置。
  15. 前記第２下部拡散層の上面と前記第７下部拡散層の上面とは、前記上部拡散層に対して略同じ深さにあることを特徴とする請求項１４に記載の半導体装置。
  16. 前記縦型ＭＯＳトランジスタと外部端子との間に介在され、前記縦型ＭＯＳトランジスタへのサージ電圧を低減する保護抵抗をさらに備え、
    前記縦型ＭＯＳトランジスタは前記第１ダイオード及び前記保護抵抗によって保護される被保護素子であることを特徴とする請求項１〜１５のいずれか一項に記載の半導体装置。
  17. 前記縦型ＭＯＳトランジスタと外部端子との間に介在され、前記縦型ＭＯＳトランジスタへのサージ電圧を低減する保護抵抗をさらに備え、
    前記第１ダイオード及び前記第２ダイオードのうち、少なくともいずれかのダイオードを複数有し、
    当該複数のダイオードのうち、一方のダイオードは外部端子と前記保護抵抗との間において接地電位配線又は電源電位配線と接続され、他方のダイオードは前記保護抵抗と前記縦型ＭＯＳトランジスタとの間において接地電位配線又は電源電位配線と接続され、
    前記縦型ＭＯＳトランジスタは、前記複数のダイオード及び前記保護抵抗によって保護される被保護素子であることを特徴とする請求項１〜１６のいずれか一項に記載の半導体装置。
  18. 半導体基板に、素子分離領域によって区画された第１ウェル及び第２ウェルを形成する工程と、
    前記第１ウェルにシリコン柱が残存するように、前記第１ウェル及び前記第２ウェルをエッチングして、前記第１ウェル及び前記第２ウェルを前記素子分離領域の上面よりも掘り下げる工程と、
    前記第１ウェルの底部及び前記シリコン柱の上部、並びに前記第２ウェルに不純物を注入して、不純物拡散層を形成する工程と、
    前記第１ウェルの底部及び前記前記シリコン柱の上部の不純物拡散層をソース電極及びドレイン電極とする縦型ＭＯＳトランジスタを形成する工程と、
    前記第２ウェルの不純物拡散層と前記第２ウェルとで第１ダイオードを形成し、前記縦型ＭＯＳトランジスタの静電気保護素子を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  19. 前記第１ウェル及び前記第２ウェルを形成する工程において、半導体基板に、素子分離領域によって区画され、前記第２ウェルとは異なる導電型の第３ウェルをさらに形成し、
    前記第１ウェル及び前記第２ウェルをエッチングする工程において、前記第３ウェルも前記素子分離領域の上面よりも掘り下げ、
    不純物拡散層を形成する工程において、前記第２ウェルの不純物拡散層とは異なる導電型の不純物拡散層を前記第３ウェルに形成し、
    前記縦型ＭＯＳトランジスタの静電気保護素子を形成する工程において、前記第３ウェルの不純物拡散層と前記第３ウェルとで第２ダイオードを形成することを特徴とする請求項１８に記載の半導体装置の製造方法。
  20. 前記縦型ＭＯＳトランジスタを形成する工程において、前記第１ウェル上に導電材料を堆積し、前記導電材料をエッチバックすることにより、前記シリコン柱の側壁に沿って前記縦型ＭＯＳトランジスタのゲート電極を形成することを特徴とする請求項１８又は１９に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016040840A (ja) * 2015-10-28 2016-03-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9583481B2 (en) * 2014-09-30 2017-02-28 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device comprising plurality of conductive portions disposed within wells and a nanowire coupled to conductive portion
US10529704B1 (en) * 2018-10-01 2020-01-07 Globalfoundries Inc. Auxiliary gate antenna diodes

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5268587A (en) * 1989-03-20 1993-12-07 Hitachi, Ltd. Semiconductor integrated circuit device including a dielectric breakdown prevention circuit
JP5466818B2 (ja) * 2007-09-27 2014-04-09 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP2012043832A (ja) * 2010-08-12 2012-03-01 Elpida Memory Inc 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016040840A (ja) * 2015-10-28 2016-03-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置

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