JP2009038100A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2009038100A
JP2009038100A JP2007199133A JP2007199133A JP2009038100A JP 2009038100 A JP2009038100 A JP 2009038100A JP 2007199133 A JP2007199133 A JP 2007199133A JP 2007199133 A JP2007199133 A JP 2007199133A JP 2009038100 A JP2009038100 A JP 2009038100A
Authority
JP
Japan
Prior art keywords
layer
insulating film
semiconductor device
epitaxial
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007199133A
Other languages
English (en)
Inventor
Yoshinobu Nomura
佳伸 野村
Yoshiyuki Mizuno
佳之 水野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
System Solutions Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Sanyo Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd, Sanyo Semiconductor Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2007199133A priority Critical patent/JP2009038100A/ja
Publication of JP2009038100A publication Critical patent/JP2009038100A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】抵抗素子を備える半導体装置の面積を従来に比して小さくすることが可能な技術を提供することを主たる目的とする。
【解決手段】P型の半導体基板1の表面にN型のエピタキシャル層2a,2bが形成されている。また、エピタキシャル層2aとエピタキシャル層2bを電気的に分離するためのP+分離層3が形成されている。P+分離層3は、エピタキシャル層2a及びポリシリコン抵抗層5の一部を取り囲むようにして環状に形成されている。エピタキシャル層2a,2b上には絶縁膜4が形成され、当該絶縁膜4を介してポリシリコン抵抗層5が形成されている。また、絶縁膜4上には、ポリシリコン抵抗層5を被覆して絶縁膜6が形成されている。当該絶縁膜6には、ポリシリコン抵抗層5に至るコンタクトホール7a,7bが形成されている。各コンタクトホール7a,7b内には配線層8a,8bが形成されている。
【選択図】図1

Description

本発明は、抵抗素子を備えた半導体装置に関するものである。
従来から、半導体集積回路を構成するための抵抗素子としてポリシリコン層から成る比較的抵抗値の高い素子(以下、ポリシリコン抵抗層とする)が用いられている。
ポリシリコン抵抗層を備える従来の半導体装置について図4A及び図4Bを参照しながら説明する。図4Bは、図4AのV―V線に沿った断面図である。
P型の半導体基板110の表面には、N−型のエピタキシャル層111が形成されている。エピタキシャル層111上には、シリコン酸化膜等の絶縁膜112を介してポリシリコン抵抗層113が形成されている。
そして、エピタキシャル層111を複数の領域に分離するためのP+分離層114が、ポリシリコン抵抗層113全体を囲むようにして環状に形成されている。P+分離層114は、P型不純物から成る上分離層114aと下分離層114bとがエピタキシャル層111内で重畳して一体化した構成になっている。
また、エピタキシャル層111上には、ポリシリコン抵抗層114を被覆してシリコン窒化膜等の絶縁膜115が形成されている。絶縁膜115には、ポリシリコン抵抗層114に到達するコンタクトホール116a,116bが形成され、各コンタクトホール内にはアルミニウム等から成る配線層117a,117bが形成されている。
本発明に関連する技術は、例えば以下の特許文献に記載されている。
特開2003−282725号公報
近年の半導体デバイスの高集積化・微細化の観点から、抵抗素子を備える半導体装置を更に微細に形成する技術が要求されていた。
そこで本発明は、抵抗素子を備える半導体装置の面積を従来に比して小さくすることが可能な技術を提供することを主たる目的とする。
本発明は上記課題に基づいてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の半導体装置は、第1導電型の第1の半導体層と、前記第1の半導体層上に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成された抵抗層と、前記第1の半導体層を環状に囲む第2導電型の分離層とを備え、前記分離層は、前記抵抗層の長手方向の途中から一方の端部までを囲むようにして形成されていることを特徴とする。
本発明の半導体装置では、抵抗層の長手方向の途中から一方の端部までを囲むようにして分離層が形成されており、つまりは抵抗層の全体を分離層が囲んでいない。そのため、分離層で囲まれていない領域を利用して他の半導体素子を形成することができ、その結果として抵抗素子を備える半導体装置全体の面積を従来に比して小さくすることができる。
次に、本発明の実施形態に係る半導体装置について図面を参照しながら説明する。図1Aは第1の実施形態に係る半導体装置を示す平面図であり、図1Bは、図1AのW−W線に沿った断面図である。
P型の半導体基板1の表面にN型のエピタキシャル層2a,2bが形成されている。エピタキシャル層2aはP+分離層3で囲まれたエピタキシャル層であって、エピタキシャル層2bはP+分離層3の外側のエピタキシャル層である。エピタキシャル層2a,2bは、公知のエピタキシャル結晶成長法にて形成される。
P+分離層3は、エピタキシャル層2b及び後述するポリシリコン抵抗層5の一部を囲むようにして環状に形成されており、P型不純物から成る上分離層3aと下分離層3bとが重畳して一体化した構成になっている。上分離層3aは、エピタキシャル層2の上面からボロン(B)等のP型不純物を下方拡散することにより形成される。一方、下分離層3bは、半導体基板1の底部側からボロン(B)等のP型不純物を上方拡散することにより形成される。P+分離層3によってエピタキシャル層2aとエピタキシャル層2bとは電気的に分離されるため、図1Aで示したP+分離層3の外側には、図示しないが様々な素子(例えば、MOSトランジスタ,バイポーラトランジスタ,ダイオード,キャパシタ,入出力パッド等)が形成されている。また、P+分離層3は接地電圧を供給する配線(接地配線)と接続されている。
エピタキシャル層2a,2b上には絶縁膜4(例えば、熱酸化法やCVD法やLOCOS法によるシリコン酸化膜)が形成され、当該絶縁膜4を介してポリシリコン抵抗層5が形成されている。ポリシリコン抵抗層5は、例えばCVD法によりポリシリコン層を絶縁膜4上に堆積し、その後当該ポリシリコン層を所定のマスクを用いてエッチングすることで形成される。また、ポリシリコン抵抗層5は、イオン注入を行ったり、その面積や厚みを変更することで所望の抵抗値となるように調整される。
絶縁膜4上には、ポリシリコン抵抗層5を被覆して絶縁膜6(例えば、CVD法によって形成されたBPSG膜やシリコン窒化膜)が形成されている。当該絶縁膜6には、ポリシリコン抵抗層5に至る複数(本実施形態では2つ)のコンタクトホール7a,7bが形成されている。各コンタクトホール7a,7b内にはアルミニウムや銅等の導電材料から成る配線層8a,8bが形成されている。なお、用途によってはポリシリコン抵抗層5に至るコンタクトホール及び配線層を更に増やすことも可能である。
以上説明した構成では、従来構造(図4A,図4B参照)で示したようにP+分離層114がポリシリコン抵抗層113の全体を囲むようにして形成されているのではなく、ポリシリコン抵抗層5の長手方向の途中からその端部までを囲むようにしてP+分離層3が形成されている。そのため、図1Aで示したような、ポリシリコン抵抗層5の外側のエピタキシャル層2bの領域Xや、図1Bで示したような、P+分離層3の外側におけるポリシリコン抵抗層5の下方及びその近傍のエピタキシャル層2bの領域Yを有効活用して半導体集積回路のレイアウト設計が可能である。つまり、素子領域として従来用いられなかった領域X,Yに例えばトランジスタやダイオード等に係る不純物領域(ドレイン層やソース層等)等を形成することができる。従って、本実施形態の構成によれば、抵抗素子を備える半導体装置全体の面積を従来に比して小さくすることができる。
次に、本発明の第2の実施形態について図2A及び図2Bを参照しながら説明する。図2Aは第2の実施形態に係る半導体装置の平面図であり、図2BはそのZ−Z線に沿った断面図である。
エピタキシャル層2aの表面には、ポリシリコン抵抗層5の下方の一部にP+不純物層10が形成されている。P+不純物層10は、配線層8aや配線層8bとは接続されておらず、電気的に浮遊状態である。P+不純物層10は、例えばボロン(B)等のP型不純物をエピタキシャル層2aに部分的に注入し、熱拡散させることで形成される。本実施形態におけるP+不純物層10は、エピタキシャル層2aの表面であって、コンタクトホール7aの下方に形成されている。
このように、エピタキシャル層2aの表面にP+不純物層10が形成されている点が第1の実施形態と異なる。P+不純物層10以外の構成要素については第1の実施形態と同様であるため、その説明を省略する。
以上説明した構成では、図2Bで示すように、ポリシリコン抵抗層5とP+不純物層10との間の絶縁膜4を誘電体とする寄生容量C1が生じ、P+不純物層10とエピタキシャル層2aとのPN接合部に寄生容量C2が生じ、エピタキシャル層2aと半導体基板1の底部とのPN接合部に寄生容量C3が生じる。各寄生容量(C1、C2、C3)は、ポリシリコン抵抗層5の一方の端子(配線層8a)と半導体基板1の底部との間に直列接続した構成になっている。
次に、ポリシリコン抵抗層5を例えば静電破壊保護回路の保護抵抗Rとして用いた場合の動作について図2A,図2B及び図3を参照しながら説明する。
図3では、シリコン等から成る半導体基板上に内部回路100が設けられている。内部回路100はアナログ回路やデジタル回路であり、入力回路,出力回路,入出力回路等を含む。そして、内部回路100と入出力端子101とを繋ぐ配線102には、ソースが接地配線に接続され、ドレインが配線102に接続され、ゲートとソースとがいわゆるダイオード接続されたNチャネル型MOSトランジスタ103と、ソースが電源配線に接続され、ドレインが配線102に接続され、ゲートとソースがダイオード接続されたPチャネル型MOSトランジスタ104とから成るMOSトランジスタ型保護回路105が接続されている。接地配線には接地電圧GNDが供給され、電源配線には電源電圧VDDが供給されている。
そして、配線層8aが入出力端子101と接続され、配線層8bが内部回路100の入力段(例えば、CMOSインバータを構成する各MOSトランジスタのゲート)と接続されることで、ポリシリコン抵抗層5は保護抵抗Rとして配線102に接続されている。
入出力端子101に過大なサージ電圧が印加され、これが配線層8aを介してポリシリコン抵抗層5に伝わった場合には、絶縁膜4のうち特にコンタクトホール7aの下部に当該電圧が集中することになる。
ここで、第2の実施形態に係る半導体装置では、P+不純物層10が形成されている。そのため、入出力端子101から配線層8aに印加されたサージ電圧は、上記3つの寄生容量(C1,C2,C3)に分担される。つまり、P+不純物層10の形成によって寄生容量C2が生じた分、C1に分担される電圧(=絶縁膜4に加わる電圧)は第1の実施形態のそれに比べて小さくなる。そのため、絶縁膜4の破壊を防止する効果が第1の実施形態に比べて向上する。また、本実施形態に係るP+不純物層10は、絶縁膜4のうちサージ電圧が強く印加され易い領域(コンタクトホール7aの下方の領域)を覆って形成されているため、絶縁膜4の破壊を防止する効果が高い。
以上説明したように、第2の実施形態では、抵抗層(ポリシリコン抵抗層5)の下部の不純物層(エピタキシャル層2a)の表面に当該不純物層とは逆導電型の不純物層(P+不純物層10)を形成し、抵抗層と半導体基板の底部との間に寄生容量(C2)を直列接続した構成になっている。かかる構成によれば、抵抗層下部の絶縁膜に印加される電圧が緩和されるため、第1の実施形態で得られた効果(半導体装置全体の面積が小さくなる効果)に加えて、耐圧向上の効果を得ることができる。なお、P+不純物層10の表面にN型の不純物層(不図示)を形成し、寄生容量を更に増設した構成を採用することもできる。かかる構成によれば、絶縁膜4に加わる電圧を更に低減させることも可能である。
従って、図3に示したように入出力端子101と内部回路100との間に上記した半導体装置を保護抵抗Rとして接続することで静電破壊保護回路を構成し、内部回路100を効果的に保護することが可能である。なお、図3ではMOSトランジスタ型保護回路105が形成されているが、ダイオードを用いて保護回路を形成してもよい。
本発明は上記実施形態に限定されることはなく、その要旨を逸脱しない範囲で変更することが可能である。例えば、N型の半導体基板を用いる場合には、上記第1及び第2の実施形態で示した構成を逆導電型で構成すればよい。
本発明の第1の実施形態に係る半導体装置を示す平面図及び断面図である。 本発明の第2の実施形態に係る半導体装置を示す平面図及び断面図である。 静電破壊保護回路を示す回路図である。 従来の半導体装置を説明する断面図である。
符号の説明
1 半導体基板 2a,2b エピタキシャル層 3 P+分離層
3a 上分離層 3b 下分離層 4 絶縁膜 5 ポリシリコン抵抗層
6 絶縁膜 7a、7b コンタクトホール 8a、8b 配線層
10 P+不純物層 100 内部回路 101 入出力端子 102 配線
103 Nチャネル型MOSトランジスタ
104 Pチャネル型MOSトランジスタ
105 MOSトランジスタ型保護回路 110 半導体基板
111 エピタキシャル層 112 絶縁膜 113 ポリシリコン抵抗層
114 P+分離層 114a 上分離層 114b 下分離層
115 絶縁膜 116a,116b コンタクトホール
117a、117b 配線層 R 保護抵抗 C1,C2,C3 寄生容量

Claims (3)

  1. 第1導電型の第1の半導体層と、
    前記第1の半導体層上に形成された第1の絶縁膜と、
    前記第1の絶縁膜上に形成された抵抗層と、
    前記第1の半導体層を環状に囲む第2導電型の分離層とを備え、
    前記分離層は、前記抵抗層の長手方向の途中から一方の端部までを囲むようにして形成されていることを特徴とする半導体装置。
  2. 前記第1の半導体層の表面であって前記抵抗層の下方の一部に第2導電型の第2の半導体層を備えることを特徴とする請求項1に記載の半導体装置。
  3. 前記抵抗層を被覆し、前記抵抗層に至る少なくとも第1及び第2のコンタクトホールを有する第2の絶縁膜とを備え、
    前記分離層は前記第1及び第2のコンタクトホールのうち、前記第1のコンタクトホールを環状に囲むようにして形成され、
    前記第2の半導体層は、前記第1のコンタクトホールの下方に形成されていることを特徴とする請求項2に記載の半導体装置。
JP2007199133A 2007-07-31 2007-07-31 半導体装置 Pending JP2009038100A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007199133A JP2009038100A (ja) 2007-07-31 2007-07-31 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007199133A JP2009038100A (ja) 2007-07-31 2007-07-31 半導体装置

Publications (1)

Publication Number Publication Date
JP2009038100A true JP2009038100A (ja) 2009-02-19

Family

ID=40439760

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007199133A Pending JP2009038100A (ja) 2007-07-31 2007-07-31 半導体装置

Country Status (1)

Country Link
JP (1) JP2009038100A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012009481A (ja) * 2010-06-22 2012-01-12 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54108588A (en) * 1978-02-14 1979-08-25 Nippon Telegr & Teleph Corp <Ntt> Structure of large-scale integrated circuit chip
JPS6071153U (ja) * 1983-10-20 1985-05-20 新日本無線株式会社 半導体装置
JPH0722579A (ja) * 1993-06-17 1995-01-24 Sanyo Electric Co Ltd 入力保護回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54108588A (en) * 1978-02-14 1979-08-25 Nippon Telegr & Teleph Corp <Ntt> Structure of large-scale integrated circuit chip
JPS6071153U (ja) * 1983-10-20 1985-05-20 新日本無線株式会社 半導体装置
JPH0722579A (ja) * 1993-06-17 1995-01-24 Sanyo Electric Co Ltd 入力保護回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012009481A (ja) * 2010-06-22 2012-01-12 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法

Similar Documents

Publication Publication Date Title
JP5190913B2 (ja) 半導体集積回路装置
JP2010016177A (ja) 静電気放電保護素子
JP2010182727A (ja) 半導体装置
US20170154957A1 (en) Compact cmos device isolation
US9876006B2 (en) Semiconductor device for electrostatic discharge protection
JP2007335441A (ja) 静電破壊保護装置
JP2005045016A (ja) 半導体集積回路
JP4864344B2 (ja) 半導体装置
JP2009064974A (ja) 半導体装置
US10700053B2 (en) Electrostatic protection element
JP5156331B2 (ja) 半導体装置
JP2007019413A (ja) 保護回路用半導体装置
JP2009038099A (ja) 半導体装置
US7880240B2 (en) Semiconductor device
JP2009038100A (ja) 半導体装置
JP5372578B2 (ja) 半導体装置
JP5122248B2 (ja) 半導体集積回路
JP2009065031A (ja) 半導体装置
JP2005109400A (ja) 半導体集積回路
JPH1012746A (ja) 半導体装置
JP2009038101A (ja) 半導体装置
JP5401056B2 (ja) 半導体装置
JP5008363B2 (ja) 半導体装置
US9997642B2 (en) Diode, diode string circuit, and electrostatic discharge protection device having doped region and well isolated from each other
US9899369B2 (en) Layout structure for electrostatic discharge protection

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100630

A711 Notification of change in applicant

Effective date: 20110531

Free format text: JAPANESE INTERMEDIATE CODE: A711

RD02 Notification of acceptance of power of attorney

Effective date: 20110602

Free format text: JAPANESE INTERMEDIATE CODE: A7422

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121114

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121115

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130903