JP2009038100A - 半導体装置 - Google Patents
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Abstract
【解決手段】P型の半導体基板1の表面にN型のエピタキシャル層2a,2bが形成されている。また、エピタキシャル層2aとエピタキシャル層2bを電気的に分離するためのP+分離層3が形成されている。P+分離層3は、エピタキシャル層2a及びポリシリコン抵抗層5の一部を取り囲むようにして環状に形成されている。エピタキシャル層2a,2b上には絶縁膜4が形成され、当該絶縁膜4を介してポリシリコン抵抗層5が形成されている。また、絶縁膜4上には、ポリシリコン抵抗層5を被覆して絶縁膜6が形成されている。当該絶縁膜6には、ポリシリコン抵抗層5に至るコンタクトホール7a,7bが形成されている。各コンタクトホール7a,7b内には配線層8a,8bが形成されている。
【選択図】図1
Description
3a 上分離層 3b 下分離層 4 絶縁膜 5 ポリシリコン抵抗層
6 絶縁膜 7a、7b コンタクトホール 8a、8b 配線層
10 P+不純物層 100 内部回路 101 入出力端子 102 配線
103 Nチャネル型MOSトランジスタ
104 Pチャネル型MOSトランジスタ
105 MOSトランジスタ型保護回路 110 半導体基板
111 エピタキシャル層 112 絶縁膜 113 ポリシリコン抵抗層
114 P+分離層 114a 上分離層 114b 下分離層
115 絶縁膜 116a,116b コンタクトホール
117a、117b 配線層 R 保護抵抗 C1,C2,C3 寄生容量
Claims (3)
- 第1導電型の第1の半導体層と、
前記第1の半導体層上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成された抵抗層と、
前記第1の半導体層を環状に囲む第2導電型の分離層とを備え、
前記分離層は、前記抵抗層の長手方向の途中から一方の端部までを囲むようにして形成されていることを特徴とする半導体装置。 - 前記第1の半導体層の表面であって前記抵抗層の下方の一部に第2導電型の第2の半導体層を備えることを特徴とする請求項1に記載の半導体装置。
- 前記抵抗層を被覆し、前記抵抗層に至る少なくとも第1及び第2のコンタクトホールを有する第2の絶縁膜とを備え、
前記分離層は前記第1及び第2のコンタクトホールのうち、前記第1のコンタクトホールを環状に囲むようにして形成され、
前記第2の半導体層は、前記第1のコンタクトホールの下方に形成されていることを特徴とする請求項2に記載の半導体装置。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012009481A (ja) * | 2010-06-22 | 2012-01-12 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
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JPS54108588A (en) * | 1978-02-14 | 1979-08-25 | Nippon Telegr & Teleph Corp <Ntt> | Structure of large-scale integrated circuit chip |
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2007
- 2007-07-31 JP JP2007199133A patent/JP2009038100A/ja active Pending
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