JP5156331B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5156331B2 JP5156331B2 JP2007279968A JP2007279968A JP5156331B2 JP 5156331 B2 JP5156331 B2 JP 5156331B2 JP 2007279968 A JP2007279968 A JP 2007279968A JP 2007279968 A JP2007279968 A JP 2007279968A JP 5156331 B2 JP5156331 B2 JP 5156331B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- collector
- transistor
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 82
- 239000000758 substrate Substances 0.000 claims description 40
- 239000012535 impurity Substances 0.000 claims description 10
- 239000010410 layer Substances 0.000 description 54
- 230000003071 parasitic effect Effects 0.000 description 44
- 238000009792 diffusion process Methods 0.000 description 24
- 238000000605 extraction Methods 0.000 description 18
- 230000015556 catabolic process Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 3
- 230000005611 electricity Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
たとえば、特許文献1には、図8に示すような半導体装置(静電保護素子)400が開示されている。
この半導体装置400は、コレクタ領域となるN型拡散領域403と、このN型拡散領域403中に形成された2つのP型拡散領域404,405とを有する。P型拡散領域404,405はベース領域となるものである。このP型拡散領域404,405中には、エミッタ領域となるN型の層406,407が形成されている。
このような半導体装置400においては、入力端子に電圧が印加されると、一方のトランジスタ402のベース領域(P型拡散領域405)・コレクタ領域(N型拡散領域403)間でダイオードが順方向となる。他方のトランジスタ401では、ベース領域(P型拡散領域404)・コレクタ領域(N型拡散領域403)間で逆バイアスとなる。この他方のトランジスタ401のベース領域・コレクタ領域間耐圧以上の電圧が他方のトランジスタ401にかかった場合、他方のトランジスタ401が動作し、電流がグランドへと流れる。
ここで、入力端子にノイズが入り、入力端子にトランジスタ401のベース領域・コレクタ領域間耐圧よりも低い電圧がかかった場合、一方のトランジスタ402のベース領域(P型拡散領域405)・コレクタ領域(N型拡散領域403)間がPNの順バイアスとなる。このとき、図9に示すように、コレクタ領域(N型拡散領域403)と基板との間には寄生の容量Cが存在するため、一方のトランジスタ402のベース領域(P型拡散領域405)からコレクタ領域(N型拡散領域403)に容量Cの充電電流が流れる。この充電電流は寄生トランジスタTrのベース電流となる。このため、寄生トランジスタTrが作動し、この寄生トランジスタTrのコレクタ電流は、他方のトランジスタ401のベース領域(P型拡散領域404)に流れ込むこととなる。この電流とベース領域(P型拡散領域404)の寄生抵抗とによりベース領域(P型拡散領域404)・エミッタ領域(N型の層406)間に電位差が生じ、ベース領域(P型拡散領域404)からエミッタ領域(N型の層406)に電流が流れることで他方のトランジスタ401が作動する。他方のトランジスタ401が作動することは、一方のトランジスタ402のベース領域(P)−コレクタ領域(N)−他方のトランジスタ401のベース領域(P)−エミッタ領域(N)のサイリスタが作動することを意味し、入力端子へのノイズの入力がなくなった場合であっても、一方のトランジスタ402から他方のトランジスタ401へ大きな電流が流れ続ける可能性がある。
このように、入力端子にノイズが入ってしまった場合に、本来の耐圧よりも低い電圧で他方のトランジスタが誤作動するため、保護対象となる内部回路への影響、たとえば、内部回路の誤作動等が懸念される。
半導体装置200では、不純物濃度の高いコレクタ引き出し領域201が設けられているため、寄生トランジスタTrのゲインを下げることが可能となる。そのため、図7に示すような周波数の低いノイズが信号線に入った場合には、寄生容量Cへの充電が緩やかに行われるため、一方のトランジスタQ3のベース領域202からコレクタ領域203へ流れる電流も小さくなる。そして、寄生トランジスタTrのゲインも小さいことから、寄生Trが動作することにより流れる電流により、他方のトランジスタQ4のベース領域202・エミッタ領域204間に生じる電位差も小さくなり、ベース領域202・エミッタ領域204間の接合を動作させるための電圧Vth以上とはならない。このため、寄生PNPトランジスタTrにより、他方のトランジスタQ4が作動してしまうことを抑制することができる。
しかしながら、図7に示すような周波数の高いノイズが信号線に入った場合には、寄生容量Cへの充電が急速に行われ、一方のトランジスタQ3のベース領域202からコレクタ領域203へ流れる電流が大きくなる。このような場合、寄生トランジスタTrのゲインが低くても、寄生トランジスタTrが動作することにより流れる電流で他方のトランジスタQ4のベース領域202・エミッタ領域204間に生じる電位差も大きくなり、他方のトランジスタQ4が動作してしまう。
特に埋め込み層205が深い場合、コレクタ引き出し領域201の深い場所では濃度が低下し、寄生トランジスタTrのゲインが高くなるためより低い入力電圧で誤作動してしまう問題がある。
一方のトランジスタにノイズが印加された場合、第一導電型のベース領域から第二導電型のコレクタ領域に充電電流が流れる。この充電電流は、この寄生トランジスタのベース電流となるため、寄生トランジスタが動作することとなるが、この寄生トランジスタの第一導電型の第一領域をたとえば、GND等に接続することで、電流を逃がすことができる。
また、寄生トランジスタの第一導電型の領域を一方のトランジスタのコレクタ領域に接続しておけば、寄生トランジスタが動作したことで流れる電流はコレクタ領域に流れ込むことになり、他方のトランジスタに対する寄生トランジスタによる影響を防止することもできる。
これにより、他方のトランジスタのベースに電流が流れ込み、他方のトランジスタが動作してしまうことを抑制することができ、本来の耐圧よりも低い電圧で他方のトランジスタが誤作動してしまうことを防止できる。
一方のトランジスタに正の過電圧が印加された場合、一方のトランジスタのベース領域・コレクタ領域間が順バイアスとなり、電流が流れる。この電流は、埋め込み層を通り、他方のトランジスタのコレクタ領域に流れることとなる。従って、電流が半導体装置の半導体層表面を流れることを抑制できるので、半導体装置が破壊され難くなり、半導体装置の耐性が落ちてしまうことを抑制することができる。
なお、特許文献2には、図10に示すような半導体装置300が示されている。
この半導体装置300は、一対のNPNバイポーラトランジスタを有し、この一対のNPNバイポーラトランジスタ間には、絶縁分離領域305が形成されている。特許文献2に開示された半導体装置300は、静電保護素子ではないが、この特許文献2に記載された半導体装置300を静電保護素子として使用した場合、一対のNPNバイポーラトランジスタのコレクタ領域303同士を半導体装置300表面に設けられる配線で接続する必要がある。この場合には、半導体装置300表面近傍を電流が流れることとなるので、半導体装置300が破壊される可能性が高くなり、半導体装置300の耐性がおちてしまう。
なお、図10において、符号301はベース領域、302はエミッタ領域を示している。
(第一実施形態)
図1および図2を参照して、本実施形態の半導体装置1について説明する。
はじめに、図1を参照して、半導体装置1の概要について説明する。
本実施形態の半導体装置1は、一対のトランジスタQ1,Q2が形成された第一導電型の半導体基板13を有する。
各トランジスタQ1,Q2は、半導体基板13中に形成された前記第一導電型とは逆の導電型である第二導電型のコレクタ領域101と、このコレクタ領域101内に形成された第一導電型のベース領域102と、前記ベース領域102内に形成された第二導電型のエミッタ領域103とを有している。
各トランジスタQ1,Q2の各コレクタ領域101は、離間配置されるとともに、各トランジスタQ1,Q2のコレクタ領域101間には、第一導電型の第一領域11が形成されている。
各トランジスタQ1,Q2のコレクタ領域101の下部は、半導体基板13内に形成された第二導電型の埋め込み層12に達し、各コレクタ領域101はこの埋め込み層12を介して接続されている。
半導体装置1は、静電保護素子として機能するものであり、前述した半導体基板13、トランジスタQ1,Q2、第一領域11、埋め込み層12に加え、コレクタ引き出し領域(第三領域)14、P型の領域とN型の領域とを分離するための酸化膜15を有する。
各トランジスタQ1,Q2は、バイポーラトランジスタであり、エピタキシャル層132中に形成されたN−型のコレクタ領域101と、このコレクタ領域101中に形成されたP型のベース領域102と、ベース領域102中に形成されたN+型のエミッタ領域103とを備える。
図2の平面図に示すように、コレクタ領域101、ベース領域102、エミッタ領域103は平面矩形形状に形成されている。
なお、図2の平面図においては、酸化膜15は省略されている。
なお、本実施形態では、第一領域11は、コレクタ領域101を囲むコレクタ引き出し領域14間に配置されている。
図1に示すように、コレクタ引き出し領域14の深さは、コレクタ領域101と同じである。
このコレクタ引き出し領域14は、コレクタ領域101に直接接触しており、コレクタ領域101と、図示しないコレクタ電極とを接続するものである。
また、前述した第一領域11は、対向するコレクタ引き出し領域14間に配置され、これらのコレクタ引き出し領域14に直接接触している。
この埋め込み層12は、N+型であり、コレクタ領域101よりもN型の不純物濃度が高い。
トランジスタQ1に接続された信号線に、たとえば、正のノイズが入力された場合について考える。ここでいう、ノイズとは、トランジスタQ2に対し、トランジスタQ2の設定耐圧未満の電圧がかかるものであり、印加された際にトランジスタQ2が動作する過電圧(静電気等)よりも電圧が低いものである。
この場合、トランジスタQ1のベース領域102・コレクタ領域101間のダイオードが順方向に印加される。ここで、コレクタ領域101に接する埋め込み層12と下地基板131との間には寄生容量Cが存在する。このため、ベース領域102からコレクタ領域101へ充電電流が流れる。
一方で、半導体装置1には、ベース領域102、コレクタ領域101およびコレクタ引き出し領域14、第一領域11で構成される寄生PNPトランジスタTrが形成されている。
前述した充電電流は、この寄生PNPトランジスタTrのベース電流となる。これにより、寄生PNPトランジスタTrが作動することとなる。ここで、第一領域11は、エピタキシャル層132と一体的に構成されているため、寄生PNPトランジスタTrが動作したことによる電流が、第一領域11を介して第一領域11の周囲のエピタキシャル層132に流れる。第一領域11の周囲のエピタキシャル層132は下地基板131に接しているため、電流は、下地基板131に流れることとなる。下地基板131は接地されているため、下地基板131に流れた電流はグランドに流れ込む。すなわち、第一領域11は、半導体基板13に接続され、半導体基板13と同電位とされているといえる。
したがって、他方のトランジスタQ2のベース領域102に電流が流れることは無く、また、他方のトランジスタQ2のベース領域102・コレクタ領域101間耐圧以上の電圧が他方のトランジスタQ2にかからないので、他方のトランジスタQ2は動作しない。
なお、トランジスタQ1に正の過電圧がかかった際にも、寄生トランジスタTrは動作するが、寄生PNPトランジスタTrが動作したことによる電流は、第一領域11を介してエピタキシャル層132、下地基板131、さらにはグラウンドに流れることとなるので問題ない。
前述したように、トランジスタQ1に接続された信号線に正のノイズが入力された場合、ベース領域102からコレクタ領域101へ充電電流が流れるが、この充電電流は、寄生PNPトランジスタTrのベース電流となる。これにより、寄生PNPトランジスタTrが動作することとなる。ここで、第一領域11は、エピタキシャル層132と一体的に構成されているため、寄生PNPトランジスタTrが動作したことによる電流が、第一領域11を介してエピタキシャル層132、さらには、下地基板131に流れることとなる。下地基板131は接地されているため、下地基板131に流れた電流はグランドに流れ込む。
従って、ノイズにより、トランジスタQ2が動作してしまうことを抑制することができる。これにより、本体の耐圧よりも低い電圧でトランジスタQ2が誤作動し、保護対象となる内部回路への影響を及ぼすことを抑制することができる。
なお、信号線に負のノイズが印加された場合も同様の効果を奏することができる。
トランジスタQ1にたとえば、正の過電圧が印加された場合、トランジスタQ1のベース領域102・コレクタ領域101間が順バイアスとなり、電流が流れる。この電流は、N+型の埋め込み層12を通り、トランジスタQ2のコレクタ領域101に流れることとなる。従って、電流が半導体装置1の半導体基板表面を流れることを抑制できるので、半導体装置1の耐性が落ちてしまうことを抑制することができる。
なお、信号線に負の過電圧が印加された場合も同様の効果を奏することができる。
これにより、寄生PNPトランジスタTrのゲインを低下させることができる。
しかしながら、埋め込み層12はN型の不純物濃度が高濃度であるN+層であるため、寄生トランジスタのゲインは十分に低く抑えられているため、この寄生トランジスタが作動してしまうことによる影響はほとんどないと考えられる。
図4を参照して、本発明の第二実施形態について説明する。
前記実施形態では、第一領域11は、エピタキシャル層132のP型の領域に接続され、エピタキシャル層132のP型の領域と一体的に構成されていた。
これに対し、本実施形態の半導体装置2は、図4の平面図に示すように、第一領域11は、コレクタ引き出し領域14および、第二領域21により囲まれており、エピタキシャル層132のP型の領域と分離されている。
より詳細に説明すると、第二領域21は、第一領域11の周囲のうち、コレクタ引き出し領域14に接していない部分に接するように設けられている。具体的には第一領域11の対向する2辺に沿って設けられている。
この第二領域21は、N+層であり、その底部は、埋め込み層12にまで達し、埋め込み層12に接続されている。
この第二領域21、コレクタ引き出し領域14、埋め込み層12により第一領域11は、第一領域11周囲のエピタキシャル層132のP型の領域から完全に隔離されることとなる。
本実施形態では、第一領域11が、コレクタ引き出し領域14、第二領域21、埋め込み層12により囲まれており、エピタキシャル層132の他のP型の領域と分離されている。そして、第一領域11はコレクタ領域101と接続されている。これにより、第一領域11はコレクタ領域101と同電位となるので、寄生PNPトランジスタTrが作動しても電流はコレクタに流れ込むことになり寄生PNPトランジスタTrの影響は考えなくてもよくなる。
これにより、ノイズにより、トランジスタQ2が作動してしまうことを抑制できる。
たとえば、前記各実施形態では、コレクタ領域101の周囲に、コレクタ領域101よりも不純物濃度の高いコレクタ引き出し領域14を形成したが、コレクタ引き出し領域14はなくてもよい。
この場合には、コレクタ領域101が第一領域11に直接接触することとなる。
また、前記各実施形態では、トランジスタQ2に接地線が接続されていたが、これに限らず、トランジスタQ2のベース領域およびエミッタ領域に電源線(Vdd)を接続してもよい。
2 半導体装置
11 第一領域
12 埋め込み層
13 半導体基板
14 コレクタ引き出し領域(第三領域)
15 酸化膜
21 第二領域
101 コレクタ領域
102 ベース領域
102A ベースコンタクト領域
103 エミッタ領域
131 下地基板
132 エピタキシャル層
200 半導体装置
201 コレクタ引き出し領域
202 ベース領域
203 コレクタ領域
204 エミッタ領域
205 埋め込み層
300 半導体装置
301 ベース領域
302 エミッタ領域
303 コレクタ領域
305 絶縁分離領域
400 半導体装置
401 トランジスタ
402 トランジスタ
403 N型拡散領域
404 P型拡散領域
405 P型拡散領域
406 N型の層
407 N型の層
Q1 トランジスタ
Q2 トランジスタ
Q3 トランジスタ
Q4 トランジスタ
Tr 寄生トランジスタ
Tr1 寄生トランジスタ
Claims (5)
- 第一導電型の半導体基板中に形成された一対のトランジスタを含む半導体装置において、
前記各トランジスタは、前記半導体基板中に形成された、前記第一導電型とは逆の導電型である第二導電型のコレクタ領域と、このコレクタ領域内に形成された第一導電型のベース領域と、前記ベース領域内に形成された第二導電型のエミッタ領域とを有し、
前記各トランジスタの前記コレクタ領域は、離間配置されるとともに、前記各トランジスタの前記コレクタ領域間には、第一導電型の第一領域が形成され、
前記各トランジスタの前記コレクタ領域の下部は、前記半導体基板内に形成された第二導電型の埋め込み層に達し、前記埋め込み層を介して接続され、
前記第一導電型の第一領域は、前記半導体基板に接続されている半導体装置。 - 第一導電型の半導体基板中に形成された一対のトランジスタを含む半導体装置において、
前記各トランジスタは、前記半導体基板中に形成された、前記第一導電型とは逆の導電型である第二導電型のコレクタ領域と、このコレクタ領域内に形成された第一導電型のベース領域と、前記ベース領域内に形成された第二導電型のエミッタ領域とを有し、
前記各トランジスタの前記コレクタ領域は、離間配置されるとともに、前記各トランジスタの前記コレクタ領域間には、第一導電型の第一領域が形成され、
前記各トランジスタの前記コレクタ領域の下部は、前記半導体基板内に形成された第二導電型の埋め込み層に達し、前記埋め込み層を介して接続され、
前記第一導電型の第一領域は、前記一対のトランジスタの一方の前記コレクタ領域に接続されている半導体装置。 - 請求項2に記載の半導体装置において、
前記第二導電型の埋め込み層は、前記第一導電型の第一領域の底面全面を被覆し、
前記第一導電型の第一領域の周囲のうち、前記各コレクタ領域に挟まれていない部分に隣接して設けられ、前記各コレクタ領域とともに、前記第一導電型の第一領域の周囲を囲み、前記第二導電型の埋め込み層に達する第二導電型の第二領域が形成された半導体装置。 - 請求項1乃至3のいずれかに記載の半導体装置において、
各前記コレクタ領域を囲み、前記埋め込み層に接続される第二導電型の第三領域が形成されており、
この第三領域の第二導電型の不純物濃度は、前記各コレクタ領域の第二導電型の不純物濃度よりも高い半導体装置。 - 請求項1乃至4のいずれかに記載の半導体装置において、
前記一対のトランジスタのうち、一方のトランジスタの前記ベース領域および前記エミッタ領域には、信号線が接続され、
他方のトランジスタの前記ベース領域および前記エミッタ領域には、電源線あるいは接地線が接続される半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007279968A JP5156331B2 (ja) | 2007-10-29 | 2007-10-29 | 半導体装置 |
US12/289,267 US7714389B2 (en) | 2007-10-29 | 2008-10-23 | Semiconductor device having two bipolar transistors constituting electrostatic protective element |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007279968A JP5156331B2 (ja) | 2007-10-29 | 2007-10-29 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009111044A JP2009111044A (ja) | 2009-05-21 |
JP5156331B2 true JP5156331B2 (ja) | 2013-03-06 |
Family
ID=40581773
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007279968A Expired - Fee Related JP5156331B2 (ja) | 2007-10-29 | 2007-10-29 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7714389B2 (ja) |
JP (1) | JP5156331B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9240401B2 (en) | 2013-02-08 | 2016-01-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of manufacturing a semiconductor device |
US9343556B2 (en) * | 2013-02-08 | 2016-05-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus for ESD protection circuits |
US10439024B2 (en) * | 2016-06-13 | 2019-10-08 | Texas Instruments Incorporated | Integrated circuit with triple guard wall pocket isolation |
CN111430447B (zh) * | 2019-02-25 | 2023-02-28 | 合肥晶合集成电路股份有限公司 | 电流源及其形成方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2723904B2 (ja) * | 1988-05-13 | 1998-03-09 | 富士通株式会社 | 静電保護素子及び静電保護回路 |
JP2991109B2 (ja) * | 1996-04-25 | 1999-12-20 | 日本電気株式会社 | 半導体集積回路装置の製造方法 |
JP4146619B2 (ja) * | 1996-11-18 | 2008-09-10 | 松下電器産業株式会社 | 半導体装置 |
DE59804349D1 (de) * | 1997-09-30 | 2002-07-11 | Infineon Technologies Ag | Integrierte halbleiterschaltung mit schutzstruktur zum schutz vor elektrostatischer entladung |
JP2006332214A (ja) * | 2005-05-25 | 2006-12-07 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
-
2007
- 2007-10-29 JP JP2007279968A patent/JP5156331B2/ja not_active Expired - Fee Related
-
2008
- 2008-10-23 US US12/289,267 patent/US7714389B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2009111044A (ja) | 2009-05-21 |
US20090108406A1 (en) | 2009-04-30 |
US7714389B2 (en) | 2010-05-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4209432B2 (ja) | 静電破壊保護装置 | |
US7202531B2 (en) | Semiconductor device | |
JP5041749B2 (ja) | 半導体装置 | |
US20060232898A1 (en) | ESD protection circuit with SCR structure for semiconductor device | |
JP4209433B2 (ja) | 静電破壊保護装置 | |
JP2008021735A (ja) | 静電破壊保護回路 | |
JP2010182727A (ja) | 半導体装置 | |
JP5285373B2 (ja) | 半導体装置 | |
JP2009064974A (ja) | 半導体装置 | |
JP2009064883A (ja) | 半導体装置 | |
JP5156331B2 (ja) | 半導体装置 | |
US20190035777A1 (en) | Electrostatic protection element | |
JP2008205148A (ja) | 縦型pnpバイポーラトランジスタ用静電破壊保護素子 | |
JP5529414B2 (ja) | 静電破壊保護回路 | |
JP2005223016A (ja) | 半導体装置 | |
JP4620387B2 (ja) | 半導体保護装置 | |
JP2009038099A (ja) | 半導体装置 | |
JP5122248B2 (ja) | 半導体集積回路 | |
US20230290771A1 (en) | Electro-static discharge protection devices having a low trigger voltage | |
JP5252830B2 (ja) | 半導体集積回路 | |
JP2009038101A (ja) | 半導体装置 | |
WO2021192800A1 (ja) | 半導体集積回路 | |
JP2009141071A (ja) | 静電気保護用半導体素子 | |
JP2005328035A (ja) | 半導体装置 | |
JP2010093003A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100514 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120925 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121115 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121204 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121210 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151214 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5156331 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |