JP2723904B2 - 静電保護素子及び静電保護回路 - Google Patents
静電保護素子及び静電保護回路Info
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- JP2723904B2 JP2723904B2 JP63117638A JP11763888A JP2723904B2 JP 2723904 B2 JP2723904 B2 JP 2723904B2 JP 63117638 A JP63117638 A JP 63117638A JP 11763888 A JP11763888 A JP 11763888A JP 2723904 B2 JP2723904 B2 JP 2723904B2
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は入力端子に印加された過電圧から回路素子を
保護する静電保護素子に関する。
保護する静電保護素子に関する。
同一基板上に端子と回路素子を実装してなる集積回路
は多くの用途に使用されているが、端子に正・負の過電
圧が印加されることが避けられない車載用の集積回路等
においては、印加過電圧から回路素子を有効に保護する
手段が要望されている。
は多くの用途に使用されているが、端子に正・負の過電
圧が印加されることが避けられない車載用の集積回路等
においては、印加過電圧から回路素子を有効に保護する
手段が要望されている。
入力端子に印加された過電圧から回路素子を保護する
手段として、第３図に示されるように回路素子の入力端
子に静電保護素子を接続することが従来から行なわれて
いる。
手段として、第３図に示されるように回路素子の入力端
子に静電保護素子を接続することが従来から行なわれて
いる。
従来の静電保護素子の１例として、第４図および第５
図に示されるように、NPN形の半導体素子21のコレクタ
端子22を入力端子15側に、エミッタ端子23をグランド26
側に接続し、さらにベース端子24とエミッタ端子23との
間にベース抵抗25を設けた静電保護素子20がある。この
場合、入力端子15に静電気等の正の過電圧が印加された
時に、静電保護素子20のコレクタ−ベース接合は逆方向
にバイアスされ、前記コレクタ−ベース接合のブレーク
ダウンによりコレクタ電流が流れる。そして、前記ベー
ス抵抗25とベース電流との電位によって前記半導体素子
21がON状態となり、印加過電圧による多くの電荷はグラ
ンド26に放電される。
図に示されるように、NPN形の半導体素子21のコレクタ
端子22を入力端子15側に、エミッタ端子23をグランド26
側に接続し、さらにベース端子24とエミッタ端子23との
間にベース抵抗25を設けた静電保護素子20がある。この
場合、入力端子15に静電気等の正の過電圧が印加された
時に、静電保護素子20のコレクタ−ベース接合は逆方向
にバイアスされ、前記コレクタ−ベース接合のブレーク
ダウンによりコレクタ電流が流れる。そして、前記ベー
ス抵抗25とベース電流との電位によって前記半導体素子
21がON状態となり、印加過電圧による多くの電荷はグラ
ンド26に放電される。
しかし、従来の静電保護素子は負の過電圧が印加され
た場合、隣接する回路素子との間に寄生トランジスタが
発生し、近傍の回路電流がコレクタ引き込み電流となっ
てバイパスされ、回路が誤動作する問題がある。すなわ
ち、第４図において入力端子15に負の過電圧が印加され
ると、静電保護素子20のＮ形拡散領域11は、隣接する回
路素子30のＮ形拡散領域31,32および基板に対して相対
的に低電位となる。このため、第４図に鎖線で示したよ
うに、前記Ｎ形拡散領域11と前記Ｎ形拡散領域31あるい
は32と前記基板との間で寄生トランジスタ41,42が形成
されることになる。この寄生トランジスタ41,42が形成
された状態では隣接する回路素子30から静電保護素子20
側に回路電流が引込まれ、回路素子30の本来の動作を誤
らせることになる。
た場合、隣接する回路素子との間に寄生トランジスタが
発生し、近傍の回路電流がコレクタ引き込み電流となっ
てバイパスされ、回路が誤動作する問題がある。すなわ
ち、第４図において入力端子15に負の過電圧が印加され
ると、静電保護素子20のＮ形拡散領域11は、隣接する回
路素子30のＮ形拡散領域31,32および基板に対して相対
的に低電位となる。このため、第４図に鎖線で示したよ
うに、前記Ｎ形拡散領域11と前記Ｎ形拡散領域31あるい
は32と前記基板との間で寄生トランジスタ41,42が形成
されることになる。この寄生トランジスタ41,42が形成
された状態では隣接する回路素子30から静電保護素子20
側に回路電流が引込まれ、回路素子30の本来の動作を誤
らせることになる。
そこで、本発明は入力端子に負の過電圧が印加された
場合に、過電圧を確実に放電するとともに、放電時に伴
う寄生トランジスタの発生を防止し得る静電保護素子を
提供することを目的とする。
場合に、過電圧を確実に放電するとともに、放電時に伴
う寄生トランジスタの発生を防止し得る静電保護素子を
提供することを目的とする。
上記の課題を解決するために、特許請求の範囲第１項
に記載の発明は、共通コレクタを構成するＮ型コレクタ
領域と、前記Ｎ型コレクタ領域内に形成された二つのＰ
型ベース領域と、各前記Ｐ型ベース領域内に形成された
Ｎ型エミッタ領域とを備え、各前記Ｎ型エミッタ領域
が、当該各Ｎ型エミッタ領域が形成されている前記Ｐ型
ベース領域に抵抗を介して夫々接続されていると共に、
一方の前記Ｎ型エミッタ領域が入力端子に接続され、他
の前記Ｎ型エミッタ領域が接地電位に接続されて構成さ
れる。
に記載の発明は、共通コレクタを構成するＮ型コレクタ
領域と、前記Ｎ型コレクタ領域内に形成された二つのＰ
型ベース領域と、各前記Ｐ型ベース領域内に形成された
Ｎ型エミッタ領域とを備え、各前記Ｎ型エミッタ領域
が、当該各Ｎ型エミッタ領域が形成されている前記Ｐ型
ベース領域に抵抗を介して夫々接続されていると共に、
一方の前記Ｎ型エミッタ領域が入力端子に接続され、他
の前記Ｎ型エミッタ領域が接地電位に接続されて構成さ
れる。
また、特許請求の範囲第２項に記載の発明は、コレク
タ端子を相互に共通として接続された二つの同一導電型
のバイポーラトランジスタを備えた静電保護回路であっ
て、各前記バイポーラトランジスタ内のエミッタ端子と
ベース端子とが抵抗を介して接続されていると共に、一
方の前記バイポータトランジスタのエミッタ端子が入力
端子に接続され、他方の前記バイポーラトランジスタの
エミッタ端子が接地電位に接続されて構成される。
タ端子を相互に共通として接続された二つの同一導電型
のバイポーラトランジスタを備えた静電保護回路であっ
て、各前記バイポーラトランジスタ内のエミッタ端子と
ベース端子とが抵抗を介して接続されていると共に、一
方の前記バイポータトランジスタのエミッタ端子が入力
端子に接続され、他方の前記バイポーラトランジスタの
エミッタ端子が接地電位に接続されて構成される。
特許請求の範囲第１項に記載の発明の静電保護素子の
作用によれば、共通コレクタを構成するＮ型コレクタ領
域に形成された二つのＰ形ベース領域内に夫々形成され
たＮ形エミッタ領域が、当該各Ｎ形エミッタ領域が形成
されているＰ型ベース領域に抵抗を介して夫々接続され
ていると共に、一方のＮ形エミッタ領域が入力端子に接
続され、他のＮ形エミッタ領域が接地電位に接続れてい
る。
作用によれば、共通コレクタを構成するＮ型コレクタ領
域に形成された二つのＰ形ベース領域内に夫々形成され
たＮ形エミッタ領域が、当該各Ｎ形エミッタ領域が形成
されているＰ型ベース領域に抵抗を介して夫々接続され
ていると共に、一方のＮ形エミッタ領域が入力端子に接
続され、他のＮ形エミッタ領域が接地電位に接続れてい
る。
よって、当該静電保護素子内のＮ型コレクタ領域の電
位が隣接する回路素子のＮ型拡散領域の電位と略同電位
となり、入力端子に正・負いずれかの過電圧が印加され
た場合でも、隣接する回路素子との間に寄生トランジス
タが形成されることがなく、回路電流のバイパスによる
誤動作が防止しつつ回路素子を過電圧から有効に保護す
ることができる。
位が隣接する回路素子のＮ型拡散領域の電位と略同電位
となり、入力端子に正・負いずれかの過電圧が印加され
た場合でも、隣接する回路素子との間に寄生トランジス
タが形成されることがなく、回路電流のバイパスによる
誤動作が防止しつつ回路素子を過電圧から有効に保護す
ることができる。
特許請求の範囲第２項に記載の発明の静電保護回路の
作用によれば、各バイポーラトランジスタ内のエミッタ
端子とベース端子とが抵抗を介して接続されていると共
に、一方のバイポーラトランジスタのエミッタ端子が入
力端子に接続され、他方のバイポーラトランジスタのエ
ミッタ端子が接地電子に接続されているので、入力端子
に正・負いずれかの過電圧が印加された場合でも、隣接
する回路素子との間に寄生トランジスタが形成されるこ
とがなく、回路電流のバイパスによる誤動作が防止しつ
つ回路素子を過電圧から有効に保護することができる。
作用によれば、各バイポーラトランジスタ内のエミッタ
端子とベース端子とが抵抗を介して接続されていると共
に、一方のバイポーラトランジスタのエミッタ端子が入
力端子に接続され、他方のバイポーラトランジスタのエ
ミッタ端子が接地電子に接続されているので、入力端子
に正・負いずれかの過電圧が印加された場合でも、隣接
する回路素子との間に寄生トランジスタが形成されるこ
とがなく、回路電流のバイパスによる誤動作が防止しつ
つ回路素子を過電圧から有効に保護することができる。
以下、図面を参照して本発明の実施例を説明する。
第１図は本発明の一実施例の配線基板の概略断面図、
第２図は第１図に示された実施例の等価回路を示す図面
である。
第２図は第１図に示された実施例の等価回路を示す図面
である。
第１図および第２図において、本発明の静電保護素子
１はＮ形拡散領域を有して基板上に形成された回路素子
30の入力端子に接続してNPN形の半導体素子２を形成
し、この半導体素子２と直列にNPN形の半導体素子３を
グランド10に接続するように形成してなる。
１はＮ形拡散領域を有して基板上に形成された回路素子
30の入力端子に接続してNPN形の半導体素子２を形成
し、この半導体素子２と直列にNPN形の半導体素子３を
グランド10に接続するように形成してなる。
前記半導体素子２のエミッタ端子４は前記回路素子30
の入力端子15側に接続され、エミッタ端子４とベース端
子５との間にゲート抵抗9aが接続されている。また、コ
レクタ端子６を、前記半導体素子３と共有することによ
り、前記半導体素子2,3は直列に接続される。一方、前
記半導体素子３のエミッタ端子８はグランド30に接続さ
れ、ベース端子７とエミッタ端子８との間にはベース抵
抗9bが接続されている。
の入力端子15側に接続され、エミッタ端子４とベース端
子５との間にゲート抵抗9aが接続されている。また、コ
レクタ端子６を、前記半導体素子３と共有することによ
り、前記半導体素子2,3は直列に接続される。一方、前
記半導体素子３のエミッタ端子８はグランド30に接続さ
れ、ベース端子７とエミッタ端子８との間にはベース抵
抗9bが接続されている。
入力端子15に負の過電圧が印加された場合、前記半導
体素子２のＰ型ベース領域としてのＰ型拡散領域12は、
Ｎ型コレクタ領域としてのＮ型拡散領域11に対し低電位
となり、したがってベース−コレクタ接合は逆方向にバ
イアスされ、前記ベース−コレクタ接合のブレークダウ
ンによりコレクタ電流が流れる。このコレクタ電流が流
れることによりＮ型拡散領域11の電位が低下し、半導体
素子３のＰ型拡散領域13に対して低電位となる。する
と、半導体素子３のコレクタ−ベース接合は順方向にバ
イアスされコレクタ電流が流れる。そして、前記ベース
抵抗9bとベース電流との電位によって前記半導体素子３
がON状態となり、印加過電圧による多くの電荷はグラン
ド10に放電される。したがって、本発明の構成とするこ
とにより、静電保護素子１のＮ形拡散領域11は接地電位
に対し大幅に低電位となることはなく、隣接する回路素
子30のＮ形拡散領域31,32と略同電位となる。このた
め、隣接する回路素子との間に寄生トランジスタが発生
することがなく、近傍の回路電流のバイパスが防止され
る。
体素子２のＰ型ベース領域としてのＰ型拡散領域12は、
Ｎ型コレクタ領域としてのＮ型拡散領域11に対し低電位
となり、したがってベース−コレクタ接合は逆方向にバ
イアスされ、前記ベース−コレクタ接合のブレークダウ
ンによりコレクタ電流が流れる。このコレクタ電流が流
れることによりＮ型拡散領域11の電位が低下し、半導体
素子３のＰ型拡散領域13に対して低電位となる。する
と、半導体素子３のコレクタ−ベース接合は順方向にバ
イアスされコレクタ電流が流れる。そして、前記ベース
抵抗9bとベース電流との電位によって前記半導体素子３
がON状態となり、印加過電圧による多くの電荷はグラン
ド10に放電される。したがって、本発明の構成とするこ
とにより、静電保護素子１のＮ形拡散領域11は接地電位
に対し大幅に低電位となることはなく、隣接する回路素
子30のＮ形拡散領域31,32と略同電位となる。このた
め、隣接する回路素子との間に寄生トランジスタが発生
することがなく、近傍の回路電流のバイパスが防止され
る。
また、入力端子15に正の過電圧が印加された場合、前
記半導体素子２のベース−コレクタ接合は順方向にバイ
アスされ、コレクタ電流が流れる。そして前記Ｎ形拡散
領域11の電位が上昇し、前記半導体素子３のコレクタ−
ベース接合は逆方向にバイアスされ、このコレクタ−ベ
ース接合のブレイクダウンによりコレクタ電流が流れ、
前述と同様にグランド10に放電される。このため、静電
保護素子１のＮ形拡散領域11は入力端子15に正の過電圧
が印加された場合も、接地電位に対し低い電位となくこ
とはなく、隣接する回路素子のＮ形拡散領域31,32と基
板との間に寄生のトランジスタが発生することはない。
記半導体素子２のベース−コレクタ接合は順方向にバイ
アスされ、コレクタ電流が流れる。そして前記Ｎ形拡散
領域11の電位が上昇し、前記半導体素子３のコレクタ−
ベース接合は逆方向にバイアスされ、このコレクタ−ベ
ース接合のブレイクダウンによりコレクタ電流が流れ、
前述と同様にグランド10に放電される。このため、静電
保護素子１のＮ形拡散領域11は入力端子15に正の過電圧
が印加された場合も、接地電位に対し低い電位となくこ
とはなく、隣接する回路素子のＮ形拡散領域31,32と基
板との間に寄生のトランジスタが発生することはない。
したがって、本発明の静電保護素子は、正・負いずれ
の過電圧が入力端子に印加されても、寄生トランジスタ
の発生による近傍の回路電流のバイパスが生じることは
なく、有効に回路素子を保護する。
の過電圧が入力端子に印加されても、寄生トランジスタ
の発生による近傍の回路電流のバイパスが生じることは
なく、有効に回路素子を保護する。
以上説明したように、特許請求の範囲第１項又は第２
項の発明によれば、入力端子に正・負いずれかの過電圧
が印加された場合でも、隣接する回路素子との間に寄生
トランジスタが形成されることがなく、回路電流のバイ
パスによる誤動作を防止しつつ回路素子を過電圧から有
効に保護することができる。
項の発明によれば、入力端子に正・負いずれかの過電圧
が印加された場合でも、隣接する回路素子との間に寄生
トランジスタが形成されることがなく、回路電流のバイ
パスによる誤動作を防止しつつ回路素子を過電圧から有
効に保護することができる。
第１図は、本発明の一実施例の配線基板の概略断面図、 第２図は、第１図に示された実施例の等価回路を示す
図、 第３図は、静電保護素子を用いた回路の原理ブロック
図、 第４図は、従来の静電保護素子の配線基板の概略断面
図、 第５図は、第４図に示された従来の静電保護素子の等価
回路を示す図面である。 １…静電保護素子、2,3…半導体素子、15…入力端子、1
1,31,32…Ｎ形拡散領域、30…回路素子。
図、 第３図は、静電保護素子を用いた回路の原理ブロック
図、 第４図は、従来の静電保護素子の配線基板の概略断面
図、 第５図は、第４図に示された従来の静電保護素子の等価
回路を示す図面である。 １…静電保護素子、2,3…半導体素子、15…入力端子、1
1,31,32…Ｎ形拡散領域、30…回路素子。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−57960（ＪＰ，Ａ) 特開 昭62−104155（ＪＰ，Ａ)
Claims (2)
- 【請求項１】共通コレクタを構成するＮ型コレクタ領域
と、 前記Ｎ型コレクタ領域内に形成された二つのＰ型ベース
領域と、 各前記Ｐ型ベース領域内に形成されたＮ型エミッタ領域
とを備え、 各前記Ｎ型エミッタ領域が、当該各Ｎ型エミッタ領域が
形成されている前記Ｐ型ベース領域に抵抗を介して夫々
接続されていると共に、 一方の前記Ｎ型エミッタ領域が入力端子に接続され、他
の前記Ｎ型エミッタ領域が接地電位に接続されているこ
とを特徴とする静電保護素子。 - 【請求項２】コレクタ端子を相互に共通として接続され
た二つの同一導電型のバイポーラトランジスタを備えた
静電保護回路であって、 各前記バイポーラトランジスタ内のエミッタ端子とベー
ス端子とが抵抗を介して接続されていると共に、 一方の前記バイポーラトランジスタのエミッタ端子が入
力端子に接続され、他方の前記バイポーラトランジスタ
のエミッタ端子が接地電位に接続されていることを特徴
とする静電保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63117638A JP2723904B2 (ja) | 1988-05-13 | 1988-05-13 | 静電保護素子及び静電保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63117638A JP2723904B2 (ja) | 1988-05-13 | 1988-05-13 | 静電保護素子及び静電保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01287954A JPH01287954A (ja) | 1989-11-20 |
| JP2723904B2 true JP2723904B2 (ja) | 1998-03-09 |
Family
ID=14716654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63117638A Expired - Fee Related JP2723904B2 (ja) | 1988-05-13 | 1988-05-13 | 静電保護素子及び静電保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723904B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100517689C (zh) * | 2003-11-05 | 2009-07-22 | 三洋电机株式会社 | 静电破坏保护装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4768591B2 (ja) * | 2005-12-26 | 2011-09-07 | 株式会社東芝 | 電力増幅器 |
| JP5156331B2 (ja) * | 2007-10-29 | 2013-03-06 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9224724B2 (en) * | 2012-05-30 | 2015-12-29 | Texas Instruments Incorporated | Mutual ballasting multi-finger bidirectional ESD device |
| US9330961B2 (en) * | 2013-09-23 | 2016-05-03 | Freescale Semiconductor, Inc. | Stacked protection devices and related fabrication methods |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057960A (ja) * | 1983-09-09 | 1985-04-03 | Mitsubishi Electric Corp | モノリシツク集積回路装置 |
| IT1186337B (it) * | 1985-10-29 | 1987-11-26 | Sgs Microelettronica Spa | Dispositivo elettronico per la protezione di circuiti integrati da cariche elettrostatiche,e procedimento per la sua fabbricazione |
-
1988
- 1988-05-13 JP JP63117638A patent/JP2723904B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100517689C (zh) * | 2003-11-05 | 2009-07-22 | 三洋电机株式会社 | 静电破坏保护装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01287954A (ja) | 1989-11-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |