JPH01287954A - 静電保護素子及び静電保護回路 - Google Patents
静電保護素子及び静電保護回路Info
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- JPH01287954A JPH01287954A JP11763888A JP11763888A JPH01287954A JP H01287954 A JPH01287954 A JP H01287954A JP 11763888 A JP11763888 A JP 11763888A JP 11763888 A JP11763888 A JP 11763888A JP H01287954 A JPH01287954 A JP H01287954A
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- 230000003071 parasitic effect Effects 0.000 abstract description 12
- 230000007257 malfunction Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、入力端子に印加された過電圧から回路素子を
保護する静電保護素子に関し、入力端子に負の過電圧が
印加された場合に、過電圧を確実に放電するとともに、
放電時に伴う寄生トランジスタの発生を防止し得る静電
保護素子を提供することを目的とし、 Ｎ形拡散領域（３１，３２）を有して形成された回路素
子の入力端子（１５）に印加される過電圧を放電すべく
、同一基板上に前記回路素子に隣接して形成されたＮ形
拡欣領域（１１）を有する静電保護素子において、前記
静電保護素子（１）のＮ形拡散領域（１１）内に、当該
Ｎ形拡敢領域（１１）の電位を前記隣接する回路素子の
Ｎ形拡散領域（３１，３２）の電位と略同電位にする半
導体素子を形成するような構成とする。
保護する静電保護素子に関し、入力端子に負の過電圧が
印加された場合に、過電圧を確実に放電するとともに、
放電時に伴う寄生トランジスタの発生を防止し得る静電
保護素子を提供することを目的とし、 Ｎ形拡散領域（３１，３２）を有して形成された回路素
子の入力端子（１５）に印加される過電圧を放電すべく
、同一基板上に前記回路素子に隣接して形成されたＮ形
拡欣領域（１１）を有する静電保護素子において、前記
静電保護素子（１）のＮ形拡散領域（１１）内に、当該
Ｎ形拡敢領域（１１）の電位を前記隣接する回路素子の
Ｎ形拡散領域（３１，３２）の電位と略同電位にする半
導体素子を形成するような構成とする。
本発明は入力端子に印加された過電圧から回路素子を保
護する静電保護素子に関する。
護する静電保護素子に関する。
同一基板上に端子と回路素子を実装してなる集積回路は
多くの用途に使用されているが、端子に正・負の過電圧
が印加されることが避けられない車載用の集積回路等に
おいては、印加過電圧から回路素子を有効に保護する手
段が要望されている。
多くの用途に使用されているが、端子に正・負の過電圧
が印加されることが避けられない車載用の集積回路等に
おいては、印加過電圧から回路素子を有効に保護する手
段が要望されている。
入力端子に印加された過電圧から回路素子を保護する手
段として、第３図に示されるように回路素子の入力端子
に静電保護素子を接続することが従来から行なわれてい
る。
段として、第３図に示されるように回路素子の入力端子
に静電保護素子を接続することが従来から行なわれてい
る。
従来の靜１ｃ保護素子の１例として、第４図および第５
図に示されるように、ＮＰＮ形の半導体素子２１のコレ
クタ端子２２を入力端子１５側に、エミッタ端子２３を
グランド２６１１！Ｉに接続し、さらにベース端子２４
とエミッタ端子２３との間にベース抵抗２５を設けた静
電保護素子２０がある。
図に示されるように、ＮＰＮ形の半導体素子２１のコレ
クタ端子２２を入力端子１５側に、エミッタ端子２３を
グランド２６１１！Ｉに接続し、さらにベース端子２４
とエミッタ端子２３との間にベース抵抗２５を設けた静
電保護素子２０がある。
この場合、入力端子１５に静電気等の正の過電圧が印加
された時に、静電保護素子２０のコレクターベース接合
は逆方向にバイアスされ、前記コレクターベース接合の
ブレークダウンによりコレクタ電流が流れる。そして、
前記ベース抵抗２５とベース電流との電位によって前記
半導体素子２１がＯＮ状態となり、印加過電圧による多
くの電荷はグランド２６に放電される。
された時に、静電保護素子２０のコレクターベース接合
は逆方向にバイアスされ、前記コレクターベース接合の
ブレークダウンによりコレクタ電流が流れる。そして、
前記ベース抵抗２５とベース電流との電位によって前記
半導体素子２１がＯＮ状態となり、印加過電圧による多
くの電荷はグランド２６に放電される。
しかし、従来の静電保護素子は負の過電圧が印加された
場合、隣接する回路素子との間に寄生トランジスタが発
生し、近傍の回路電流がコレクタ引き込み電流となって
バイパスされ、回路が誤動作する問題がある。すなわち
、第４図において入力端子１５に負の過電圧が印加され
ると、静電保護素子２０のＮ形拡散領域１１は、隣接す
る回路素子３０のＮ形拡散領域３１．３２および基板に
対して相対的に低電位となる。このため、第４図に鎖線
で示したように、前記Ｎ形拡散領域１１と前記Ｎ形拡散
領域３１あるいは３２と前記基板との間で寄生トランジ
スタ４１．４２が形成されることになる。この寄生トラ
ンジスタ４１．４２が形成された状態では隣接する回路
素子３０から静電保護素子２０１１１に回路電流が引込
まれ、回路素子３０の本来の動作を誤らせることになる
。
場合、隣接する回路素子との間に寄生トランジスタが発
生し、近傍の回路電流がコレクタ引き込み電流となって
バイパスされ、回路が誤動作する問題がある。すなわち
、第４図において入力端子１５に負の過電圧が印加され
ると、静電保護素子２０のＮ形拡散領域１１は、隣接す
る回路素子３０のＮ形拡散領域３１．３２および基板に
対して相対的に低電位となる。このため、第４図に鎖線
で示したように、前記Ｎ形拡散領域１１と前記Ｎ形拡散
領域３１あるいは３２と前記基板との間で寄生トランジ
スタ４１．４２が形成されることになる。この寄生トラ
ンジスタ４１．４２が形成された状態では隣接する回路
素子３０から静電保護素子２０１１１に回路電流が引込
まれ、回路素子３０の本来の動作を誤らせることになる
。
そこで、本発明は入力端子に負の過電圧が印加された場
合に、過電圧を確実に放電するとともに、放電時に伴う
寄生トランジスタの発生を防止し得る静電保護素子を提
供することを目的とする。
合に、過電圧を確実に放電するとともに、放電時に伴う
寄生トランジスタの発生を防止し得る静電保護素子を提
供することを目的とする。
上記の課題は、Ｎ形拡散領域（３１，３２）を有して形
成された回路素子の入力端子（１５）に印加される過電
圧を放電すべく、同一基板上に前記回路素子に隣接して
形成されたＮ形拡散領域（１１）を有する静を保護素子
において、前記静電保護素子（１）のＮ形拡散領域（１
１）内に、当該Ｎ形拡散領域（１１）の電位を前記隣接
する回路素子のＮ形拡散領域（３１゜３２）の電位と略
同電位にする半導体素子を形成するように構成すること
によって達成される。
成された回路素子の入力端子（１５）に印加される過電
圧を放電すべく、同一基板上に前記回路素子に隣接して
形成されたＮ形拡散領域（１１）を有する静を保護素子
において、前記静電保護素子（１）のＮ形拡散領域（１
１）内に、当該Ｎ形拡散領域（１１）の電位を前記隣接
する回路素子のＮ形拡散領域（３１゜３２）の電位と略
同電位にする半導体素子を形成するように構成すること
によって達成される。
同一基板上にＮ形拡散領域を有して形成された回路素子
に隣接して形成されたＮ形拡散領域を有する静電保護素
子は、前記回路素子の入力端子に過電圧が印加された時
に、この過電圧を放電するとともに、前記静電保護素子
のＮ形拡散領域の電位は前記隣接する回路素子のＮ形拡
散領域の電位と略同電位となる。
に隣接して形成されたＮ形拡散領域を有する静電保護素
子は、前記回路素子の入力端子に過電圧が印加された時
に、この過電圧を放電するとともに、前記静電保護素子
のＮ形拡散領域の電位は前記隣接する回路素子のＮ形拡
散領域の電位と略同電位となる。
このような静電保護素子とすることにより、入力端子に
正・負いずれの過電圧が印加された場合でも、隣接する
回路素子との間に寄生トランジスタが発生することがな
く、回路電流のバイパスによる誤動作も防止され、回路
素子を過電圧から有効に保護することができる。
正・負いずれの過電圧が印加された場合でも、隣接する
回路素子との間に寄生トランジスタが発生することがな
く、回路電流のバイパスによる誤動作も防止され、回路
素子を過電圧から有効に保護することができる。
以下、図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例の配線基板の概略断面図、第
２図は第１図に示された実施例の等価回路を示す図面で
ある。
２図は第１図に示された実施例の等価回路を示す図面で
ある。
第１図および第２図において、本発明の静電保護素子１
はＮ形拡散領域を有して基板上に形成された回路素子３
０の入力端子に接続してＮＰＮ形の半導体素子２を形成
し、この半導体素子２と直列にＮＰＮ形の半導体素子３
をグランド１０に接続するように形成してなる。
はＮ形拡散領域を有して基板上に形成された回路素子３
０の入力端子に接続してＮＰＮ形の半導体素子２を形成
し、この半導体素子２と直列にＮＰＮ形の半導体素子３
をグランド１０に接続するように形成してなる。
前記半導体素子２のエミッタ端子４は前記回路素子３０
の入力端子１５側に接続され、エミッタ端子４とベース
端子５との間にベース抵抗９ａが接続されている。また
、コレクタ端子６を、前記半導体素子３と共有すること
により、前記半導体素子２．３は直列に接続される。一
方、前記半導体素子３のエミッタ端子８はグランド３０
に接続され、ベース端子７とエミッタ端子８との間には
ベース抵抗９ｂが接続されている。
の入力端子１５側に接続され、エミッタ端子４とベース
端子５との間にベース抵抗９ａが接続されている。また
、コレクタ端子６を、前記半導体素子３と共有すること
により、前記半導体素子２．３は直列に接続される。一
方、前記半導体素子３のエミッタ端子８はグランド３０
に接続され、ベース端子７とエミッタ端子８との間には
ベース抵抗９ｂが接続されている。
入力端子１５に負の過電圧が印加された場合、前記半導
体素子２のＰ形拡散領域１２はＮ形拡散領域１１に対し
低電位となり、したがってベース−コレクタ接合は逆方
向にバイアスされ、前記ベース−コレクタ接合のブレー
クダウンによりコレクタ電流が流れる。このコレクタ電
流が流れることによりＮ形拡散領域１１の電位が低下し
、半導体素子３のＰ形拡散領域１３に対して低電位とな
る。すると、半導体素子３のコレクターベース接合は順
方向にバイアスされコレクタ電流が流れる。
体素子２のＰ形拡散領域１２はＮ形拡散領域１１に対し
低電位となり、したがってベース−コレクタ接合は逆方
向にバイアスされ、前記ベース−コレクタ接合のブレー
クダウンによりコレクタ電流が流れる。このコレクタ電
流が流れることによりＮ形拡散領域１１の電位が低下し
、半導体素子３のＰ形拡散領域１３に対して低電位とな
る。すると、半導体素子３のコレクターベース接合は順
方向にバイアスされコレクタ電流が流れる。
そして、前記ベース抵抗９ｂとベース電流との電位によ
って前記半導体素子３がＯＮ状態となり、印加過電圧に
よる多くの電荷はグランド１０に放電される。したがっ
て、本発明の構成とすることにより、静電保護素子１の
Ｎ形拡散領域１１は接地電位に対し大幅に低電位となる
ことはなく、隣接する回路素子３０のＮ形拡散領域３１
．３２と略同電位となる。このため、隣接する回路素子
との間に寄生トランジスタが発生することがなく、近傍
の回路電流のバイパスが防止される。
って前記半導体素子３がＯＮ状態となり、印加過電圧に
よる多くの電荷はグランド１０に放電される。したがっ
て、本発明の構成とすることにより、静電保護素子１の
Ｎ形拡散領域１１は接地電位に対し大幅に低電位となる
ことはなく、隣接する回路素子３０のＮ形拡散領域３１
．３２と略同電位となる。このため、隣接する回路素子
との間に寄生トランジスタが発生することがなく、近傍
の回路電流のバイパスが防止される。
また、入力端子１５に正の過電圧が印加された場合、前
記半導体素子２のベース−コレクタ接合は順方向にバイ
アスされ、コレクタ電流が流れる。
記半導体素子２のベース−コレクタ接合は順方向にバイ
アスされ、コレクタ電流が流れる。
そして前記Ｎ形拡散領域１１の電位が上昇し、前記半導
体素子３のコレクターベース接合は逆方向にバイアスさ
れ、このコレクターベース接合のブレイクダウンにより
コレクタ電流が流れ、前述と同様にグランド１０に放電
される。このため、静電保護素子１のＮ形拡散領域１１
は入力端子１５に正の過電圧が印加された場合も、接地
電位に対し低い電位となくことはなく、隣接する回路素
子のＮ形拡散領域３１．３２と基板との間に寄生のトラ
ンジスタが発生することはない。
体素子３のコレクターベース接合は逆方向にバイアスさ
れ、このコレクターベース接合のブレイクダウンにより
コレクタ電流が流れ、前述と同様にグランド１０に放電
される。このため、静電保護素子１のＮ形拡散領域１１
は入力端子１５に正の過電圧が印加された場合も、接地
電位に対し低い電位となくことはなく、隣接する回路素
子のＮ形拡散領域３１．３２と基板との間に寄生のトラ
ンジスタが発生することはない。
したがって、本発明の静電保護素子は、正・負いずれの
過電圧が入力端子に印加されても、寄生トランジスタの
発生による近傍の回路電流のバイパスが生じることはな
く、有効に回路素子を保護する。
過電圧が入力端子に印加されても、寄生トランジスタの
発生による近傍の回路電流のバイパスが生じることはな
く、有効に回路素子を保護する。
本発明によれば、入力端子に正・負いずれの過電圧が印
加された場合でも、隣接する回路素子との間に寄生トラ
ンジスタが発生することがなく、回路電流のバイパスに
よる誤動作も防止され、回路素子を過電圧から有効に保
護することができる。
加された場合でも、隣接する回路素子との間に寄生トラ
ンジスタが発生することがなく、回路電流のバイパスに
よる誤動作も防止され、回路素子を過電圧から有効に保
護することができる。
第１図は、本発明の一実施例の配線基板の概略断面図、
第２図は、第１図に示された実施例の等価回路を示す図
、 第３図は、静電保護素子を用いた回路の原理ブロック図
、 第４図は、従来の静電保護素子の配線基板の概略断面図
、 第５図は、第４図に示された従来の静電保護素子の等価
回路を示す図面である。 １・・・静電保護素子、 ２．３・・・半導体素子、 １５・・・入力端子、 １１．３１．３２・・・Ｎ形拡散領域、３０・・・回路
素子。 本発明の詳細な説明する概略断面同 第 １ 図 第 ３ 図
、 第３図は、静電保護素子を用いた回路の原理ブロック図
、 第４図は、従来の静電保護素子の配線基板の概略断面図
、 第５図は、第４図に示された従来の静電保護素子の等価
回路を示す図面である。 １・・・静電保護素子、 ２．３・・・半導体素子、 １５・・・入力端子、 １１．３１．３２・・・Ｎ形拡散領域、３０・・・回路
素子。 本発明の詳細な説明する概略断面同 第 １ 図 第 ３ 図
Claims (1)
- 【特許請求の範囲】 Ｎ形拡散領域（３１、３２）を有して形成された回路
素子の入力端子（１５）に印加される過電圧を放電すべ
く、同一基板上に前記回路素子に隣接して形成されたＮ
形拡散領域（１１）を有する静電保護素子において、 前記静電保護素子（１）のＮ形拡散領域（１１）内に、
当該Ｎ形拡散領域（１１）の電位を前記隣接する回路素
子のＮ形拡散領域（３１、３２）の電位と略同電位にす
る半導体素子を形成したことを特徴とする静電保護素子
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63117638A JP2723904B2 (ja) | 1988-05-13 | 1988-05-13 | 静電保護素子及び静電保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63117638A JP2723904B2 (ja) | 1988-05-13 | 1988-05-13 | 静電保護素子及び静電保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01287954A true JPH01287954A (ja) | 1989-11-20 |
| JP2723904B2 JP2723904B2 (ja) | 1998-03-09 |
Family
ID=14716654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63117638A Expired - Fee Related JP2723904B2 (ja) | 1988-05-13 | 1988-05-13 | 静電保護素子及び静電保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723904B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007201445A (ja) * | 2005-12-26 | 2007-08-09 | Toshiba Corp | 半導体装置 |
| JP2009111044A (ja) * | 2007-10-29 | 2009-05-21 | Nec Electronics Corp | 半導体装置 |
| JP2015062227A (ja) * | 2013-09-23 | 2015-04-02 | フリースケール セミコンダクター インコーポレイテッド | 積層保護デバイス及びその製造方法 |
| JP2017152719A (ja) * | 2012-05-30 | 2017-08-31 | 日本テキサス・インスツルメンツ株式会社 | 集積回路における双方向ｅｓｄ保護のための装置及び方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4458814B2 (ja) * | 2003-11-05 | 2010-04-28 | 三洋電機株式会社 | 静電破壊保護装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057960A (ja) * | 1983-09-09 | 1985-04-03 | Mitsubishi Electric Corp | モノリシツク集積回路装置 |
| JPS62104155A (ja) * | 1985-10-29 | 1987-05-14 | エツセ・ジ・エツセ・ミクロエレツトロニ−カ・エツセ・ピ・ア | 電子素子 |
-
1988
- 1988-05-13 JP JP63117638A patent/JP2723904B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057960A (ja) * | 1983-09-09 | 1985-04-03 | Mitsubishi Electric Corp | モノリシツク集積回路装置 |
| JPS62104155A (ja) * | 1985-10-29 | 1987-05-14 | エツセ・ジ・エツセ・ミクロエレツトロニ−カ・エツセ・ピ・ア | 電子素子 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007201445A (ja) * | 2005-12-26 | 2007-08-09 | Toshiba Corp | 半導体装置 |
| JP2009111044A (ja) * | 2007-10-29 | 2009-05-21 | Nec Electronics Corp | 半導体装置 |
| US7714389B2 (en) | 2007-10-29 | 2010-05-11 | Nec Electronics Corporation | Semiconductor device having two bipolar transistors constituting electrostatic protective element |
| JP2017152719A (ja) * | 2012-05-30 | 2017-08-31 | 日本テキサス・インスツルメンツ株式会社 | 集積回路における双方向ｅｓｄ保護のための装置及び方法 |
| JP2015062227A (ja) * | 2013-09-23 | 2015-04-02 | フリースケール セミコンダクター インコーポレイテッド | 積層保護デバイス及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2723904B2 (ja) | 1998-03-09 |
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