JPS6372147A - 半導体保護装置 - Google Patents
半導体保護装置Info
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- JPS6372147A JPS6372147A JP21744886A JP21744886A JPS6372147A JP S6372147 A JPS6372147 A JP S6372147A JP 21744886 A JP21744886 A JP 21744886A JP 21744886 A JP21744886 A JP 21744886A JP S6372147 A JPS6372147 A JP S6372147A
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- JP
- Japan
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- region
- terminal
- type
- integrated circuit
- substrate
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000001681 protective effect Effects 0.000 title 1
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 230000002159 abnormal effect Effects 0.000 abstract description 6
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- 230000015556 catabolic process Effects 0.000 abstract 1
- 230000007257 malfunction Effects 0.000 description 4
- 230000006378 damage Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
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- 239000003795 chemical substances by application Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
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- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路の端子から印加される過大な
サージ電圧により、素子が破壊されることを防ぐための
、半導体保護装置に関する。
サージ電圧により、素子が破壊されることを防ぐための
、半導体保護装置に関する。
従来の技術
近年、半導体集積回路が一層微細なパターンで構成され
るようになり、この集積回路を、外部から印加されるサ
ージ電圧や、使用中の誤接続等による破壊から保護する
ことが、一段と重要になってきた。従来からこの種の保
護装置としては、第２図に示すような装置が用いられて
きた。すなわち、図中、１はＰ型半導体基板であり、接
地されている。２は基板１中に形成されたＮ型領域であ
り、集積回路の端子３に接続されている。当然のことな
がら端子３は、同じ基板１中に形成された集積回路のあ
る回路部分に接続されているが、通常の動作時には、端
子３に接続されたＮ型領域２は基板１との間で逆方向に
バイアスされ、回路部分の動作には何ら影響を及ぼさな
い。
るようになり、この集積回路を、外部から印加されるサ
ージ電圧や、使用中の誤接続等による破壊から保護する
ことが、一段と重要になってきた。従来からこの種の保
護装置としては、第２図に示すような装置が用いられて
きた。すなわち、図中、１はＰ型半導体基板であり、接
地されている。２は基板１中に形成されたＮ型領域であ
り、集積回路の端子３に接続されている。当然のことな
がら端子３は、同じ基板１中に形成された集積回路のあ
る回路部分に接続されているが、通常の動作時には、端
子３に接続されたＮ型領域２は基板１との間で逆方向に
バイアスされ、回路部分の動作には何ら影響を及ぼさな
い。
端子３に、負のサージ電圧が印加されたり、使用中に誤
まって負の電位に接続した場合のような異常時において
は、端子３の電圧は、基板１とＮ型領域２が形成するＰ
Ｎ接合の順方向立上り電圧（約０．７Ｖ）だけ接地端子
より低い電圧にクランプされ、異常時に発生したエネル
ギーを接地端子、Ｐ型基板１．Ｎ型領域２．集積回路端
子３の経路で吸収し、端子３に接続されている回路部分
の素子を保護する。
まって負の電位に接続した場合のような異常時において
は、端子３の電圧は、基板１とＮ型領域２が形成するＰ
Ｎ接合の順方向立上り電圧（約０．７Ｖ）だけ接地端子
より低い電圧にクランプされ、異常時に発生したエネル
ギーを接地端子、Ｐ型基板１．Ｎ型領域２．集積回路端
子３の経路で吸収し、端子３に接続されている回路部分
の素子を保護する。
発明が解決しようとする問題点
従来例においては、異常時における素子の保護に関して
は、相応の目的を達成するのであるが、異常時に集積回
路が誤動作をするという不都合が存在する。このあたり
の事情を再び第２図を用いて説明すると、図中４は、Ｎ
型領域２と同じようなＮ型領域であり、Ｎ型領域２に近
接して設けられた、たとえば集積回路を構成している多
くのＮＰＮトランジスタの１つのコレクタとなる領域で
ある。このコレクタ領域４は、ある電位にあり、動作し
ているのであるが、異常時に端子３が負電位になると、
基板１と領域２との間のＰＮ接合が順方向になり、領域
４より電流を引き出す。つまりＮ型領域２をエミッタ、
Ｐ型基板１をベース、Ｎ型領域４をコレクタとするＮＰ
Ｎトランジスタが動作し、このトランジスタが含まれる
集積回路部分が誤動作をする。著しい場合としては、こ
のトランジスタが、カウンター回路やメモリー回路を構
成する素子である時には、蓄えられていた情報反対導電
型領域中に、同基板と同一導電型領域を形成し、この二
つの領域を、集積回路の端子に電気的に共通接続した構
成のものである。
は、相応の目的を達成するのであるが、異常時に集積回
路が誤動作をするという不都合が存在する。このあたり
の事情を再び第２図を用いて説明すると、図中４は、Ｎ
型領域２と同じようなＮ型領域であり、Ｎ型領域２に近
接して設けられた、たとえば集積回路を構成している多
くのＮＰＮトランジスタの１つのコレクタとなる領域で
ある。このコレクタ領域４は、ある電位にあり、動作し
ているのであるが、異常時に端子３が負電位になると、
基板１と領域２との間のＰＮ接合が順方向になり、領域
４より電流を引き出す。つまりＮ型領域２をエミッタ、
Ｐ型基板１をベース、Ｎ型領域４をコレクタとするＮＰ
Ｎトランジスタが動作し、このトランジスタが含まれる
集積回路部分が誤動作をする。著しい場合としては、こ
のトランジスタが、カウンター回路やメモリー回路を構
成する素子である時には、蓄えられていた情報反対導電
型領域中に、同基板と同一導電型領域を形成し、この二
つの領域を、集積回路の端子に電気的に共通接続した構
成のものである。
作用
上記の手段をとることにより、集積回路の端子が異常時
に負の電位になった場合、たとえば、Ｐ型基板をエミッ
タ、Ｎ型領域をベース、Ｐ型領域をコレクタとするＰＮ
Ｐ ）ランジスタが動作し、電流を基板、すなわち接地
端子から引き出し、他の集積回路部分に悪影響を及ぼす
ことがない。
に負の電位になった場合、たとえば、Ｐ型基板をエミッ
タ、Ｎ型領域をベース、Ｐ型領域をコレクタとするＰＮ
Ｐ ）ランジスタが動作し、電流を基板、すなわち接地
端子から引き出し、他の集積回路部分に悪影響を及ぼす
ことがない。
実施例
本発明にかかる実施例を、第１図を用いて説明する。図
中の符号１，２、および３の各領域区分は第２図の従来
例と同じであるが、本発明の特徴的な領域は、Ｎ型領域
２の中に構成されたＰ型領域５であり、この領域は、Ｎ
型領域２と共に、端子３に電気的に接続されている。こ
の構成により、Ｐ型基板ｌをエミッタ、Ｎ型領域２をベ
ース、Ｐ型領域５をコレクタとするＰＮＰ トランジス
タが形成され、異常時に、端子３に負の電位が印加され
ても、同端子３は接地電位からＰＮ接合の順方向立上り
電圧（約０．７Ｖ）だけ低い電位にクランプされ、過大
なサージを吸収し、同端子３に接続されている集積回路
を保護するだけでなく、集積回路が誤動作をするという
不都合もないのである。
中の符号１，２、および３の各領域区分は第２図の従来
例と同じであるが、本発明の特徴的な領域は、Ｎ型領域
２の中に構成されたＰ型領域５であり、この領域は、Ｎ
型領域２と共に、端子３に電気的に接続されている。こ
の構成により、Ｐ型基板ｌをエミッタ、Ｎ型領域２をベ
ース、Ｐ型領域５をコレクタとするＰＮＰ トランジス
タが形成され、異常時に、端子３に負の電位が印加され
ても、同端子３は接地電位からＰＮ接合の順方向立上り
電圧（約０．７Ｖ）だけ低い電位にクランプされ、過大
なサージを吸収し、同端子３に接続されている集積回路
を保護するだけでなく、集積回路が誤動作をするという
不都合もないのである。
発明の効果
本発明により、集積回路の端子に、過大なサージが印加
された場合においても、集積回路を誤動作させることな
く破壊から保護する装置の提供が可能となる。 さ
らに、本発明は、単純な構成であるため、実用的価値も
大きい。
された場合においても、集積回路を誤動作させることな
く破壊から保護する装置の提供が可能となる。 さ
らに、本発明は、単純な構成であるため、実用的価値も
大きい。
第１図は本発明にかかる半導体保護装置を説明するため
の図、第２図は従来例とその問題点を説明するための図
である。 １・・・・・・Ｐ型基板、２・・・・・・Ｎ型領域、３
・・・・・・集積回路端子、５・・・・・・Ｐ型領域。 代理人の氏名 弁理士 中尾敏男 ほか１名第１図
の図、第２図は従来例とその問題点を説明するための図
である。 １・・・・・・Ｐ型基板、２・・・・・・Ｎ型領域、３
・・・・・・集積回路端子、５・・・・・・Ｐ型領域。 代理人の氏名 弁理士 中尾敏男 ほか１名第１図
Claims (1)
- 一導電型の半導体基板内に形成された同基板とは反対導
電型の第１領域と、同領域中に形成された前記基板と同
一導電型の第２領域とを共通接続して、同一基板内の所
定集積回路の端子に電気的に接続してなる半導体保護装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21744886A JPS6372147A (ja) | 1986-09-16 | 1986-09-16 | 半導体保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21744886A JPS6372147A (ja) | 1986-09-16 | 1986-09-16 | 半導体保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6372147A true JPS6372147A (ja) | 1988-04-01 |
Family
ID=16704396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21744886A Pending JPS6372147A (ja) | 1986-09-16 | 1986-09-16 | 半導体保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6372147A (ja) |
-
1986
- 1986-09-16 JP JP21744886A patent/JPS6372147A/ja active Pending
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