KR0174621B1 - 반도체장치의 정전기 보호장치 - Google Patents

반도체장치의 정전기 보호장치 Download PDF

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Abstract

본 발명은 전원전압에 대하여 상대적으로 큰 음의 과전압 또는 접지전압에 대하여 상대적으로 큰 양의 과전압이 입력패드에 인가되는 경우에 과전압이 내부회로로 유입되는 것을 방지하여 줄 수 있는 정전기 보호회로에 관한 것이다.
본 발명의 정전기 보호장치는 입력패드와 내부회로사이에, 입력패드에 인가되는 전원전압에 대하여 상대적으로 큰 양의 과전압 또는 접지전압에 대하여 상대적으로 큰 음의 과전압이 내부회로로 유입되는 것을 방지하기 위한 수단으로서, 전원전압과 접지전압사이에 연결된 브레이크 다운 다이오드가 연결된 구조를 갖는다.
또한, 본 발명의 정전기 보호장치는 전원전압과 접지전압사이에, 입력패드에 인가되는 전원전압에 대하여 상대적으로 큰 음의 과전압 또는 접지전압에 대하여 상대적으로 큰 양의 과전압이 내부회로로 유입되는 것을 방지하기 위한 과전압 유입방지수단으로서, 베이스가 오픈된 npn트랜지스터 또는 베이스에 저항이 접속된 npn트랜지스터가 연결된 구조를 갖는다.

Description

반도체장치의 정전기 보호장치
제1도는 종래의 반도체장치의 정전기 보호장치의 회로도.
제2도는 본 발명의 반도체장치의 정전기 보호장치의 회로도.
제3도는 본 발명의 제1실시예에 따른 제2도의 정전기 보호장치의 과전압 유입방지수단의 상세도.
제4도는 본 발명의 제1실시예에 따른 제2도의 정전기 보호장치의 과정압 유입방지수단의 상세도.
* 도면의 주요부분에 대한 부호의 설명
10 : 입력 패드 20 : 내부회로
30 : 과전압 유입방지수단 Q21,Q22 : npn 트랜지스터
D1, D2 : 다이오드 R31 : 저항
본 발명은 정전기 보호장치에 관한 것으로서, 특히 전원전압에 대해 음(-)의 과전압 또는 접지전위에 대해 양(+)의 과전압이 입력패드에 인가되는 경우에 과전압이 내부회로로 유입되는 것을 방지할 수 있는 반도체장치의 정전기 보호장치에 관한 것이다.
제1도는 종래의 반도체장치의 정전기 보호장치의 회로도를 도시한 것이다.
제1도를 참조하면, 종래의 반도체장치의 정전기 보호장치는 입력패드(10)와 내부회로(20)사이에, 입력패드(10)에 인가되는 과전압이 내부회로(20)로 인가되는 것을 방지하기 위한 수단으로서 전원전압(VDD)과 접지전압(VSS)사이에 접속된 브레이크 다운(break-down) 다이오드(D1),(D2)가 연결된 구조를 갖는다.
종래의 정전기 보호장치는 입력패드(10)에 전원전압(VDD)에 대하여 상대적으로 큰 양(+)의 과전압이 인가되는 경우에는 다이오드(D1)이 턴온된다.
따라서, 정전기에 의해 입력패드(10)에 인가되는 양(+)의 과전압이 내부회로(20)로 유입되지 않고 다이오드(D1)를 통해 방전된다.
또한, 입력패드(10)에 접지전압(VSS)에 대하여 상대적으로 큰 음(-)의 과전압이 인가되는 경우에는 다이오드(D2)가 턴온된다.
따라서, 정전기에 의해 입력패드(10)에 인가되는 음(-)의 과전압이 내부회로(20)로 유입되지 않고 다이오드(D2)를 통해 방전된다.
상기한 바와같은 종래의 정전기 보호장치는 전원전압(VDD)에 대하여 상대적으로 큰 양(+)의 과전압 또는 접지전압(VSS)에 대하여 상대적으로 큰 음(-)의 과전압이 입력패드(10)에 인가되는 경우에, 입력패드(10)와 내부회로(20)간에 연결된 다이오드(D1,D2)가 턴온되어 정전기에 의해 발생된 과전압이 내부회로(20)로 유입되는 것을 방지하여 주므로써, 정전기에 의한 내부회로를 보호할 수 있다.
그러나, 상기의 정전기 보호장치는 전원전압(VDD)에 대하여 상대적으로 큰 음(-)의 과전압 또는 접지전압(VSS)에 대하여 상대적으로 양(+)의 과전압이 입력패드(10)에 인가될 경우 다이오드(D1,D2)의 브레이크 다운전압까지 도달되어 다이오드(D1,D2)가 턴온되어야만 내부회로(20)로 유입되는 것을 방지할 수 있었다.
즉, 다이오드(D1,D2)의 브레이크 다운전압이하의 양(+)의 과전압 또는 음(-)의 과전압이 입력패드(10)에 인가되는 경우에는 다이오드(D1,D2)가 턴온되지 않아 과전압의 방전패스가 형성하지 않아 과전압이 그대로 내부회로(20)로 유입되어 내부회로(20)에 손상을 주는 문제점이 있었다.
통상적으로, 브레이크 다운 다이오드(D1,D2)는 IC의 최대 동작전압을 보장하기 위하여 npn형 트랜지스터의 콜렉터-에미터간의 다이오드를 사용하기 때문에 그의 브레이크 다운 전압은 상대적으로 큰 값을 갖는다. 이때, 다이오드(D1,D2)의 브레이크 다운전압은 npn 트랜지스터의 콜렉터-에미터간의 내압에 대하여 2 내지 3배정도의 크기를 갖는다.
본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 전원전압에 대하여 상대적으로 큰 음의 과전압 또는 접지전압에 대하여 상대적으로 큰 양의 과전압이 입력패드에 인가되는 경우, 과전압이 내부회로로 유입되는 것을 방지하여 줄 수 있는 반도체장치의 정전기 보호회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치의 정전기 보호장치는 입력패드와 내부회로사이에, 입력패드에 인가되는 전원전압에 대하여 상대적으로 큰 양(+)의 과전압 또는 접지전압에 대하여 상대적으로 큰 음의 과전압이 내부회로로 유입되는 것을 방지하기 위한 전원전압과 접지전압사이에 접속된 브레이크 다운 다이오드가 연결되고, 입력패드에 인가되는 전원전압에 대하여 상대적으로 큰 음의 과전압 또는 접지전압에 대하여 상대적으로 큰 양의 과전압이 내부회로로 유입되는 것을 방지하기 위한 과전압 유입방지수단이 전원전압과 접지전압사이에 연결되는 것을 특징으로 한다.
상기의 반도체장치의 정전기 보호장치에 있어서, 과전압 유입방지수단은 베이스가 오픈되고, 콜렉터가 전원전압에 접속되며 에미터가 접지전압에 접속된 npn트랜지스터인 것을 특징으로 한다.
또한, 상기의 반도체장치의 정전기 보호장치에 있어서, 과전압 유입방지수단은 일단이 접지전압에 접속된 저항이 베이스에 접속되고, 콜렉터가 전원전압에 접속되며, 에미터가 접지전압에 접속된 npn트랜지스터인 것을 특징으로 한다.
상기의 과전압 유입방지용 npn트랜지스터는 내압이 내부회로의 최대동작전압이상이면서 가장 작은 내압을 갖는 것을 특징으로 한다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.
제2도는 본 발명의 반도체장치의 정전기 보호장치의 회로도를 도시한 것이다.
제2도를 참조하면, 본 발명의 반도체장치의 정전기 보호장치는 입력패드(10)와 내부회로(20)사이에, 입력패드(10)에 인가되는 전원전압(VDD)에 대하여 상대적으로 큰 양(+)의 과전압 또는 접지전압(VSS)에 대하여 상대적으로 큰 음(-)의 과전압이 내부회로(20)로 유입되는 것을 방지하기 위한 수단으로서, 전원전압(VDD)과 접지전압(VSS)사이에 접속된 브레이크 다운(break-down) 다이오드(D1),(D2)가 연결된 구조를 갖는다.
또한, 본 발명의 반도체장치의 정전기 보호장치는 입력패드(10)에 인가되는 전원전압(VDD)에 대하여 상대적으로 큰 음(-)의 과전압 또는 접지전압(VSS)에 대하여 상대적으로 큰 양(+)의 과전압이 내부회로(20)로 유입되는 것을 방지하기 위한 과전압 유입방지수단(30)이 전원전압(VDD)과 접지전압(VSS)사이에 연결된 구조를 갖는다.
상기한 바와같은 구조를 갖는 본 발명의 정전기 보호장치에 있어서, 입력패드(10)에 인가되는 정전기가 내부회로(20)로 유입되는 것이 방지되어 내부회로가 보호되는 동작에 대하여 설명하면 다음과 같다.
먼저, 입력패드(10)에 전원전압(VDD)에 대하여 상대적으로 큰 양(+)의 과전압이 인가되는 경우에는, 다이오드(D1)이 턴온되어, 정전기에 의해 입력패드(10)에 인가되는 양(+)의 과전압이 내부회로(20)로 유입되지 않고 다이오드(D1)를 통해 방전된다.
입력패드(10)에 접지전압(VSS)에 대하여 상대적으로 큰 음(-)의 과전압이 인가되는 경우에는, 다이오드(D2)가 턴온되어, 정전기에 의해 입력패드(10)에 인가되는 음(-)의 과전압이 내부회로(20)로 유입되지 않고 다이오드(D2)를 통해 방전된다.
입력패드(10)에 전원전압(VDD)에 대하여 상대적으로 큰 음(-)의 과전압이 인가되는 경우에는 전원전압(VDD)→과전압 유입방지수단(30)→접지전압(VSS)→다이오드(D2)→입력패드(10)로 이루어진 방전패스가 형성된다.
이에 따라, 입력패드에 인가되는 전원전압(VDD)에 대하여 상대적으로 큰 음(-)의 과전압이 내부회로(20)로 유입되는 것이 방지된다.
입력패드(10)에 접지전압(VSS)에 대하여 상대적으로 큰 양(+)의 과전압이 인가되는 경우에는, 입력패드(10)→다이오드(D1)→전원전압(VDD)→과전압 유입방지수단(30)→접지전압(VSS)로 이루어진 방전패스가 형성된다.
이에 따라, 입력패드에 인가되는 접지전압(VSS)에 대하여 상대적으로 큰 양(+)의 과전압이 내부회로(20)로 유입되는 것이 방지된다.
제3도는 본 발명의 제1실시예에 따른 제2도의 과전압 유입방지수단(30)의 상세도이다.
제1실시예에 따른 정전기 보호장치의 과전압 유입방지수단(30)은 베이스가 오픈되고, 콜렉터가 전원전압(VDD)에 접속되며, 에미터가 접지전압(VSS)에 접속된 npn트랜지스터(Q21)로 이루어졌다.
제4도는 본 발명의 제2실시예에 따른 제2도의 과전압 유입방지수단(30)의 상세도를 도시한 것이다.
제2실시예에 따른 정전기 보호장치의 과전압 유입방지수단(30)은 일단이 접지전압(VSS)에 접속된 저항(R31)과, 상기 저항(R31)이 베이스에 접속되고, 콜렉터가 전원전압(VDD)에 접속되며, 에미터가 접지전압(VSS)에 접속된 npn트랜지스터(Q22)로 이루어졌다.
상기에서 과전압 유입방지수단(30)을 구성하는 베이스가 단선된(open) npn트랜지스터(Q21)와 베이스에 저항(R31)이 접속된 npn트랜지스터(Q22)는 내압이 내부회로(20)의 최대동작전압이상이면서 가장 작은 내압을 갖도록 제조된다.
따라서, 입력패드(10)에 전원전압(VDD)에 대하여 상대적으로 큰 음(-)의 과전압 또는 접지전압(VSS)에 대하여 상대적으로 큰 양(+)의 과전압이 인가되는 경우에, 상기 제2도 및 제3도에 도시된 과전압 유입방지용 npn트랜지스터(Q21), 또는 (Q22) 콜렉터가 에미터에 비하여 상대적으로 고전위가 되고, 이에 따라 npn트랜지스터(Q21), 또는 (Q22)이 턴온되어 과전압을 방전시켜 주기 위한 통로가 형성되어진다.
따라서, 입력패드(10)에 전원전압(VDD)에 대하여 상대적으로 큰 양(+)의 과전압 또는 상대적으로 큰 음(-)의 과전압이 인가되는 경우에는 브레이크 다운 다이오드(D1,D2)를 통하여 정전기의 방전패스를 형성하고, 또는 접지전압(VSS)에 대하여 상대적으로 큰 음(-)의 과전압 또는 전원전압(VDD)에 대하여 상대적으로 큰 양(+)의 과전압이 인가되는 경우에는 과전압 유입방지수단(30) 및 다이오드(D1,D2)를 통해 입력패드(10)에 인가되는 과전압의 방전통로를 형성하여 주므로써, 과전압이 입력패드(10)로부터 내부회로(20)로 유입되지 않는다.
상기한 바와같은 본 발명에 따르면, 입력패드에 전원전압에 대하여 상대적으로 큰 양의 과전압 또는 음의 과전압이 인가되는 경우, 또는 접지전압에 대하여 상대적으로 큰 음의 과전압 또는 양의 과전압이 인가되는 모든 경우에 대하여 과전압의 방전통로를 형성하여 과전압이 입력패드로부터 내부회로로 유입되는 것을 완전히 방지하여 줌으로써, 종래보다 훨씬 더 정전기에 대하여 내부회로를 보호하여 줄 수 있는 이점이 있다.

Claims (4)

  1. 입력패드(10)와, 상기 입력패드(10)를 통해서 입력되는 신호를 받아들이는 내부회로(20)를 포함하는 반도체장치의 정전기 보호장치에 있어서; 상기 입력패드(10)와 전원전압(VDD)에 사이에 연결된 제1브레이크다운 다이오드(D1)와; 상기 입력패드(10)와 접지전압(GND)사이에 연결된 제2브레이크다운 다이오드(D2) 및; 상기 전원전압(VDD)과 접지전압(GND)사이에 연결되고, 상기 전원전압(VDD)에 대하여 상대적으로 큰 음의 과전압 또는 상기 접지전압(GND)에 대하여 상대적으로 큰 양의 과전압이 상기 입력패드(10)에 인가될 때, 그렇게 입력된 과전압이 상기 내부회로(20)로 유입되는 것을 방지하는 과전압 유입방지수단(30)을 포함하고; 상기 과전압 유입방지수단(30)은 상기 전원전압(VDD)에 연결된 콜렉터, 상기 접지전압(GND)에 연결된 에미터, 그리고 오픈된 베이스를 가지는 npn트랜지스터(Q21)로 구성되는 것을 특징으로 하는 반도체장치의 정전기 보호장치.
  2. 제1항에 있어서, 상기 npn트랜지스터(Q21)는 상기 내부회로(20)의 최대 동작 전압이 이상이면서 가장 낮은 내압을 갖도록 제조되는 것을 특징으로 하는 반도체장치의 정전기 보호장치.
  3. 입력패드(10)와, 상기 입력패드(10)를 통해서 입력되는 신호를 받아들이는 내부회로(20)를 포함하는 반도체장치의 정전기 보호장치에 있어서; 상기 입력패드(10)와 전원전압(VDD)에 사이에 연결된 제1브레이크다운 다이오드(D1)와; 상기 입력패드(10)와 접지전압(GND)사이에 연결된 제2브레이크다운 다이오드(D2) 및 ; 상기 전원전압(VDD)과 접지전압(GND)사이에 연결되고, 상기 전원전압(VDD)에 대하여 상대적으로 큰 음의 과전압 또는 상기 접지전압(GND) 대하여 상대적으로 큰 양의 과전압이 상기 입력패드(10)에 인가될 때, 그렇게 입력된 과전압이 상기 내부회로(20)로 유입되는 것을 방지하는 과전압 유입방지수단(30)을 포함하고; 상기 과전압 유입방지수단(30)은 저항(R31), 그리고 상기 전원전압(VDD)에 연결된 콜렉터, 상기 접지전압오(GND)에 연결된 에미터, 그리고 상기 저항(R31)을 통해서 상기 접지전압(GND)에 연결된 베이스를 가지는 npn트랜지스터(Q22)로 구성되는 것을 특징으로 하는 반도체장치의 정전기 보호장치.
  4. 제3항에 있어서, 상기 npn트랜지스터(Q22)는 상기 내부회로(20)의 최대 동작 전압이 이상이면서 가장 낮은 내압을 갖도록 제조되는 것을 특징으로 하는 반도체장치의 정전기 보호장치.
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