JP2919751B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2919751B2 JP2919751B2 JP23748094A JP23748094A JP2919751B2 JP 2919751 B2 JP2919751 B2 JP 2919751B2 JP 23748094 A JP23748094 A JP 23748094A JP 23748094 A JP23748094 A JP 23748094A JP 2919751 B2 JP2919751 B2 JP 2919751B2
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Description
【０００１】
【産業上の利用分野】本発明は、静電破壊耐量を向上さ
せたバイポーラ又はＭＯＳ型の半導体集積回路装置に関
する。
せたバイポーラ又はＭＯＳ型の半導体集積回路装置に関
する。
【０００２】
【従来の技術】図５乃至図８は、従来の静電破壊防止用
の保護ダイオードを配設した集積回路を示す。電源線１
１と接地線１２との間に内部回路１３が接続され、その
内部回路１３の信号線の入出力端子１４のそれぞれに
は、電源線１１及び接地線１２に連通した保護ダイオー
ド１５，１６が配設されている。保護ダイオード１５，
１６は、通常のＰＮ接合を用いたダイオードであり、こ
こで保護ダイオード１５，１６は、逆バイアス時には一
定電圧で降伏することにより、集積回路の内部回路１３
を静電破壊から保護する目的で設けられたものである。
の保護ダイオードを配設した集積回路を示す。電源線１
１と接地線１２との間に内部回路１３が接続され、その
内部回路１３の信号線の入出力端子１４のそれぞれに
は、電源線１１及び接地線１２に連通した保護ダイオー
ド１５，１６が配設されている。保護ダイオード１５，
１６は、通常のＰＮ接合を用いたダイオードであり、こ
こで保護ダイオード１５，１６は、逆バイアス時には一
定電圧で降伏することにより、集積回路の内部回路１３
を静電破壊から保護する目的で設けられたものである。
【０００３】各図において符号１７は直流電源であり、
スイッチ１９を直流電源側に接続することによりコンデ
ンサ１８に電荷をチャージする。次にスイッチ１９を集
積回路側に接続することにより、コンデンサ１８にチャ
ージされた電荷は、それぞれの信号線の端子１４から集
積回路内部に入り内部回路１３を通り放電される。静電
破壊試験は、集積回路の接地端子２１を接地し、各信号
端子１４に正又は負の電圧パルスを印加すること、また
電源端子２０を接地し、各信号端子１４のピンに正又は
負のパルスを印加することの計４通りの試験が行われ
る。
スイッチ１９を直流電源側に接続することによりコンデ
ンサ１８に電荷をチャージする。次にスイッチ１９を集
積回路側に接続することにより、コンデンサ１８にチャ
ージされた電荷は、それぞれの信号線の端子１４から集
積回路内部に入り内部回路１３を通り放電される。静電
破壊試験は、集積回路の接地端子２１を接地し、各信号
端子１４に正又は負の電圧パルスを印加すること、また
電源端子２０を接地し、各信号端子１４のピンに正又は
負のパルスを印加することの計４通りの試験が行われ
る。
【０００４】図５は、接地端子２１を接地し、コンデン
サ１８から正のパルス電圧を信号端子１４に印加した場
合である。この場合は、内部回路１３の耐圧が保護ダイ
オード１６の降伏電圧よりも低いと、図示するように放
電電流は保護ダイオード１５から内部回路１３に入り、
接地線１２を通り接地端子２１から接地に流れる。
サ１８から正のパルス電圧を信号端子１４に印加した場
合である。この場合は、内部回路１３の耐圧が保護ダイ
オード１６の降伏電圧よりも低いと、図示するように放
電電流は保護ダイオード１５から内部回路１３に入り、
接地線１２を通り接地端子２１から接地に流れる。
【０００５】図６は、同様に接地端子２１を接地し、負
の電圧パルスを信号端子１４に印加した場合である。こ
の場合には、放電電流は接地端子２１から接地線１２を
通り保護ダイオード１６が順方向であるので、信号端子
１４からコンデンサ１８に流れる。従って、この場合に
は放電電流は内部回路１３を通らない。
の電圧パルスを信号端子１４に印加した場合である。こ
の場合には、放電電流は接地端子２１から接地線１２を
通り保護ダイオード１６が順方向であるので、信号端子
１４からコンデンサ１８に流れる。従って、この場合に
は放電電流は内部回路１３を通らない。
【０００６】図７は、電源端子２０を接地し、正の電圧
パルスを信号端子１４に印加した場合である。この場合
には、放電電流は保護ダイオード１５が順方向であるの
で、信号端子１４から保護ダイオード１５、電源線１１
を通り電源端子２０から接地に流れる。従って、この場
合にも放電電流は内部回路１３を通らない。
パルスを信号端子１４に印加した場合である。この場合
には、放電電流は保護ダイオード１５が順方向であるの
で、信号端子１４から保護ダイオード１５、電源線１１
を通り電源端子２０から接地に流れる。従って、この場
合にも放電電流は内部回路１３を通らない。
【０００７】図８は、同様に電源端子２０を接地し、負
の電圧パルスを信号端子１４に印加した場合である。こ
の場合は、内部回路１３の耐圧が保護ダイオード１５の
降伏電圧よりも低いと、図示するように放電電流は電源
線１１から内部回路１３に入り、接地線１２を通り保護
ダイオード１６からコンデンサ１８側に放電される。
の電圧パルスを信号端子１４に印加した場合である。こ
の場合は、内部回路１３の耐圧が保護ダイオード１５の
降伏電圧よりも低いと、図示するように放電電流は電源
線１１から内部回路１３に入り、接地線１２を通り保護
ダイオード１６からコンデンサ１８側に放電される。
【０００８】以上の放電電流の流れ方で、図６及び図７
に示す放電電流の流れ方では、放電電流が内部回路１３
を通らない。このため、放電電流の流れる保護ダイオー
ド１５，１６が適切に設計されていれば、静電破壊試験
において内部回路１３が破壊されるという問題は起こら
ない。
に示す放電電流の流れ方では、放電電流が内部回路１３
を通らない。このため、放電電流の流れる保護ダイオー
ド１５，１６が適切に設計されていれば、静電破壊試験
において内部回路１３が破壊されるという問題は起こら
ない。
【０００９】
【発明が解決しようとする課題】しかしながら、図５及
び図８に示す場合には、順方向の保護ダイオード１５，
１６を通った放電電流は、集積回路の内部回路１３を通
り放電される。この時に、内部回路１３を構成する半導
体素子に破壊が生じる場合がある。特に、近年は微細加
工が進み、内部回路を構成する素子の破壊耐量が小さく
なってきたことにより、このモードの放電電流による静
電破壊が目立つようになってきた。
び図８に示す場合には、順方向の保護ダイオード１５，
１６を通った放電電流は、集積回路の内部回路１３を通
り放電される。この時に、内部回路１３を構成する半導
体素子に破壊が生じる場合がある。特に、近年は微細加
工が進み、内部回路を構成する素子の破壊耐量が小さく
なってきたことにより、このモードの放電電流による静
電破壊が目立つようになってきた。
【００１０】本発明は、上述の事情に鑑みて為されたも
のであり、上述のモードの静電破壊を防止することによ
り、静電破壊耐量を向上させた半導体集積回路装置を提
供することを目的とする。
のであり、上述のモードの静電破壊を防止することによ
り、静電破壊耐量を向上させた半導体集積回路装置を提
供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体集積回路
装置は、電源線と接地線との間に内部回路が接続され、
該内部回路の信号線の入出力端子のそれぞれには前記電
源線及び接地線に連通した保護ダイオードが配設された
半導体集積回路装置において、前記電源線と接地線の間
に、電圧制限素子を付加したことを特徴とする。
装置は、電源線と接地線との間に内部回路が接続され、
該内部回路の信号線の入出力端子のそれぞれには前記電
源線及び接地線に連通した保護ダイオードが配設された
半導体集積回路装置において、前記電源線と接地線の間
に、電圧制限素子を付加したことを特徴とする。
【００１２】
【作用】電源線と接地線の間に、電圧制限素子を接続し
たことから、静電破壊試験のパルス電流を内部回路をバ
イパスさせることができる。これによって内部回路の半
導体素子を静電破壊から保護することが可能となる。
たことから、静電破壊試験のパルス電流を内部回路をバ
イパスさせることができる。これによって内部回路の半
導体素子を静電破壊から保護することが可能となる。
【００１３】
【実施例】以下、本発明の一実施例について図１乃至図
４を参照しながら説明する。尚、各図中同一符号は同一
又は相当部分を示す。
４を参照しながら説明する。尚、各図中同一符号は同一
又は相当部分を示す。
【００１４】図１は、本発明の一実施例の集積回路の構
成を示す。電源線１１と接地線１２の間に内部回路１３
が接続され、内部回路の信号線の入出力端子１４のそれ
ぞれには、電源線１１及び接地線１２に連通した保護ダ
イオード１５，１６が配設されていることは従来と同様
である。本実施例の集積回路においては、内部回路１３
をバイパスするために、電源線１１と接地線１２との間
に電圧制限素子２２を接続している。
成を示す。電源線１１と接地線１２の間に内部回路１３
が接続され、内部回路の信号線の入出力端子１４のそれ
ぞれには、電源線１１及び接地線１２に連通した保護ダ
イオード１５，１６が配設されていることは従来と同様
である。本実施例の集積回路においては、内部回路１３
をバイパスするために、電源線１１と接地線１２との間
に電圧制限素子２２を接続している。
【００１５】電圧制限素子２２は、図２（Ａ）に示すよ
うなツェナーダイオードであり、その降伏電圧を用いる
ことにより、任意の電圧に耐電圧を制限できる。又、
（Ｂ）に示すようなツェナーダイオードとトランジスタ
とを組み合わせた回路でもよく、更に又、（Ｃ）に示す
ようなトランジスタのコレクタエミッタ間逆方向降伏電
圧を用いたものでもよい。これらの電圧制限素子の耐圧
は、内部回路を構成する半導体素子の耐圧よりも低く設
定しなければならない。
うなツェナーダイオードであり、その降伏電圧を用いる
ことにより、任意の電圧に耐電圧を制限できる。又、
（Ｂ）に示すようなツェナーダイオードとトランジスタ
とを組み合わせた回路でもよく、更に又、（Ｃ）に示す
ようなトランジスタのコレクタエミッタ間逆方向降伏電
圧を用いたものでもよい。これらの電圧制限素子の耐圧
は、内部回路を構成する半導体素子の耐圧よりも低く設
定しなければならない。
【００１６】図３乃至図４は、電圧制限素子２２の動作
を説明するものである。図３に示す静電破壊試験におい
ては、接地端子２１を接地し、信号端子１４に正のパル
ス電圧を印加した場合を示す。この場合、内部回路１３
の耐圧が保護ダイオード１６の降伏電圧よりも低い素子
があると、放電電流は保護ダイオード１５を通り、電源
線１１を通り、電圧制限素子２２を通り、接地に流れ
る。これは、電圧制限素子２２がツェナーダイオードで
あり、この降伏電圧は、内部回路１３のどの半導体素子
の耐圧よりも低く設定されているためである。
を説明するものである。図３に示す静電破壊試験におい
ては、接地端子２１を接地し、信号端子１４に正のパル
ス電圧を印加した場合を示す。この場合、内部回路１３
の耐圧が保護ダイオード１６の降伏電圧よりも低い素子
があると、放電電流は保護ダイオード１５を通り、電源
線１１を通り、電圧制限素子２２を通り、接地に流れ
る。これは、電圧制限素子２２がツェナーダイオードで
あり、この降伏電圧は、内部回路１３のどの半導体素子
の耐圧よりも低く設定されているためである。
【００１７】図４は、静電破壊試験において電源端子２
０を接地し、信号端子１４に負のパルス電圧を印加した
場合である。この場合も放電電流は電圧制限素子２２の
耐圧が内部回路１３の半導体素子の耐圧よりも低いた
め、電圧制限素子２２を通り接地線１２を通り保護ダイ
オード１６を通り、コンデンサ１８に流れる。
０を接地し、信号端子１４に負のパルス電圧を印加した
場合である。この場合も放電電流は電圧制限素子２２の
耐圧が内部回路１３の半導体素子の耐圧よりも低いた
め、電圧制限素子２２を通り接地線１２を通り保護ダイ
オード１６を通り、コンデンサ１８に流れる。
【００１８】なお、図６及び図７に示す、接地線１２を
接地し、負の電圧パルスを印加した場合、及び電源線１
１を接地し、正の電圧パルスを印加した場合には、放電
電流は内部回路１３には流れないので、従来技術に示し
たのと同様に問題を生じない。このようにして電圧制限
素子２２を電源線１１と接地線１２の間に挿入すること
により、静電破壊試験の全てのパターンにおいて、放電
電流を内部回路１３からバイパスさせることができる。
接地し、負の電圧パルスを印加した場合、及び電源線１
１を接地し、正の電圧パルスを印加した場合には、放電
電流は内部回路１３には流れないので、従来技術に示し
たのと同様に問題を生じない。このようにして電圧制限
素子２２を電源線１１と接地線１２の間に挿入すること
により、静電破壊試験の全てのパターンにおいて、放電
電流を内部回路１３からバイパスさせることができる。
【００１９】このように放電電流は内部回路を通らずに
放電経路が構成されるので、内部回路の半導体素子の破
壊を防ぐことが可能となる。電圧制限素子の付加は、パ
ターンの小変更のみで製造工程を全く変更することなく
行えるので、製造コストを上昇させることなく静電破壊
耐量の向上した半導体集積回路装置を簡単に製造するこ
とができる。
放電経路が構成されるので、内部回路の半導体素子の破
壊を防ぐことが可能となる。電圧制限素子の付加は、パ
ターンの小変更のみで製造工程を全く変更することなく
行えるので、製造コストを上昇させることなく静電破壊
耐量の向上した半導体集積回路装置を簡単に製造するこ
とができる。
【００２０】尚、上述の説明では、電圧制限素子の例と
してツェナーダイオード等を列挙したが、例示したもの
に限定されるものでなく、同等の機能を果たせるものな
らば何でもよいのは勿論のことである。
してツェナーダイオード等を列挙したが、例示したもの
に限定されるものでなく、同等の機能を果たせるものな
らば何でもよいのは勿論のことである。
【００２１】
【発明の効果】以上に説明したように本発明によれば、
電源線と接地線との間に電圧制限素子を接続することに
より、静電破壊試験における放電電流を内部回路からバ
イパスさせることができる。これにより、内部回路を構
成する半導体素子の破壊が防止され、静電破壊耐量を向
上させることができる。
電源線と接地線との間に電圧制限素子を接続することに
より、静電破壊試験における放電電流を内部回路からバ
イパスさせることができる。これにより、内部回路を構
成する半導体素子の破壊が防止され、静電破壊耐量を向
上させることができる。
【図１】本発明の一実施例の電圧制御素子を付加した集
積回路の回路図。
積回路の回路図。
【図２】電圧制限素子の例を示し、（Ａ）ツェナーダイ
オードを用いた例、（Ｂ）ツェナーダイオードとトラン
ジスタを組み合わせた例、（Ｃ）トランジスタのエミッ
タコレクタ接合の逆方向降伏電圧を利用した例を示す。
オードを用いた例、（Ｂ）ツェナーダイオードとトラン
ジスタを組み合わせた例、（Ｃ）トランジスタのエミッ
タコレクタ接合の逆方向降伏電圧を利用した例を示す。
【図３】本発明の一実施例の半導体集積回路装置におけ
る静電破壊試験時の放電電流を示す回路図。
る静電破壊試験時の放電電流を示す回路図。
【図４】本発明の一実施例の半導体集積回路装置におけ
る静電破壊試験時の放電電流を示す回路図。
る静電破壊試験時の放電電流を示す回路図。
【図５】従来の半導体集積回路装置における静電破壊試
験時の放電電流を示す回路図。
験時の放電電流を示す回路図。
【図６】従来の半導体集積回路装置における静電破壊試
験時の放電電流を示す回路図。
験時の放電電流を示す回路図。
【図７】従来の半導体集積回路装置における静電破壊試
験時の放電電流を示す回路図。
験時の放電電流を示す回路図。
【図８】従来の半導体集積回路装置における静電破壊試
験時の放電電流を示す回路図。
験時の放電電流を示す回路図。
Claims (4)
- 【請求項１】 電源端子に電源線が接続され、接地端子
に接地線が接続され、前記電源線と接地線との間に内部
回路が接続され、該内部回路の信号線の入出力端子のそ
れぞれには前記電源線及び接地線に連通した保護ダイオ
ードが配設された半導体集積回路装置において、 前記電源線と接地線の間に、電圧制限素子を付加し、前
記電源端子と接地端子のどちらか一方と前記入出力端子
との間を、前記電圧制限素子と前記保護ダイオードとを
経由して放電電流を流すことを可能ならしめたことを特
徴とする半導体集積回路装置。 - 【請求項２】 前記電圧制限素子は、ツェナーダイオー
ドを用いたものであることを特徴とする請求項１記載の
半導体集積回路装置。 - 【請求項３】 前記電圧制限素子は、ツェナーダイオー
ドとトランジスタとを組み合わせた回路を用いたもので
あることを特徴とする請求項１記載の半導体集積回路装
置。 - 【請求項４】 前記電圧制限素子は、トランジスタのエ
ミッタコレクタ接合の降伏電圧を用いたものであること
を特徴とする請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23748094A JP2919751B2 (ja) | 1994-09-30 | 1994-09-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23748094A JP2919751B2 (ja) | 1994-09-30 | 1994-09-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08102518A JPH08102518A (ja) | 1996-04-16 |
| JP2919751B2 true JP2919751B2 (ja) | 1999-07-19 |
Family
ID=17015957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23748094A Expired - Lifetime JP2919751B2 (ja) | 1994-09-30 | 1994-09-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2919751B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012004350A (ja) * | 2010-06-17 | 2012-01-05 | On Semiconductor Trading Ltd | 半導体装置及びその製造方法 |
-
1994
- 1994-09-30 JP JP23748094A patent/JP2919751B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08102518A (ja) | 1996-04-16 |
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