JPH0327575A - 半導体素子駆動回路 - Google Patents
半導体素子駆動回路Info
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- JPH0327575A JPH0327575A JP1160728A JP16072889A JPH0327575A JP H0327575 A JPH0327575 A JP H0327575A JP 1160728 A JP1160728 A JP 1160728A JP 16072889 A JP16072889 A JP 16072889A JP H0327575 A JPH0327575 A JP H0327575A
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- 230000006698 induction Effects 0.000 claims abstract description 37
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- 238000010586 diagram Methods 0.000 description 11
- 229920006395 saturated elastomer Polymers 0.000 description 9
- 230000006378 damage Effects 0.000 description 7
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- 230000002950 deficient Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0828—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in composite switches
Landscapes
- Electronic Switches (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
メイン用静電誘導型トランジスタとセンス用ｈ争電誘導
型トランジスタとよりなる半導体素子をオン，オフする
場合、オンの時に抵抗を介してバイアスを加えている。
型トランジスタとよりなる半導体素子をオン，オフする
場合、オンの時に抵抗を介してバイアスを加えている。
そして例えば負荷等の不良により過電流が流れた場合、
センス用静電誘導型１・ランジスタに設けられた抵抗の
電圧の上昇を検出して抵抗を電源から切り離し、前記半
導体素子をオフとしている。抵抗でバイアスを加える方
式＆ｊ、電源電圧によってバイアス値が変化するため、
電源電圧が低い場合には、負荷が例えばショー１・シて
もそのショー１〜を前述の抵抗で検出できないという問
題を有していた。
センス用静電誘導型１・ランジスタに設けられた抵抗の
電圧の上昇を検出して抵抗を電源から切り離し、前記半
導体素子をオフとしている。抵抗でバイアスを加える方
式＆ｊ、電源電圧によってバイアス値が変化するため、
電源電圧が低い場合には、負荷が例えばショー１・シて
もそのショー１〜を前述の抵抗で検出できないという問
題を有していた。
本発明は電流源を用いてバイアスを加え電源電圧に依存
しないで、負荷等の不良による電流を的確に検出して前
記半導体素子をオフとする制御回路にある。
しないで、負荷等の不良による電流を的確に検出して前
記半導体素子をオフとする制御回路にある。
本発明によって的確に過電流等を判断して素子をオフと
し素子の破壊を防止することができる。
し素子の破壊を防止することができる。
本発明は静電誘導型１・ランジスタの駆動回路に係り、
さらに詳し《は、メイン用静電誘導型トランジスタとセ
ンス用静電誘導型１・ランジスタとよりなる半導体素子
をセンス電流によって駆動を制御する半導体素子駆動回
路に関する。
さらに詳し《は、メイン用静電誘導型トランジスタとセ
ンス用静電誘導型１・ランジスタとよりなる半導体素子
をセンス電流によって駆動を制御する半導体素子駆動回
路に関する。
静電誘導型１・ランジスタが開発され、大電力用のスイ
ッチ素子として特に低電圧での高電流のオン オフ用素
子として用いられている。このような静電誘導型トラン
ジスタ（Ｓ Ｉ Ｔ， Ｓｔａｔｉｃ Ｉｎｄｕｃｔｉ
ｏｎ Ｔｒａｎｓｉｓｔｏｒ）で低電圧、高電流をオン
オフできるが、例えば負荷の不良（ショー１〜）が発生
すると、低電圧、高電流をオン，オフずるＳＩＴを破壊
してしまうことがある。このためＳＩＴにおいては、メ
イン用ＳＩＴとセンス用Ｓ Ｉ Ｔ等を１個の半導体素
子として構威し、ドレインを共通接続し、それぞれのゲ
ー１・とそれぞれのソースを端子とした、いわゆる５端
子構造としている。
ッチ素子として特に低電圧での高電流のオン オフ用素
子として用いられている。このような静電誘導型トラン
ジスタ（Ｓ Ｉ Ｔ， Ｓｔａｔｉｃ Ｉｎｄｕｃｔｉ
ｏｎ Ｔｒａｎｓｉｓｔｏｒ）で低電圧、高電流をオン
オフできるが、例えば負荷の不良（ショー１〜）が発生
すると、低電圧、高電流をオン，オフずるＳＩＴを破壊
してしまうことがある。このためＳＩＴにおいては、メ
イン用ＳＩＴとセンス用Ｓ Ｉ Ｔ等を１個の半導体素
子として構威し、ドレインを共通接続し、それぞれのゲ
ー１・とそれぞれのソースを端子とした、いわゆる５端
子構造としている。
そして、そのセンス用ＳＩＴによってその素了に流れる
電流で全電流を求め、特定値以上の電流が流れた場合に
、メイン用ＳＩＴとセンス用ＳＩＴをともにオフとし、
ＳＩＴの破壊を防止する方式が多く用いられている。
電流で全電流を求め、特定値以上の電流が流れた場合に
、メイン用ＳＩＴとセンス用ＳＩＴをともにオフとし、
ＳＩＴの破壊を防止する方式が多く用いられている。
第５図は従来回路の構或図である。メイン用ＳＩＴ，セ
ンス用ＳＩＴよりなる半導体回路（半導体素子）のそれ
ぞれのゲートには抵抗ＲＧ，Ｒいが接続している。抵抗
Ｒｃ ，ＲＧｓの他端ばスイッチＳＷを介して電源ＶＣ
Ｃの十極に接続している。
ンス用ＳＩＴよりなる半導体回路（半導体素子）のそれ
ぞれのゲートには抵抗ＲＧ，Ｒいが接続している。抵抗
Ｒｃ ，ＲＧｓの他端ばスイッチＳＷを介して電源ＶＣ
Ｃの十極に接続している。
制御回路１０は入力信号源Ｓからの信号が加わっており
、ハイレヘルとなった時にスイッチＳＷをオンとし、抵
抗Ｒｃ ，Ｒｃｓを介してゲー１・に電流Ｉｃ，ｒｃｓ
を流しメイン用ＳＩＴ， センス用ＳＩ３ ４ Ｔをオンとしている。このオンにより負荷Ｒｌに電流Ｉ
Ｄが流れる。この時ずなわちメイン用ＳＩＴ並びにセン
ス用ＳＩＴがオンの時には、ｋ：１の電流比でそれぞれ
に電流が流れる。メイン用ＳＩＴのソースは電源Ｂの負
電極端子に接続されセンス用ＳＩＴは抵抗Ｒｓを介して
電源Ｂの負電極端子に接続されている。ここでメイン用
ＳＩＴとセンス用ＳＩＴに流れる電流がｋ：１であるの
で、センス用ＳＩＴのソースに接続された抵抗Ｒ．の両
端の電圧（Ｖｓ）を求めることにより、半導体素子に流
れる全電流を求めることができる。例えば負荷Ｒｌが不
良であってショートしたような場合、電流は増加し抵抗
Ｒ．の両端の電圧Ｖ．も増加する。この電圧Ｖｓは過電
流保護回路１１に加わり、過電流保護回路ｌ１はその電
圧が特定値以上であるかを比較する。特定の値以上であ
った場合は半導体素子の破壊に通じる電流であるので、
この特定値以上の電圧の時には制御回路１０にスイッチ
をオフする指示信号を加え、制御回路１０はスイッヂを
オフしている。
、ハイレヘルとなった時にスイッチＳＷをオンとし、抵
抗Ｒｃ ，Ｒｃｓを介してゲー１・に電流Ｉｃ，ｒｃｓ
を流しメイン用ＳＩＴ， センス用ＳＩ３ ４ Ｔをオンとしている。このオンにより負荷Ｒｌに電流Ｉ
Ｄが流れる。この時ずなわちメイン用ＳＩＴ並びにセン
ス用ＳＩＴがオンの時には、ｋ：１の電流比でそれぞれ
に電流が流れる。メイン用ＳＩＴのソースは電源Ｂの負
電極端子に接続されセンス用ＳＩＴは抵抗Ｒｓを介して
電源Ｂの負電極端子に接続されている。ここでメイン用
ＳＩＴとセンス用ＳＩＴに流れる電流がｋ：１であるの
で、センス用ＳＩＴのソースに接続された抵抗Ｒ．の両
端の電圧（Ｖｓ）を求めることにより、半導体素子に流
れる全電流を求めることができる。例えば負荷Ｒｌが不
良であってショートしたような場合、電流は増加し抵抗
Ｒ．の両端の電圧Ｖ．も増加する。この電圧Ｖｓは過電
流保護回路１１に加わり、過電流保護回路ｌ１はその電
圧が特定値以上であるかを比較する。特定の値以上であ
った場合は半導体素子の破壊に通じる電流であるので、
この特定値以上の電圧の時には制御回路１０にスイッチ
をオフする指示信号を加え、制御回路１０はスイッヂを
オフしている。
以上のような動作により、従来回路においては負荷抵抗
等の不良による、スイッチ素子である半導体素子の破壊
を防止している。
等の不良による、スイッチ素子である半導体素子の破壊
を防止している。
しかしながら半導体素子を用いる場合、センス用ＳＩＴ
とメイン用ＳＩＴをそれぞれ飽和状態としなくてはなら
ない。なぜならばセンス用ＳＩＴが飽和状態とならなか
った場合（例えば電源電圧が低下する）負荷がショート
し、メイン用ＳＩＴに過大電流が流れてもセンスするこ
とはできず、メイン用ＳＩＴが破壊してしまうからであ
る。またその逆にセンス用ＳＩＴが飽和状態であって、
メイン用ＳＩＴが飽和状態でない場合には、ショート状
態において過大電流が流れることはないが、通常使用に
おいてオンとすることができないばかりか、通常使用時
にセンス用ＳＩＴが破壊してしまうことがあるからであ
る。
とメイン用ＳＩＴをそれぞれ飽和状態としなくてはなら
ない。なぜならばセンス用ＳＩＴが飽和状態とならなか
った場合（例えば電源電圧が低下する）負荷がショート
し、メイン用ＳＩＴに過大電流が流れてもセンスするこ
とはできず、メイン用ＳＩＴが破壊してしまうからであ
る。またその逆にセンス用ＳＩＴが飽和状態であって、
メイン用ＳＩＴが飽和状態でない場合には、ショート状
態において過大電流が流れることはないが、通常使用に
おいてオンとすることができないばかりか、通常使用時
にセンス用ＳＩＴが破壊してしまうことがあるからであ
る。
前述したような、従来の半導体素子のセンス用ＳＩＴを
用いて電流をセンスし、最大定格以上の電流が流れたと
きに素子をオフとして破壊を防止５ ６ ずる破壊防止方式においては、抵抗ＲＳ，ＲＧｓでバイ
アスを加えているので電源Ｂの電圧値Ｖ ｃｃによって
センス用ＳＩＴのゲートに流れる電流ｒｃｓが変化ずる
。このため例えば負荷抵抗Ｒ１の不良によるショートが
発生しても、センス用ＳＩＴに流れる電流が少なく、そ
の結果として抵抗Ｒｓの両端子間電圧ＶＳが小さくなり
、特定電圧を越えない場合が発生する。すなわち電源電
圧が低い場合、負荷が不良であっても過電流を検出する
ことができず、半導体素子を破壊してしまうという問題
を有しでいた。換言するならば、半導体素子を用いた上
述回路では、センス用ＳＩＴが充分飽和しないとセンス
用ＳＩＴが完全にオンとならず、負荷Ｒ，がショート状
態となってもセンス電圧Ｖｓが小さくて過電流を検出で
きなかった。また、さらに電源電圧が低下することによ
ってｒｃｓも小さくなり、負荷Ｒ１のショート時にセン
ス用ＳＩＴが活１生になり、破壊してしまう問題を有し
ていた。
用いて電流をセンスし、最大定格以上の電流が流れたと
きに素子をオフとして破壊を防止５ ６ ずる破壊防止方式においては、抵抗ＲＳ，ＲＧｓでバイ
アスを加えているので電源Ｂの電圧値Ｖ ｃｃによって
センス用ＳＩＴのゲートに流れる電流ｒｃｓが変化ずる
。このため例えば負荷抵抗Ｒ１の不良によるショートが
発生しても、センス用ＳＩＴに流れる電流が少なく、そ
の結果として抵抗Ｒｓの両端子間電圧ＶＳが小さくなり
、特定電圧を越えない場合が発生する。すなわち電源電
圧が低い場合、負荷が不良であっても過電流を検出する
ことができず、半導体素子を破壊してしまうという問題
を有しでいた。換言するならば、半導体素子を用いた上
述回路では、センス用ＳＩＴが充分飽和しないとセンス
用ＳＩＴが完全にオンとならず、負荷Ｒ，がショート状
態となってもセンス電圧Ｖｓが小さくて過電流を検出で
きなかった。また、さらに電源電圧が低下することによ
ってｒｃｓも小さくなり、負荷Ｒ１のショート時にセン
ス用ＳＩＴが活１生になり、破壊してしまう問題を有し
ていた。
本発明は、電源電圧に依存せず半導体素子に流れる電流
を的確に判断し、半導体素子の破壊を防止ずる半導体素
子駆動回路にある。
を的確に判断し、半導体素子の破壊を防止ずる半導体素
子駆動回路にある。
第１図は本発明のブロック図である。本発明はメイン用
静電誘導型トランジスタとセンス用静電誘導型トランジ
スタとよりなる半導体をオン，オフする制１卸回路にお
けるものである。
静電誘導型トランジスタとセンス用静電誘導型トランジ
スタとよりなる半導体をオン，オフする制１卸回路にお
けるものである。
第１の電流源１は、一端が電源（Ｖ）に接続し、他端が
前記メイン用静電誘導型１・ランジスタに接続してオン
時に前記メイン用静電誘導型１・ランジスタにバイアス
を加える。
前記メイン用静電誘導型１・ランジスタに接続してオン
時に前記メイン用静電誘導型１・ランジスタにバイアス
を加える。
第２の電流源２は、一端が電源に接続し、他端がセンス
用静電誘導型トランジスタに接続して、オン時に前記セ
ンス用静電誘導型トランジスタにバイアスを加える。
用静電誘導型トランジスタに接続して、オン時に前記セ
ンス用静電誘導型トランジスタにバイアスを加える。
第３の電流源３は、一端が接地（Ｇ）し、他端が前記第
１の電流源の他端に接続し、オフ時に前記メイン用静電
誘導型トランジスタのゲートを接地する。
１の電流源の他端に接続し、オフ時に前記メイン用静電
誘導型トランジスタのゲートを接地する。
第４の電流源４は、一端が接地し、他端が前記第２の電
流源の他端に接続し、オフ時に前記セン７ ８ ス用静電誘導型１・ランジスタのゲートを接地する。
流源の他端に接続し、オフ時に前記セン７ ８ ス用静電誘導型１・ランジスタのゲートを接地する。
比較制御手段５は前記半導体素子のオン時に、前記第１
，第２の電流源をオンとして前記メイン用静電誘導型ト
ランジスタ並びにセンス用静電誘導型トランジスタのゲ
ートにバイアスを加える。
，第２の電流源をオンとして前記メイン用静電誘導型ト
ランジスタ並びにセンス用静電誘導型トランジスタのゲ
ートにバイアスを加える。
また前記センス用静電誘導型トランジスタに流れる電流
をセンスして得られた電圧値が特定値以上の場合前記第
１，第２の電流源をオフとし、前記第３，第４の電流源
をオンとする。
をセンスして得られた電圧値が特定値以上の場合前記第
１，第２の電流源をオフとし、前記第３，第４の電流源
をオンとする。
メイン用静電誘導型トランジスタとセンス用静電誘導型
トランジスタとよりなる半導体素子をオンとする場合、
比較制御千段５は第１の電流源１と第２の電流ａ．２を
オンとし、電源■から流れる電流をメイン用静電誘導型
トランジスタのゲート並びにセンス用静電誘導型トラン
ジスタのゲー１・に加える。この電流によってメイン用
静電誘導型トランジスタならびにセンス用静電誘導型ト
ランジスタをオンとする。なお、このとき第３の電流１
３並びに第４の電流源４はオフである。
トランジスタとよりなる半導体素子をオンとする場合、
比較制御千段５は第１の電流源１と第２の電流ａ．２を
オンとし、電源■から流れる電流をメイン用静電誘導型
トランジスタのゲート並びにセンス用静電誘導型トラン
ジスタのゲー１・に加える。この電流によってメイン用
静電誘導型トランジスタならびにセンス用静電誘導型ト
ランジスタをオンとする。なお、このとき第３の電流１
３並びに第４の電流源４はオフである。
一方、前記半導体素子がオンとなって負荷回路に電流を
流している場合、何らかの条件で負荷回路がショートし
過大電流が流れた時にはセンス電圧が特定値以上となる
。比較制御手段５はこのセンス電圧の特定値以上を検出
して、第１の電流源１と第２の電流ｉ’；ｔ２をオフに
する。そしてさらにそれと同時に第３の電流源３，第４
の電流ｔＸ４をオフとする。第３の電流源３並びに第４
の電流源４はそれぞれメイン用静電誘導型１・ランジス
タのゲート並びにセンス用静電誘導型トランジスタのゲ
ートに蓄積された電荷を放電するものである。
流している場合、何らかの条件で負荷回路がショートし
過大電流が流れた時にはセンス電圧が特定値以上となる
。比較制御手段５はこのセンス電圧の特定値以上を検出
して、第１の電流源１と第２の電流ｉ’；ｔ２をオフに
する。そしてさらにそれと同時に第３の電流源３，第４
の電流ｔＸ４をオフとする。第３の電流源３並びに第４
の電流源４はそれぞれメイン用静電誘導型１・ランジス
タのゲート並びにセンス用静電誘導型トランジスタのゲ
ートに蓄積された電荷を放電するものである。
第２の電流源２におけるセンス用静電誘導型１・ランジ
スタは電流源によってゲートに電流が流れるので、電源
の電圧■に依存せずに一定電流によってオンとなる。い
わゆる飽和状態となるので、負荷等のショートによる過
大電流を的確に判別するセンス電圧を発生ずることがで
きる。また第３の電流′ｔＡ３，第４の電流源４によっ
てオフになった時の各ゲー１〜に蓄積された電荷をすば
やく放電Ｉ３ので高速にオフとずるこどができ、帥電講
導９〜 ＩＯ 型１・ランジスタの破壊を的確に防止することができる
。
スタは電流源によってゲートに電流が流れるので、電源
の電圧■に依存せずに一定電流によってオンとなる。い
わゆる飽和状態となるので、負荷等のショートによる過
大電流を的確に判別するセンス電圧を発生ずることがで
きる。また第３の電流′ｔＡ３，第４の電流源４によっ
てオフになった時の各ゲー１〜に蓄積された電荷をすば
やく放電Ｉ３ので高速にオフとずるこどができ、帥電講
導９〜 ＩＯ 型１・ランジスタの破壊を的確に防止することができる
。
以下、図面を用いて本発明を詳細に説明する。
第２図は本発明の実施例の回路構成図である。
負荷回路１５は電源Ｂの十端子ＶＣＣと、負荷Ｒ１と半
導体素子ｌ７と抵抗ＲＳとよりなる。電ＲＢの十端子Ｖ
ＣＣには負荷Ｒｌを介して半導体素子の共通ドレインに
接続している。また半導体素子のメインＳＩＴのソース
Ｓは電源Ｂの一端子に接続し、半１ 体素子１７のセン
ス用ＳＩＴのソースＳ９は抵抗Ｒｓを介して電源Ｂの一
端子に接続している。なお、電源Ｂの一端子は接地して
いる。
導体素子ｌ７と抵抗ＲＳとよりなる。電ＲＢの十端子Ｖ
ＣＣには負荷Ｒｌを介して半導体素子の共通ドレインに
接続している。また半導体素子のメインＳＩＴのソース
Ｓは電源Ｂの一端子に接続し、半１ 体素子１７のセン
ス用ＳＩＴのソースＳ９は抵抗Ｒｓを介して電源Ｂの一
端子に接続している。なお、電源Ｂの一端子は接地して
いる。
半導体素子ｌ７の各メイン用ＳＩＴのゲー｝Ｇとセンス
用ＳＩＴのゲートＧＳに電流が流れた場合、これらのメ
イン用ＳＩＴとセンス用ＳＩＴはそれぞれオンとなり負
荷に電流を流す。この時、例えばメイン用ＳＩＴのゲー
トに流れる電流が３００ｍＡであったならばセンス用Ｓ
ＩＴに流れる電流は５ｍＡほどである。このゲート電流
に対応してメイン用ＳＩＴ並びにセンス用ＳＩＴは飽和
状態いわゆるオンとなる。（このオン状態にお＆Ｊる最
大電流はほぼ各ＳＩＴのゲートに流れる電流によって決
定する。） 前述したようにセンス用ＳＩＴのソースには抵抗Ｒｓが
設けられているので、このセンス用ＳＩＴに流れる電流
をこの抵抗ＲＳで電圧に変換し、その電圧と、センス用
ＳＩＴとメイン用ＳＴＴに流れる電流比Ｋより全電流す
なわちドレインに流れる電流を求めることができる。
用ＳＩＴのゲートＧＳに電流が流れた場合、これらのメ
イン用ＳＩＴとセンス用ＳＩＴはそれぞれオンとなり負
荷に電流を流す。この時、例えばメイン用ＳＩＴのゲー
トに流れる電流が３００ｍＡであったならばセンス用Ｓ
ＩＴに流れる電流は５ｍＡほどである。このゲート電流
に対応してメイン用ＳＩＴ並びにセンス用ＳＩＴは飽和
状態いわゆるオンとなる。（このオン状態にお＆Ｊる最
大電流はほぼ各ＳＩＴのゲートに流れる電流によって決
定する。） 前述したようにセンス用ＳＩＴのソースには抵抗Ｒｓが
設けられているので、このセンス用ＳＩＴに流れる電流
をこの抵抗ＲＳで電圧に変換し、その電圧と、センス用
ＳＩＴとメイン用ＳＴＴに流れる電流比Ｋより全電流す
なわちドレインに流れる電流を求めることができる。
一方、前述の負荷回路ｌ５を駆動する駆動回路１６は負
荷回路１５の電源ＶＣＣに接続された電流源１８．１９
並びに電流源駆動回路２０．制御回路２１が接続されて
いる。また制御回路２１はスイッチＳＷの共通接点に接
続されている。スイッチＳＷの一方の端子（Ｏｎ）は電
流源駆動回路の他端に接続している。駆動信号発生源Ｓ
から負荷に電源を加え駆動する信号が発生すると、その
信号が加わる制御回路２１ぱスイッチＳＷＸを一方の端
子（Ｏｎ）側に接続する。この接続により電１１ １２ 流源駆動回路２０には■。０なる電流が流れ、制御回路
２１側に流れ込む。この電流Ｉ。０が流れることによっ
て電流源１９．１８をオンとする。電流源１８はＩＧｏ
ｎ、また電流源１９はＩ ＧＳｏｎなる電流を流す電流
源となる。これらの電流源１８，１９がオンの時には電
流源１９．１８に接続された電流源２２．２３はオフで
ある。（電流源駆動回路２５に電流が流れず電流源２２
．２３は駆動されない。） また、それぞれの電流源が接続された共通端子は半導体
素子のゲートＣ，ＣＳに接続されているが、電流源２０
．２１はオフであるので電流源１８，１９によって流れ
る電流はすべてメイン用ＳＩＴのゲートＧ並びにセンス
用ＳＩＴＧ．にそれぞれ流れ込む。この電流Ｉ ＧＯｎ
＊ ■ＧｓＯｎは例えば前述したように３００ｍＡ
と５ｍＡ等の値である。半導体素子１７がオンの時、負
荷Ｒ１の一端は電源に接続されており、負荷Ｒｌの他端
はオンとなった半導体素子を介して接地されているので
、電源からの電流がこの負荷に流れ込む。
荷回路１５の電源ＶＣＣに接続された電流源１８．１９
並びに電流源駆動回路２０．制御回路２１が接続されて
いる。また制御回路２１はスイッチＳＷの共通接点に接
続されている。スイッチＳＷの一方の端子（Ｏｎ）は電
流源駆動回路の他端に接続している。駆動信号発生源Ｓ
から負荷に電源を加え駆動する信号が発生すると、その
信号が加わる制御回路２１ぱスイッチＳＷＸを一方の端
子（Ｏｎ）側に接続する。この接続により電１１ １２ 流源駆動回路２０には■。０なる電流が流れ、制御回路
２１側に流れ込む。この電流Ｉ。０が流れることによっ
て電流源１９．１８をオンとする。電流源１８はＩＧｏ
ｎ、また電流源１９はＩ ＧＳｏｎなる電流を流す電流
源となる。これらの電流源１８，１９がオンの時には電
流源１９．１８に接続された電流源２２．２３はオフで
ある。（電流源駆動回路２５に電流が流れず電流源２２
．２３は駆動されない。） また、それぞれの電流源が接続された共通端子は半導体
素子のゲートＣ，ＣＳに接続されているが、電流源２０
．２１はオフであるので電流源１８，１９によって流れ
る電流はすべてメイン用ＳＩＴのゲートＧ並びにセンス
用ＳＩＴＧ．にそれぞれ流れ込む。この電流Ｉ ＧＯｎ
＊ ■ＧｓＯｎは例えば前述したように３００ｍＡ
と５ｍＡ等の値である。半導体素子１７がオンの時、負
荷Ｒ１の一端は電源に接続されており、負荷Ｒｌの他端
はオンとなった半導体素子を介して接地されているので
、電源からの電流がこの負荷に流れ込む。
一方、負荷Ｒ１が不良等によってショートした場合、過
大電流が流れることとなる。この過大電流もメイン用Ｓ
ＩＴとセンス用ＳＩＴに分流して流れる（この分流の比
率は従来と同時にＫ：ｌである）。そして、分流してセ
ンス用ＳＩＴのソースに流れる電流によって抵抗Ｒ．に
電圧が発生し、この電圧は過電流保護回路２４に加わる
。過電流保護回路２４には一端子が接地された電源ＶＲ
ｅｆの十端子が接続されており、過電流保護回路２４は
この電源電圧ＶＲａｆと抵抗Ｒｓ間との電圧を比較し、
抵抗Ｒ５に発生する電圧が高い場合、制１卸回路２ｌに
対しオフ信号を加える。制御回路２１はオフ信号が加わ
ると、スイッチＳＷＸを他端子側（ｏｆｆ）側に切り換
える。尚、この切り換わりは、一度行われると、もとに
戻ることはなく、例えばリセットされた時にもとに戻る
。
大電流が流れることとなる。この過大電流もメイン用Ｓ
ＩＴとセンス用ＳＩＴに分流して流れる（この分流の比
率は従来と同時にＫ：ｌである）。そして、分流してセ
ンス用ＳＩＴのソースに流れる電流によって抵抗Ｒ．に
電圧が発生し、この電圧は過電流保護回路２４に加わる
。過電流保護回路２４には一端子が接地された電源ＶＲ
ｅｆの十端子が接続されており、過電流保護回路２４は
この電源電圧ＶＲａｆと抵抗Ｒｓ間との電圧を比較し、
抵抗Ｒ５に発生する電圧が高い場合、制１卸回路２ｌに
対しオフ信号を加える。制御回路２１はオフ信号が加わ
ると、スイッチＳＷＸを他端子側（ｏｆｆ）側に切り換
える。尚、この切り換わりは、一度行われると、もとに
戻ることはなく、例えばリセットされた時にもとに戻る
。
スイッチＳＷＸの他端子（ｏｆｆ）には電流源駆動回路
２５が接続している。（電流源駆動回路２５の他端と電
流源２２．２３の他端子並びに過電流保護回路２４も接
地している。）スイッチＳｌ３ １４ ＷＸが他端子側（ｏｆｆ）側に切り換わると、電流源駆
動回路２５に電流が流れる。（電流源駆動回路２０を駆
動する場合には、制御回路２１は共通端子を零電位（接
地）に接続して、電流源駆動回路２０の一端を接地し、
電流源駆動回路２５を駆動する場合には共通端子を電源
Ｂの電位（ＶｃＣ）に接続して電流源駆動回路２５の電
源端子に電圧を加えている。この時、電流源駆動回路２
５が動作し、重流源２２．２３をオンとする。尚スイッ
チＳＷＸが他端子（ｏｆｆ）側に切り換わった時、電流
源駆動回路２０は他端がオープン状態となり動作を停止
する。この動作の停止によって電流源１８．１９はオフ
となる。この結果半導体素子へのバイアスは０となり、
半導体素子はオフとなる。
２５が接続している。（電流源駆動回路２５の他端と電
流源２２．２３の他端子並びに過電流保護回路２４も接
地している。）スイッチＳｌ３ １４ ＷＸが他端子側（ｏｆｆ）側に切り換わると、電流源駆
動回路２５に電流が流れる。（電流源駆動回路２０を駆
動する場合には、制御回路２１は共通端子を零電位（接
地）に接続して、電流源駆動回路２０の一端を接地し、
電流源駆動回路２５を駆動する場合には共通端子を電源
Ｂの電位（ＶｃＣ）に接続して電流源駆動回路２５の電
源端子に電圧を加えている。この時、電流源駆動回路２
５が動作し、重流源２２．２３をオンとする。尚スイッ
チＳＷＸが他端子（ｏｆｆ）側に切り換わった時、電流
源駆動回路２０は他端がオープン状態となり動作を停止
する。この動作の停止によって電流源１８．１９はオフ
となる。この結果半導体素子へのバイアスは０となり、
半導体素子はオフとなる。
このオフによって破壊を防止することができる。
スイッチＳＷＸが他端子側（ｏｆｆ）に切り換わった時
、前述のごと←電流源２２．２３がオンとなり、ゲー｝
Ｇ，ＧＳからの電流を接地する。すなわちグランドに流
す。メイン用ＳＩＴ並びにセンス用ＳＩＴのゲートは当
然浮遊容量を有しており、単にバイアス用の電流源１１
３．１９をオフとしたのではその容量にチャージされた
電荷によってメイン用ＳＩＴ並びにセンス用ＳＩＴは直
ちにオフとなることはない。しかしながら、電流ｒＡ２
２．２３がそれらの電荷をグランド側に流すので、直ち
にオフとなる。
、前述のごと←電流源２２．２３がオンとなり、ゲー｝
Ｇ，ＧＳからの電流を接地する。すなわちグランドに流
す。メイン用ＳＩＴ並びにセンス用ＳＩＴのゲートは当
然浮遊容量を有しており、単にバイアス用の電流源１１
３．１９をオフとしたのではその容量にチャージされた
電荷によってメイン用ＳＩＴ並びにセンス用ＳＩＴは直
ちにオフとなることはない。しかしながら、電流ｒＡ２
２．２３がそれらの電荷をグランド側に流すので、直ち
にオフとなる。
従来においては、流れる閉路がないため、自然放電等に
よって放電されるまでの間、半導体素子はオンとなり、
この時間内に場合によっては破壊することがあったが、
本発明の実施例によれば、従来のように抵抗でドライブ
するのでなく重流源１８．１９によってゲートに電流を
流しているので、電源ＶＣＣの電圧に依存一吐ずに半導
体素子を確実にオンとすることができ、すなわちそれぞ
れのＳＩＴを飽和させることができ、例えば電源電圧の
低下等が発生しても的確に電流を求めることができる。
よって放電されるまでの間、半導体素子はオンとなり、
この時間内に場合によっては破壊することがあったが、
本発明の実施例によれば、従来のように抵抗でドライブ
するのでなく重流源１８．１９によってゲートに電流を
流しているので、電源ＶＣＣの電圧に依存一吐ずに半導
体素子を確実にオンとすることができ、すなわちそれぞ
れのＳＩＴを飽和させることができ、例えば電源電圧の
低下等が発生しても的確に電流を求めることができる。
また不良時に過大電流が流れたとしても、電流源１８．
１９をオフとするとともに同時に電流源２２．２３をオ
ンとするので、ゲー１・に蓄稍された電荷はただちに放
電され高速に半導体素子１５ １６ をオフとすることができる。
１９をオフとするとともに同時に電流源２２．２３をオ
ンとするので、ゲー１・に蓄稍された電荷はただちに放
電され高速に半導体素子１５ １６ をオフとすることができる。
第３図は上述の電流′６ｆＡ１ｓ，１９並びに電流源駆
動回路２０の詳細な回路図である。電流源１８，１９は
ほぼ同様の構成であり、以下の如く構威されている。ト
ランジスタＱ，０，Ｑ６のコレクタは電源Ｂの十端子Ｖ
ＣＣに接続し、エミソタは抵抗Ｒ５，Ｒ３を介して各Ｓ
ＩＴのゲートＧ， Ｇ．に接続している。またトラン
ジスタＱ８，Ｑ４のコレクタは電源ＶＣＣに接続し、エ
ミッタはトランジスタＱ ＋ｏ．Ｑ６のヘースに接続し
ている。そしてトランジスタＱ．，（ｈの工ξツタは電
源ＶＣＣに接続し、そのコレクタはトランジスタＱｅ
，Ｑ４のベースとトランジスタＱ９，Ｑ５のコレクタに
接続している。トランジスタＱ９ ，Ｑｓのベースはト
ランジスタＱ１ｏ，Ｑ６のベースに接続し、その接続点
にトランジスタＱｅ，Ｑ４のエミッタが接続している。
動回路２０の詳細な回路図である。電流源１８，１９は
ほぼ同様の構成であり、以下の如く構威されている。ト
ランジスタＱ，０，Ｑ６のコレクタは電源Ｂの十端子Ｖ
ＣＣに接続し、エミソタは抵抗Ｒ５，Ｒ３を介して各Ｓ
ＩＴのゲートＧ， Ｇ．に接続している。またトラン
ジスタＱ８，Ｑ４のコレクタは電源ＶＣＣに接続し、エ
ミッタはトランジスタＱ ＋ｏ．Ｑ６のヘースに接続し
ている。そしてトランジスタＱ．，（ｈの工ξツタは電
源ＶＣＣに接続し、そのコレクタはトランジスタＱｅ
，Ｑ４のベースとトランジスタＱ９，Ｑ５のコレクタに
接続している。トランジスタＱ９ ，Ｑｓのベースはト
ランジスタＱ１ｏ，Ｑ６のベースに接続し、その接続点
にトランジスタＱｅ，Ｑ４のエミッタが接続している。
そしてトランジスタＱ９ ，Ｑ５の工Ｑ７夕は抵抗Ｒ４
．Ｒ２を介してゲー｝Ｇ，Ｇｓに接続している。
．Ｒ２を介してゲー｝Ｇ，Ｇｓに接続している。
一方、電流源駆動回路２０は以下の如く構或されている
。トランジスタＱ？．Ｑ２のヘース乙よ、一端が電源Ｖ
ＣＣに接続されたＲ１の他端に共通に接続している。ま
た工くツタが電源ＶＣＣに接続されたトランジスタＱ，
のヘースは前述の抵抗Ｒの他端と、トランジスタＱ３の
エミッタに接続している。トランジスタＱ３のコレクタ
は接地し、ベースはトランジスタＱ１のコレクタに接続
ずるとともに、スイッチＳＷ８の一方の端子（ｏｎ）に
接続している。尚、１・ランジスタＱ１〜Ｑ３Ｑ７はＰ
ＮＰ接合の１・ランジスタであり、トランジスタＱ４〜
Ｑ６，Ｑ．〜Ｑ，。はＮＰＮ接合の１ヘランジスタであ
る。また、後述するがトランジスタＱ６，ＱＩｏのチッ
プ面積はトランジスタＱ５Ｑ，に比へ大きくゲートＧ，
Ｇｓに流れる電流のほとんどはこのトランジスタＱ６，
Ｑ＋ｏに流れる。
。トランジスタＱ？．Ｑ２のヘース乙よ、一端が電源Ｖ
ＣＣに接続されたＲ１の他端に共通に接続している。ま
た工くツタが電源ＶＣＣに接続されたトランジスタＱ，
のヘースは前述の抵抗Ｒの他端と、トランジスタＱ３の
エミッタに接続している。トランジスタＱ３のコレクタ
は接地し、ベースはトランジスタＱ１のコレクタに接続
ずるとともに、スイッチＳＷ８の一方の端子（ｏｎ）に
接続している。尚、１・ランジスタＱ１〜Ｑ３Ｑ７はＰ
ＮＰ接合の１・ランジスタであり、トランジスタＱ４〜
Ｑ６，Ｑ．〜Ｑ，。はＮＰＮ接合の１ヘランジスタであ
る。また、後述するがトランジスタＱ６，ＱＩｏのチッ
プ面積はトランジスタＱ５Ｑ，に比へ大きくゲートＧ，
Ｇｓに流れる電流のほとんどはこのトランジスタＱ６，
Ｑ＋ｏに流れる。
スイッチＳＷＸが一方の端子（Ｏｎ）側に接続された場
合、その端子は前述した様に接地電位となるので、トラ
ンジスタＱ３ばオンとなり、Ｒに特定の電流が流れる。
合、その端子は前述した様に接地電位となるので、トラ
ンジスタＱ３ばオンとなり、Ｒに特定の電流が流れる。
特定の電流が抵抗Ｒ１に流れることにより、１・ランジ
スタＱ＋ ．Ｑ２ ，Ｑｑ１ ７一 １８ のヘースはエミソタ電位よりか低くなり、トランジスタ
Ｑ１，Ｑ２ ，Ｑ７もオンとなる。このオンによって、
電源Ｖ。Ｃの電位がトランジスタＱ４Ｑ８のベースに加
わることとなり、この１・ランジスタＱ４，Ｑ８もオン
となる。これらのトランジスタＱ４．Ｑａのオンによっ
て、トランジスタＱ５Ｑｂ ，Ｑ９，ＱＩｏがオンとな
る。このトランジスタはカレントξラー回路を構威して
おり、Ｉ ｃｏｉ ”： Ｉ ＣＯ９ ’−： Ｉ ｃ
ｏｔＩｃｏｂ ＃ （ｋ２１ ） Ｉ ＣＱ５Ｉｃｏ
＋ｏ’； （ｋ＋ １） ＴＣＱ９であるから、 Ｉｃｏｎ ＝ＴＣＱ９ ＋Ｉｃｏ＋ｏ＝ｋ＋ Ｉｃｏ
＋Ｉｃｓｏｎ−Ｉｃｏ５＋ＩＣＱ６ ＝ｋ２１ｃｏ＋と
なる。なお、ここでトランジスタＱ１ｏはトランジスタ
Ｑ，の（ｋ，−１）倍のエミッタ面積を持ち、またトラ
ンジスタＱ６は１・ランジスタＱ５の（ｋ２ １）倍
の工くツタ面積を持つものとしている。またさらに、抵
抗Ｒ４はＲ５の（ｋ１−１）倍の抵抗値を、またＲ２は
ＲＪの（ｋ２ １）倍の抵抗値となっている。（抵抗
Ｒ２，Ｒ３ Ｒ，ＩＲ５はトランジスタＱ５，Ｑ６，
Ｑ９ ，ＱＩｏの工くツタ面積に加工ばらつきが生じた
場合、１（ｋ２の値を所望の値に近づけるよう、負帰還
を行っている。） 以上のような電流ミラー回路によってＴＣＱＩ に電流
が流れた時、それに対応してＩ６。。，■，，。０に電
流が流れる。この電流は半導体素子１７にそれぞれ加わ
るので、メイン用ＳＩＴ並びにセンス用ＳＩＴば特定の
電流値によって飽和状態となる。
スタＱ＋ ．Ｑ２ ，Ｑｑ１ ７一 １８ のヘースはエミソタ電位よりか低くなり、トランジスタ
Ｑ１，Ｑ２ ，Ｑ７もオンとなる。このオンによって、
電源Ｖ。Ｃの電位がトランジスタＱ４Ｑ８のベースに加
わることとなり、この１・ランジスタＱ４，Ｑ８もオン
となる。これらのトランジスタＱ４．Ｑａのオンによっ
て、トランジスタＱ５Ｑｂ ，Ｑ９，ＱＩｏがオンとな
る。このトランジスタはカレントξラー回路を構威して
おり、Ｉ ｃｏｉ ”： Ｉ ＣＯ９ ’−： Ｉ ｃ
ｏｔＩｃｏｂ ＃ （ｋ２１ ） Ｉ ＣＱ５Ｉｃｏ
＋ｏ’； （ｋ＋ １） ＴＣＱ９であるから、 Ｉｃｏｎ ＝ＴＣＱ９ ＋Ｉｃｏ＋ｏ＝ｋ＋ Ｉｃｏ
＋Ｉｃｓｏｎ−Ｉｃｏ５＋ＩＣＱ６ ＝ｋ２１ｃｏ＋と
なる。なお、ここでトランジスタＱ１ｏはトランジスタ
Ｑ，の（ｋ，−１）倍のエミッタ面積を持ち、またトラ
ンジスタＱ６は１・ランジスタＱ５の（ｋ２ １）倍
の工くツタ面積を持つものとしている。またさらに、抵
抗Ｒ４はＲ５の（ｋ１−１）倍の抵抗値を、またＲ２は
ＲＪの（ｋ２ １）倍の抵抗値となっている。（抵抗
Ｒ２，Ｒ３ Ｒ，ＩＲ５はトランジスタＱ５，Ｑ６，
Ｑ９ ，ＱＩｏの工くツタ面積に加工ばらつきが生じた
場合、１（ｋ２の値を所望の値に近づけるよう、負帰還
を行っている。） 以上のような電流ミラー回路によってＴＣＱＩ に電流
が流れた時、それに対応してＩ６。。，■，，。０に電
流が流れる。この電流は半導体素子１７にそれぞれ加わ
るので、メイン用ＳＩＴ並びにセンス用ＳＩＴば特定の
電流値によって飽和状態となる。
以上、本発明の実施例をドレインからソースに電流が流
れる場合の半導体素子について説明したが、このような
極性が反転したいわゆるソースからドレインに電流が流
れる場合においても同様である。
れる場合の半導体素子について説明したが、このような
極性が反転したいわゆるソースからドレインに電流が流
れる場合においても同様である。
第４図は本発明の第２の実施例の回路構成図である。こ
の場合半導体素子３０は前述した半導体素子ｌ７と逆極
性のトランジスタであって第ｌの実施例とまったく逆方
向に電流が流れるものであるが、それぞれの回路をそれ
ぞれ逆極性とするこ１９ ２０ とによって同様の動作をする。
の場合半導体素子３０は前述した半導体素子ｌ７と逆極
性のトランジスタであって第ｌの実施例とまったく逆方
向に電流が流れるものであるが、それぞれの回路をそれ
ぞれ逆極性とするこ１９ ２０ とによって同様の動作をする。
以上述べたように、電源電圧が変動しても電流源によっ
てバイアスが加わるので、ほとんど一定のＩ ＧＳｏｎ
さらにはＩ，。。がイ』（給され、センスゲインが小さ
くなることはない。
てバイアスが加わるので、ほとんど一定のＩ ＧＳｏｎ
さらにはＩ，。。がイ』（給され、センスゲインが小さ
くなることはない。
また独立した２つの定電流源を個別素子で作ると素子特
住のばらつきを保証するために複雑な回路構成となるが
、本発明の実施例のごとく半導体素子駆動回路で作ると
近接した素子の特性のばらつきが少ないことから、簡単
な回路で独立した２つの電流源を構或できる。またさら
に、独立した２つの電流源の出力をショー１・すれば、
普通の３端子トランジスタの駆動回路として使うことも
できる。
住のばらつきを保証するために複雑な回路構成となるが
、本発明の実施例のごとく半導体素子駆動回路で作ると
近接した素子の特性のばらつきが少ないことから、簡単
な回路で独立した２つの電流源を構或できる。またさら
に、独立した２つの電流源の出力をショー１・すれば、
普通の３端子トランジスタの駆動回路として使うことも
できる。
以上述べたように、本発明によれば、メイン用ＳＩＴと
センス用ＳＩＴとを有する半導体素子において、その半
導体素子を負荷駆動用のスイッ子とした場合、負荷の不
良等によってショート状態となった時にセンス電流を電
源電圧に依存せずに検出することができ、確実にそのセ
ンス電圧によって半導体素子をオフとし破壊を防止する
ことかできる。
センス用ＳＩＴとを有する半導体素子において、その半
導体素子を負荷駆動用のスイッ子とした場合、負荷の不
良等によってショート状態となった時にセンス電流を電
源電圧に依存せずに検出することができ、確実にそのセ
ンス電圧によって半導体素子をオフとし破壊を防止する
ことかできる。
第１図は本発明のブロック図、
第２図は本発明の第１の実施例の回路構或図、第３図は
電流源と電流源駆動回路の詳細な回路図、 第４図は木発明の第２の実施例の回路構成図、第５図は
従来回路の構或図である。 １ ・・・ 第１の電流源、 ２ ・・・ 第２の電流源、 ３ ・・・ 第３の電流源、 ４ ・・・ 第４の電流源、 ５ ・・・ 比較制御手段．
電流源と電流源駆動回路の詳細な回路図、 第４図は木発明の第２の実施例の回路構成図、第５図は
従来回路の構或図である。 １ ・・・ 第１の電流源、 ２ ・・・ 第２の電流源、 ３ ・・・ 第３の電流源、 ４ ・・・ 第４の電流源、 ５ ・・・ 比較制御手段．
Claims (1)
- 【特許請求の範囲】 メイン用静電誘導型トランジスタと、センス用静電誘導
型トランジスタとよりなる半導体素子をオン、オフする
制御回路において、 一端が電源に接続し、他端が前記メイン用静電誘導型ト
ランジスタに接続し、オン時に前記メイン用静電誘導型
トランジスタにバイアスを加える第１の電流源と、 一端が電源に接続し、他端が前記センス用静電誘導型ト
ランジスタに接続し、オン時に前記センス用静電誘導型
トランジスタにバイアスを加える第２の電流源と、 一端が接地し、他端が前記第１の電流源の他端に接続す
る第３の電流源と、 一端が接地し、他端が前記第２の電流源の他端に接続す
る第４の電流源と、 前記半導体素子のオン時に、前記第１、第２の電流源を
オンとしてバイアスを加えるとどもに、前記センス用静
電誘導型トランジスタに流れる電流をセンスして得られ
た電圧値が特定値以上の場合、前記第１、第２の電流源
をオフとし、前記第３、第４の電流源をオンとする比較
制御手段とよりなることを特徴とする半導体素子駆動回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1160728A JP2800277B2 (ja) | 1989-06-26 | 1989-06-26 | 半導体素子駆動回路 |
| US07/541,832 US5144514A (en) | 1989-06-26 | 1990-06-21 | Transistor device drive circuit |
| DE4020187A DE4020187A1 (de) | 1989-06-26 | 1990-06-25 | Ansteuerschaltung fuer eine transistorvorrichtung |
| KR1019900009377A KR930008424B1 (ko) | 1989-06-26 | 1990-06-25 | 반도체소자 구동회로 |
| CA002019826A CA2019826A1 (en) | 1989-06-26 | 1990-06-26 | Transistor device drive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1160728A JP2800277B2 (ja) | 1989-06-26 | 1989-06-26 | 半導体素子駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0327575A true JPH0327575A (ja) | 1991-02-05 |
| JP2800277B2 JP2800277B2 (ja) | 1998-09-21 |
Family
ID=15721180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1160728A Expired - Fee Related JP2800277B2 (ja) | 1989-06-26 | 1989-06-26 | 半導体素子駆動回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5144514A (ja) |
| JP (1) | JP2800277B2 (ja) |
| KR (1) | KR930008424B1 (ja) |
| CA (1) | CA2019826A1 (ja) |
| DE (1) | DE4020187A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5892389A (en) * | 1997-06-03 | 1999-04-06 | Motorola, Inc. | Method and circuit for current limiting of DC-DC regulators |
| DE19920465C1 (de) | 1999-05-04 | 2000-11-02 | Siemens Ag | Verfahren zur Open-Load-Diagnose einer Schaltstufe |
| DE10042585C1 (de) * | 2000-08-30 | 2002-11-14 | Infineon Technologies Ag | Schaltungsanordnung zur Erfassung des Stromes in einem Lasttransistor |
| DE10240914B4 (de) * | 2002-09-04 | 2007-01-25 | Infineon Technologies Ag | Schaltungsanordnung mit einem Lasttransistor und einer Strommessanordnung und Verfahren zur Ermittlung des Laststroms eines Lasttransistors sowie Verwendung eines Halbleiterbauelements |
| EP1517437A1 (de) * | 2003-09-19 | 2005-03-23 | Siemens Aktiengesellschaft | HF-Leistungsverstärker mit Betriebsstrommesseinrichtung |
| CN100405738C (zh) * | 2004-07-09 | 2008-07-23 | 清华大学 | 逆阻式绝缘栅双极型晶体管的驱动保护电路 |
| JP6549451B2 (ja) * | 2015-09-02 | 2019-07-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置および電子装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4008418A (en) * | 1976-03-02 | 1977-02-15 | Fairchild Camera And Instrument Corporation | High voltage transient protection circuit for voltage regulators |
| US4428015A (en) * | 1981-12-22 | 1984-01-24 | Hughes Aircraft Company | Overcurrent limiter circuit for switching regulator power supplies |
| DE3341345C2 (de) * | 1983-11-15 | 1987-01-02 | SGS-ATES Deutschland Halbleiter-Bauelemente GmbH, 8018 Grafing | Längsspannungsregler |
| US5023693A (en) * | 1989-06-06 | 1991-06-11 | Kabushiki Kaisha Toyoda Jidoshokki Seisakusho | Transistor with current sensing function |
-
1989
- 1989-06-26 JP JP1160728A patent/JP2800277B2/ja not_active Expired - Fee Related
-
1990
- 1990-06-21 US US07/541,832 patent/US5144514A/en not_active Expired - Fee Related
- 1990-06-25 KR KR1019900009377A patent/KR930008424B1/ko not_active IP Right Cessation
- 1990-06-25 DE DE4020187A patent/DE4020187A1/de active Granted
- 1990-06-26 CA CA002019826A patent/CA2019826A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| CA2019826A1 (en) | 1990-12-26 |
| DE4020187A1 (de) | 1991-01-17 |
| JP2800277B2 (ja) | 1998-09-21 |
| KR930008424B1 (ko) | 1993-08-31 |
| DE4020187C2 (ja) | 1991-12-12 |
| KR910002125A (ko) | 1991-01-31 |
| US5144514A (en) | 1992-09-01 |
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