JP2800277B2 - 半導体素子駆動回路 - Google Patents
半導体素子駆動回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0828—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in composite switches
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- Electronic Switches (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔概要〕 メイン用静電誘導型トランジスタとセンス用静電誘導
型トランジスタとよりなる半導体素子をオン，オフする
場合、オンの時に抵抗を介してバイアスを加えている。
そして例えば負荷等の不良により過電流が流れた場合、
センス用静電誘導型トランジスタに設けられた抵抗の電
圧の上昇を検出して抵抗を電源から切り離し、前記半導
体素子をオフとしている。抵抗でバイアスを加える方式
は、電源電圧によってバイアス値が変化するため、電源
電圧が低い場合には、負荷が例えばショートしてもその
ショートを前述の抵抗で検出できないという問題を有し
ていた。
型トランジスタとよりなる半導体素子をオン，オフする
場合、オンの時に抵抗を介してバイアスを加えている。
そして例えば負荷等の不良により過電流が流れた場合、
センス用静電誘導型トランジスタに設けられた抵抗の電
圧の上昇を検出して抵抗を電源から切り離し、前記半導
体素子をオフとしている。抵抗でバイアスを加える方式
は、電源電圧によってバイアス値が変化するため、電源
電圧が低い場合には、負荷が例えばショートしてもその
ショートを前述の抵抗で検出できないという問題を有し
ていた。
本発明は電流源を用いてバイアスを加え電源電圧に依
存しないで、負荷等の不良による電流を的確に検出して
前記半導体素子をオフとする制御回路にある。
存しないで、負荷等の不良による電流を的確に検出して
前記半導体素子をオフとする制御回路にある。
本発明によって的確に過電流等を判断して素子をオフ
とし素子の破壊を防止することができる。
とし素子の破壊を防止することができる。
本発明は静電誘導型トランジスタの駆動回路に係り、
さらに詳しくは、メイン用静電誘導型トランジスタとセ
ンス用静電誘導型トランジスタとよりなる半導体素子を
センス電流によって駆動を制御する半導体素子駆動回路
に関する。
さらに詳しくは、メイン用静電誘導型トランジスタとセ
ンス用静電誘導型トランジスタとよりなる半導体素子を
センス電流によって駆動を制御する半導体素子駆動回路
に関する。
静電誘導型トランジスタが開発され、大電力用のスイ
ッチ素子として特に低電圧での高電流のオン，オフ用素
子として用いられている。このような静電誘導型トラン
ジスタ（SIT、Static Induction Transistor）で低電
圧、高電流をオン，オフできるが、例えば負荷の不良
（ショート）が発生すると、低電圧、高電流をオン，オ
フするSITを破壊してしまうことがある。このためSITに
おいては、メイン用SITとセンス用SIT等を１個の半導体
素子として構成し、ドレインを共通接続し、それぞれの
ゲートとそれぞれのソースを端子とした、いわゆる５端
子構造としている。そして、そのセンス用SITによって
その素子に流れる電流で全電流を求め、特定値以上の電
流が流れた場合に、メイン用SITとセンス用SITをともに
オフとし、SITの破壊を防止する方式が多く用いられて
いる。
ッチ素子として特に低電圧での高電流のオン，オフ用素
子として用いられている。このような静電誘導型トラン
ジスタ（SIT、Static Induction Transistor）で低電
圧、高電流をオン，オフできるが、例えば負荷の不良
（ショート）が発生すると、低電圧、高電流をオン，オ
フするSITを破壊してしまうことがある。このためSITに
おいては、メイン用SITとセンス用SIT等を１個の半導体
素子として構成し、ドレインを共通接続し、それぞれの
ゲートとそれぞれのソースを端子とした、いわゆる５端
子構造としている。そして、そのセンス用SITによって
その素子に流れる電流で全電流を求め、特定値以上の電
流が流れた場合に、メイン用SITとセンス用SITをともに
オフとし、SITの破壊を防止する方式が多く用いられて
いる。
第５図は従来回路の構成図である。メイン用SIT,セン
ス用SITよりなる半導体回路（半導体素子）のそれぞれ
のゲートには抵抗RG,RGSが接続している。抵抗RG,RGSの
他端はスイッチSWを介して電源VCCの＋極に接続してい
る。制御回路10は入力信号源Ｓからの信号が加わってお
り、ハイレベルとなった時にスイッチSWをオンとし、抵
抗RG,RGSを介してゲートに電流IG,IGsを流しメイン用SI
T,センス用SITをオンとしている。このオンにより負荷R
1に電流IDが流れる。この時すなわちメイン用SIT並びに
センス用SITがオンの時には、k:1の電流比でそれぞれに
電流が流れる。メイン用SITのソースは電源Ｂの負電極
端子に接続されセンス用SITは抵抗Rsを介して電源Ｂの
負電極端子に接続されている。ここでメイン用SITとセ
ンス用SITに流れる電流がk:1であるので、センス用SIT
のソースに接続された抵抗Rsの両端の電圧（Vs）を求め
ることにより、半導体素子に流れる全電流を求めること
ができる。例えば負荷R1が不良であってショートしたよ
うな場合、電流は増加し抵抗RSの両端の電圧Vsも増加す
る。この電圧Vsは過電流保護回路11に加わり、過電流保
護回路11はその電圧が特定値以上であるかを比較する。
特定の値以上であった場合は半導体素子の破壊に通じる
電流であるので、この特定値以上の電圧の時には制御回
路10にスイッチをオフする指示信号を加え、制御回路10
はスイッチをオフしている。
ス用SITよりなる半導体回路（半導体素子）のそれぞれ
のゲートには抵抗RG,RGSが接続している。抵抗RG,RGSの
他端はスイッチSWを介して電源VCCの＋極に接続してい
る。制御回路10は入力信号源Ｓからの信号が加わってお
り、ハイレベルとなった時にスイッチSWをオンとし、抵
抗RG,RGSを介してゲートに電流IG,IGsを流しメイン用SI
T,センス用SITをオンとしている。このオンにより負荷R
1に電流IDが流れる。この時すなわちメイン用SIT並びに
センス用SITがオンの時には、k:1の電流比でそれぞれに
電流が流れる。メイン用SITのソースは電源Ｂの負電極
端子に接続されセンス用SITは抵抗Rsを介して電源Ｂの
負電極端子に接続されている。ここでメイン用SITとセ
ンス用SITに流れる電流がk:1であるので、センス用SIT
のソースに接続された抵抗Rsの両端の電圧（Vs）を求め
ることにより、半導体素子に流れる全電流を求めること
ができる。例えば負荷R1が不良であってショートしたよ
うな場合、電流は増加し抵抗RSの両端の電圧Vsも増加す
る。この電圧Vsは過電流保護回路11に加わり、過電流保
護回路11はその電圧が特定値以上であるかを比較する。
特定の値以上であった場合は半導体素子の破壊に通じる
電流であるので、この特定値以上の電圧の時には制御回
路10にスイッチをオフする指示信号を加え、制御回路10
はスイッチをオフしている。
以上のような動作により、従来回路においては負荷抵
抗等の不良による、スイッチ素子である半導体素子の破
壊を防止している。
抗等の不良による、スイッチ素子である半導体素子の破
壊を防止している。
しかしながら半導体素子を用いる場合、センス用SIT
とメイン用SITをそれぞれ飽和状態としなくてはならな
い。なぜならばセンス用SITが飽和状態とならなかった
場合（例えば電源電圧が低下する）負荷がショートし、
メイン用SITに過大電流が流れてもセンスすることはで
きず、メイン用SITが破壊してしまうからである。また
その逆にセンス用SITが飽和状態であって、メイン用SIT
が飽和状態でない場合には、ショート状態において過大
電流が流れることはないが、通常使用においてオンとす
ることができないばかりか、通常使用時にセンス用SIT
が破壊してしまうことがあるからである。
とメイン用SITをそれぞれ飽和状態としなくてはならな
い。なぜならばセンス用SITが飽和状態とならなかった
場合（例えば電源電圧が低下する）負荷がショートし、
メイン用SITに過大電流が流れてもセンスすることはで
きず、メイン用SITが破壊してしまうからである。また
その逆にセンス用SITが飽和状態であって、メイン用SIT
が飽和状態でない場合には、ショート状態において過大
電流が流れることはないが、通常使用においてオンとす
ることができないばかりか、通常使用時にセンス用SIT
が破壊してしまうことがあるからである。
前述したような、従来の半導体素子のセンス用SITを
用いて電流をセンスし、最大定格以上の電流が流れたと
きに素子をオフとして破壊を防止する破壊防止方式にお
いては、抵抗Rs,RGsでバイアスを加えているので電源Ｂ
の電圧値Vccによってセンス用SITのゲートに流れる電流
IGSが変化する。このため例えば負荷抵抗R1の不良によ
るショートが発生しても、センス用SITに流れる電流が
少なく、その結果として抵抗Rsの両端子間電圧Vsが小さ
くなり、特定電圧を越えない場合が発生する。すなわち
電源電圧が低い場合、負荷が不良であっても過電流を検
出することができず、半導体素子を破壊してしまうとい
う問題を有していた。換言するならば、半導体素子を用
いた上述回路では、センス用SITが充分飽和しないとセ
ンス用SITが完全にオンとならず、負荷R1がショート状
態となってもセンス電圧Vsが小さくて過電流を検出でき
なかった。また、さらに電源電圧が低下することによっ
てIGSも小さくなり、負荷R1のショート時にセス用SITが
活性になり、破壊してしまう問題を有していた。
用いて電流をセンスし、最大定格以上の電流が流れたと
きに素子をオフとして破壊を防止する破壊防止方式にお
いては、抵抗Rs,RGsでバイアスを加えているので電源Ｂ
の電圧値Vccによってセンス用SITのゲートに流れる電流
IGSが変化する。このため例えば負荷抵抗R1の不良によ
るショートが発生しても、センス用SITに流れる電流が
少なく、その結果として抵抗Rsの両端子間電圧Vsが小さ
くなり、特定電圧を越えない場合が発生する。すなわち
電源電圧が低い場合、負荷が不良であっても過電流を検
出することができず、半導体素子を破壊してしまうとい
う問題を有していた。換言するならば、半導体素子を用
いた上述回路では、センス用SITが充分飽和しないとセ
ンス用SITが完全にオンとならず、負荷R1がショート状
態となってもセンス電圧Vsが小さくて過電流を検出でき
なかった。また、さらに電源電圧が低下することによっ
てIGSも小さくなり、負荷R1のショート時にセス用SITが
活性になり、破壊してしまう問題を有していた。
本発明は、電源電圧に依存せず半導体素子に流れる電
流を的確に判断し、半導体素子の破壊を防止する半導体
素子駆動回路にある。
流を的確に判断し、半導体素子の破壊を防止する半導体
素子駆動回路にある。
第１図は本発明のブロック図である。本発明はメイン
用静電誘導型トランジスタとセンス用静電誘導型トラン
ジスタとよりなる半導体をオン，オフする制御回路にお
けるものである。
用静電誘導型トランジスタとセンス用静電誘導型トラン
ジスタとよりなる半導体をオン，オフする制御回路にお
けるものである。
第１の電流源１は、一端が電源（Ｖ）に接続し、他端
が前記メイン用静電誘導型トランジスタに接続してオン
時に前記メイン用静電誘導型トランジスタにバイアスを
加える。
が前記メイン用静電誘導型トランジスタに接続してオン
時に前記メイン用静電誘導型トランジスタにバイアスを
加える。
第２の電流源２は、一端が電源に接続し、他端がセン
ス用静電誘導型トランジスタに接続して、オン時に前記
センス用静電誘導型トランジスタにバイアスを加える。
ス用静電誘導型トランジスタに接続して、オン時に前記
センス用静電誘導型トランジスタにバイアスを加える。
第３の電流源３は、一端が接地（Ｇ）し、他端が前記
第１の電流源の他端に接続し、オフ時に前記メイン用静
電誘導型トランジスタのゲートを接地する。
第１の電流源の他端に接続し、オフ時に前記メイン用静
電誘導型トランジスタのゲートを接地する。
第４の電流源４は、一端が接地し、他端が前記第２の
電流源の他端に接続し、オフ時に前記センス用静電誘導
型トランジスタのゲートを接地する。
電流源の他端に接続し、オフ時に前記センス用静電誘導
型トランジスタのゲートを接地する。
比較制御手段５は前記半導体素子のオン時に、前記第
1,第２の電流源をオンとして前記メイン用静電誘導型ト
ラジスタ並びにセンス用静電誘導型トランジスタのゲー
トにバイアスを加える。また前記センス用静電誘導型ト
ランジスタに流れる電流をセンスして得られた電圧値が
特定値以上の場合前記第1,第２の電流源をオフとし、前
記第3,第４の電流源をオンとする。
1,第２の電流源をオンとして前記メイン用静電誘導型ト
ラジスタ並びにセンス用静電誘導型トランジスタのゲー
トにバイアスを加える。また前記センス用静電誘導型ト
ランジスタに流れる電流をセンスして得られた電圧値が
特定値以上の場合前記第1,第２の電流源をオフとし、前
記第3,第４の電流源をオンとする。
メイン用静電誘導型トランジスタとセンス用静電誘導
型トランジスタとよりなる半導体素子をオンとする場
合、比較制御手段５は第１の電流源１と第２の電流源２
をオンとし、電源Ｖから流れる電流をメイン用静電誘導
型トランジスタのゲート並びにセンス用静電誘導型トラ
ンジスタのゲートに加える。この電流によってメイン用
静電誘導型トランジスタならびにセンス用静電誘導型ト
ランジスタをオンとする。なお、このとき第３の電流13
並びに第４の電流源４はオフである。
型トランジスタとよりなる半導体素子をオンとする場
合、比較制御手段５は第１の電流源１と第２の電流源２
をオンとし、電源Ｖから流れる電流をメイン用静電誘導
型トランジスタのゲート並びにセンス用静電誘導型トラ
ンジスタのゲートに加える。この電流によってメイン用
静電誘導型トランジスタならびにセンス用静電誘導型ト
ランジスタをオンとする。なお、このとき第３の電流13
並びに第４の電流源４はオフである。
一方、前記半導体素子がオンとなって負荷回路に電流
を流している場合、何らかの条件で負荷回路がショート
し過大電流が流れた時にはセンス電圧が特定値以上とな
る。比較制御手段５はこのセンス電圧の特定値以上を検
出して、第１の電流源１と第２の電流源２をオフにす
る。そしてさらにそれと同時に第３の電流源3,第４の電
流源４をオフとする。第３の電流源３並びに第４の電流
源４はそれぞれメイン用静電誘導型トランジスタのゲー
ト並びにセンス用静電誘導型トラジスタのゲートに蓄積
された電荷を放電するものである。
を流している場合、何らかの条件で負荷回路がショート
し過大電流が流れた時にはセンス電圧が特定値以上とな
る。比較制御手段５はこのセンス電圧の特定値以上を検
出して、第１の電流源１と第２の電流源２をオフにす
る。そしてさらにそれと同時に第３の電流源3,第４の電
流源４をオフとする。第３の電流源３並びに第４の電流
源４はそれぞれメイン用静電誘導型トランジスタのゲー
ト並びにセンス用静電誘導型トラジスタのゲートに蓄積
された電荷を放電するものである。
第２の電流源２におけるセンス用静電誘導型トランジ
スタは電流源によってゲートに電流が流れるので、電源
の電圧Ｖに依存せずに一定電流によってオンとなる。い
わゆる飽和状態となるので、負荷等のショートによる過
大電流を的確に判別するセンス電圧を発生することがで
きる。また第３の電流源3,第４の電流源４によってオフ
になった時の各ゲートに蓄積された電荷をすばやく放電
13の高速にオフとすることができ、静電誘導型トランジ
スタの破壊を的確に防止することができる。
スタは電流源によってゲートに電流が流れるので、電源
の電圧Ｖに依存せずに一定電流によってオンとなる。い
わゆる飽和状態となるので、負荷等のショートによる過
大電流を的確に判別するセンス電圧を発生することがで
きる。また第３の電流源3,第４の電流源４によってオフ
になった時の各ゲートに蓄積された電荷をすばやく放電
13の高速にオフとすることができ、静電誘導型トランジ
スタの破壊を的確に防止することができる。
以下、図面を用いて本発明を詳細に説明する。
第２図は本発明の実施例の回路構成図である。負荷回
路15は電源Ｂの＋端子VCCと、負荷R1と半導体素子17と
抵抗Rsとよりなる。電源Ｂの＋端子VCCには負荷R1を介
して半導体素子の共通ドレインに接続している。また半
導体素子のメインSITのソースＳは電源Ｂの−端子に接
続し、半導体素子17のセンス用SITのソースSsは抵抗Rs
を介して電源Ｂの−端子に接続している。なお、電源Ｂ
の−端子は接地している。
路15は電源Ｂの＋端子VCCと、負荷R1と半導体素子17と
抵抗Rsとよりなる。電源Ｂの＋端子VCCには負荷R1を介
して半導体素子の共通ドレインに接続している。また半
導体素子のメインSITのソースＳは電源Ｂの−端子に接
続し、半導体素子17のセンス用SITのソースSsは抵抗Rs
を介して電源Ｂの−端子に接続している。なお、電源Ｂ
の−端子は接地している。
半導体素子17の各メイン用SITのゲートＧとセンス用S
ITのゲートGSに電流が流れた場合、これらのメイン用SI
Tとセンス用SITはそれぞれオンとなり負荷に電流を流
す。この時、例えばメイン用SITのゲートに流れる電流
が300mAであったならばセンス用SITに流れる電流は5mA
ほどである。このゲート電流に対応してメイン用SIT並
びにセンス用SITは飽和状態いわゆるオンとなる。（こ
のオン状態における最大電流はほぼ各SITのゲートに流
れる電流によって決定する。） 前述したようにセンス用SITのソースには抵抗Rsが設
けられているので、このセンス用SITに流れる電流をこ
の抵抗Rsで電圧に変換し、この電圧と、センス用SITと
メイン用SITに流れる電流比Ｋより全電流すなわちドレ
インに流れる電流を求めることができる。
ITのゲートGSに電流が流れた場合、これらのメイン用SI
Tとセンス用SITはそれぞれオンとなり負荷に電流を流
す。この時、例えばメイン用SITのゲートに流れる電流
が300mAであったならばセンス用SITに流れる電流は5mA
ほどである。このゲート電流に対応してメイン用SIT並
びにセンス用SITは飽和状態いわゆるオンとなる。（こ
のオン状態における最大電流はほぼ各SITのゲートに流
れる電流によって決定する。） 前述したようにセンス用SITのソースには抵抗Rsが設
けられているので、このセンス用SITに流れる電流をこ
の抵抗Rsで電圧に変換し、この電圧と、センス用SITと
メイン用SITに流れる電流比Ｋより全電流すなわちドレ
インに流れる電流を求めることができる。
一方、前述の負荷回路15を駆動する駆動回路16は負荷
回路15の電源VCCに接続された電流源18,19並びに電流源
駆動回路20,制御回路21が接続されている。また制御回
路21はスイッチSWの共通接点に接続されている。スイッ
チSWの一方の端子（On）は電流源駆動回路の他端に接続
している。駆動信号発生源Ｓから負荷に電源を加え駆動
する信号が発生すると、その信号が加わる制御回路21は
スイッチSWXを一方の端子（On）側に接続する。この接
続により電流源駆動回路20にはIonなる電流が流れ、制
御回路21側に流れ込む。この電流Ionが流れることによ
って電流源19,18をオンとする。電流源18はIGon、また
電流源19はIGSonなる電流を流す電流源となる。これら
の電流源18,19がオンの時には電流源19,18に接続された
電流源22,23はオフである。（電流源駆動回路25に電流
が流れず電流源22,23は駆動されない。） また、それぞれの電流源が接続された共通端子は半導
体素子のゲートG,Gsに接続されているが、電流源20,21
はオフであるので電流源18,19によって流れる電流はす
べてメイン用SITのゲートＧ並びにセンス用SITGsにそれ
ぞれ流れ込む。この電流IGOn,IGsOnは例えば前述したよ
うに300mAと5mA等の値である。半導体素子17がオンの
時、負荷R1の一端は電源に接続されており、負荷R1の他
端はオンとなった半導体素子を介して接地されているの
で、電源からの電流がこの負荷に流れ込む。
回路15の電源VCCに接続された電流源18,19並びに電流源
駆動回路20,制御回路21が接続されている。また制御回
路21はスイッチSWの共通接点に接続されている。スイッ
チSWの一方の端子（On）は電流源駆動回路の他端に接続
している。駆動信号発生源Ｓから負荷に電源を加え駆動
する信号が発生すると、その信号が加わる制御回路21は
スイッチSWXを一方の端子（On）側に接続する。この接
続により電流源駆動回路20にはIonなる電流が流れ、制
御回路21側に流れ込む。この電流Ionが流れることによ
って電流源19,18をオンとする。電流源18はIGon、また
電流源19はIGSonなる電流を流す電流源となる。これら
の電流源18,19がオンの時には電流源19,18に接続された
電流源22,23はオフである。（電流源駆動回路25に電流
が流れず電流源22,23は駆動されない。） また、それぞれの電流源が接続された共通端子は半導
体素子のゲートG,Gsに接続されているが、電流源20,21
はオフであるので電流源18,19によって流れる電流はす
べてメイン用SITのゲートＧ並びにセンス用SITGsにそれ
ぞれ流れ込む。この電流IGOn,IGsOnは例えば前述したよ
うに300mAと5mA等の値である。半導体素子17がオンの
時、負荷R1の一端は電源に接続されており、負荷R1の他
端はオンとなった半導体素子を介して接地されているの
で、電源からの電流がこの負荷に流れ込む。
一方、負荷R1が不良等によってショートした場合、過
大電流が流れることとなる。この過大電流もメイン用SI
Tとセンス用SITに分流して流れる（この分流の比率は従
来と同時にK:1である）。そして、分流してセンス用SIT
のソースに流れる電流によって抵抗Rsに電圧が発生し、
電圧は過電流保護回路24に加わる。過電流保護回路24に
は−端子が接地された電源VRefの＋端子が接続されてお
り、過電流保護回路24はこの電源電圧VRefと抵抗Rs間と
の電圧を比較し、抵抗Rsに発生する電圧が高い場合、制
御回路21に対しオフ信号を加える。制御回路21はオフ信
号が加わると、スイッチSWXを他端子側（off）側に切り
換える。尚、この切り換わりは、一度行われると、もと
に戻ることはなく、例えばリセットされた時にもとに戻
る。
大電流が流れることとなる。この過大電流もメイン用SI
Tとセンス用SITに分流して流れる（この分流の比率は従
来と同時にK:1である）。そして、分流してセンス用SIT
のソースに流れる電流によって抵抗Rsに電圧が発生し、
電圧は過電流保護回路24に加わる。過電流保護回路24に
は−端子が接地された電源VRefの＋端子が接続されてお
り、過電流保護回路24はこの電源電圧VRefと抵抗Rs間と
の電圧を比較し、抵抗Rsに発生する電圧が高い場合、制
御回路21に対しオフ信号を加える。制御回路21はオフ信
号が加わると、スイッチSWXを他端子側（off）側に切り
換える。尚、この切り換わりは、一度行われると、もと
に戻ることはなく、例えばリセットされた時にもとに戻
る。
スイッチSWXの他端子（off）には電流源駆動回路25が
接続している。（電流源駆動回路25の他端と電流源22,2
3の他端子並びに過電流保護回路24も接地している。）
スイッチSWXが他端子側（off）側に切り換わると、電流
源駆動回路25に電流が流れる。（電流源駆動回路20を駆
動する場合には、制御回路21は共通端子を零電位（接
地）に接続して、電流源駆動回路20の一端を接地し、電
流源駆動回路25を駆動する場合には共通端子を電源Ｂの
電位（Vcc）に接続して電流源駆動回路25の電源端子に
電圧を加えている。この時、電流源駆動回路25が動作
し、電流源22,23をオンとする。尚スイッチSWXが他端子
（off）側に切り換わった時、電流源駆動回路20は他端
がオープン状態となり動作を停止する。この動作の停止
によって電流源18,19はオフとなる。この結果半導体素
子へのバイアスは０となり、半導体素子はオフとなる。
このオフによって破壊を防止することができる。スイッ
チSWXが他端子側（off）に切り換わった時、前述のごと
く電流源22,23がオンとなり、ゲートG,Gsからの電流を
接地する。すなわちグランドに流す。メイン用SIT並び
にセンス用SITのゲートは当然浮遊容量を有しており、
単にバイアス用の電流源18,19をオフとしたのではその
容量にチャージされた電荷によってメイン用SIT並びに
センス用SITは直ちにオフとなることはない。しかしな
がら、電流源22,23がそれらの電荷をグランド側に流す
ので、直ちにオフとなる。
接続している。（電流源駆動回路25の他端と電流源22,2
3の他端子並びに過電流保護回路24も接地している。）
スイッチSWXが他端子側（off）側に切り換わると、電流
源駆動回路25に電流が流れる。（電流源駆動回路20を駆
動する場合には、制御回路21は共通端子を零電位（接
地）に接続して、電流源駆動回路20の一端を接地し、電
流源駆動回路25を駆動する場合には共通端子を電源Ｂの
電位（Vcc）に接続して電流源駆動回路25の電源端子に
電圧を加えている。この時、電流源駆動回路25が動作
し、電流源22,23をオンとする。尚スイッチSWXが他端子
（off）側に切り換わった時、電流源駆動回路20は他端
がオープン状態となり動作を停止する。この動作の停止
によって電流源18,19はオフとなる。この結果半導体素
子へのバイアスは０となり、半導体素子はオフとなる。
このオフによって破壊を防止することができる。スイッ
チSWXが他端子側（off）に切り換わった時、前述のごと
く電流源22,23がオンとなり、ゲートG,Gsからの電流を
接地する。すなわちグランドに流す。メイン用SIT並び
にセンス用SITのゲートは当然浮遊容量を有しており、
単にバイアス用の電流源18,19をオフとしたのではその
容量にチャージされた電荷によってメイン用SIT並びに
センス用SITは直ちにオフとなることはない。しかしな
がら、電流源22,23がそれらの電荷をグランド側に流す
ので、直ちにオフとなる。
従来においては、流れる閉路がないため、自然放電等
によって放電されるまでの間、半導体素子はオンとな
り、この時間内に場合によっては破壊することがあった
が、本発明の実施例によれば、従来のように抵抗でドラ
イブするのでなく電流源18,19によってゲートに電流を
流しているので、電源VCCの電圧に依存せずに半導体素
子を確実にオンとすることができ、すなわちそれぞれの
SITを飽和させることができ、例えば電源電圧の低下等
が発生しても的確に電流を求めることができる。また不
良時に過大電流が流れたとしても、電流源18,19をオフ
とするとともに同時に電流源22,23をオンとするので、
ゲートに蓄積された電荷はただちに放電され高速に半導
体素子をオフとすることができる。
によって放電されるまでの間、半導体素子はオンとな
り、この時間内に場合によっては破壊することがあった
が、本発明の実施例によれば、従来のように抵抗でドラ
イブするのでなく電流源18,19によってゲートに電流を
流しているので、電源VCCの電圧に依存せずに半導体素
子を確実にオンとすることができ、すなわちそれぞれの
SITを飽和させることができ、例えば電源電圧の低下等
が発生しても的確に電流を求めることができる。また不
良時に過大電流が流れたとしても、電流源18,19をオフ
とするとともに同時に電流源22,23をオンとするので、
ゲートに蓄積された電荷はただちに放電され高速に半導
体素子をオフとすることができる。
第３図は上述の電流源18,19並びに電流源駆動回路20
の詳細な回路図である。電流源18,19はほぼ同様の構成
であり、以下の如く構成されている。トランジスタQ10,
Q6のコレクタは電源Ｂの＋端子VCCに接続し、エミッタ
は抵抗R5,R3を介して各SITのゲートG,Gsに接続してい
る。またトランジスタQ8,Q4のコレクタは電源VCCに接続
し、エミッタはトランジスタQ10,Q6のベースに接続して
いる。そしてトランジスタQ7,Q2のエミッタは電源VCCに
接続し、そのコレクタはトランジスタQ8,Q4のベースと
トランジスタQ9,Q5のコレクタに接続している。トラン
ジスタQ9,Q5のベースはトランジスタQ10,Q6のベースに
接続し、その接続点にトランジスタQ8,Q4のエミッタが
接続している。そしてトランジスタQ9,Q5のエミッタは
抵抗R4,R2を介してゲートG,GSに接続している。
の詳細な回路図である。電流源18,19はほぼ同様の構成
であり、以下の如く構成されている。トランジスタQ10,
Q6のコレクタは電源Ｂの＋端子VCCに接続し、エミッタ
は抵抗R5,R3を介して各SITのゲートG,Gsに接続してい
る。またトランジスタQ8,Q4のコレクタは電源VCCに接続
し、エミッタはトランジスタQ10,Q6のベースに接続して
いる。そしてトランジスタQ7,Q2のエミッタは電源VCCに
接続し、そのコレクタはトランジスタQ8,Q4のベースと
トランジスタQ9,Q5のコレクタに接続している。トラン
ジスタQ9,Q5のベースはトランジスタQ10,Q6のベースに
接続し、その接続点にトランジスタQ8,Q4のエミッタが
接続している。そしてトランジスタQ9,Q5のエミッタは
抵抗R4,R2を介してゲートG,GSに接続している。
一方、電流源駆動回路20は以下の如く構成されてい
る。トランジスタQ7,Q2のベースは、一端が電源VCCに接
続されたR1の他端に共通に接続している。またエミッタ
が電源VCCに接続されたトランジスタQ1のベースは前述
の抵抗R1の他端と、トランジスタQ3のエミッタに接続し
ている。トランジスタQ3のコレクタは接地し、ベースは
トランジスタQ1のコレクタに接続するとともに、スイッ
チSWXの一方の端子（on）に接続している。尚、トラン
ジスタQ1〜Q3,Q7はPNP接合のトランジスタであり、トラ
ンジスタQ4〜Q6,Q8〜Q10はNPN接合のトランジスタであ
る。また、後述するトランジスタQ6,Q10のチップ面積は
トランジスタQ5,Q9に比べ大きくゲートG,Gsに流れる電
流のほとんどはこのトランジスタQ6,Q10に流れる。
る。トランジスタQ7,Q2のベースは、一端が電源VCCに接
続されたR1の他端に共通に接続している。またエミッタ
が電源VCCに接続されたトランジスタQ1のベースは前述
の抵抗R1の他端と、トランジスタQ3のエミッタに接続し
ている。トランジスタQ3のコレクタは接地し、ベースは
トランジスタQ1のコレクタに接続するとともに、スイッ
チSWXの一方の端子（on）に接続している。尚、トラン
ジスタQ1〜Q3,Q7はPNP接合のトランジスタであり、トラ
ンジスタQ4〜Q6,Q8〜Q10はNPN接合のトランジスタであ
る。また、後述するトランジスタQ6,Q10のチップ面積は
トランジスタQ5,Q9に比べ大きくゲートG,Gsに流れる電
流のほとんどはこのトランジスタQ6,Q10に流れる。
スイッチSWXが一方の端子（on）側に接続された場
合、その端子は前述した様に接地電位となるので、トラ
ンジスタQ3はオンとなり、R1に特定の電流が流れる。特
定の電流が抵抗R1に流れることにより、トランジスタ
Q1,Q2,Q7のベースはエミッタ電位よりか低くなり、トラ
ンジスタQ1,Q2,Q7もオンとなる。このオンによって、電
源VCCの電位がトランジスタQ4,Q8のベースに加わること
となり、このトランジスタQ4,Q8もオンとなる。これら
のトランジスタQ4,Q8のオンによって、トランジスタQ5,
Q6,Q9,Q10がオンとなる。このトランジスタはカレント
ミラー回路を校正しており、 ICQ5≒ICQ9≒ICQ1 ICQ6≒（k2−１）ICQ5 ICQ10≒（k1−１）ICQ9 であるから、 IGon＝ICQ9＋ICQ10＝k1ICQ1 IGSon＝ICQ5＋ICQ6＝k2ICQ1 となる。なお、ここでトランジスタQ10はトランジスタQ
9の（k1−１）倍のエミッタ面積を持ち、またトランジ
スタQ6はトランジスタQ5の（k2−１）倍のエミッタ面積
を持つものとしている。またさらに、抵抗R4はR5の（k1
−１）倍の抵抗値を、またR2はR3の（k2−１）倍の抵抗
値となっている。（抵抗R2,R3,R4,R5はトランジスタQ5,
Q6,Q9,Q10のエミッタ面積に加工ばらつきが生じた場
合、k1,k2の値を所望の値に近づけるよう、負帰還を行
っている。） 以上のような電流ミラー回路によってICQ1に電流が流
れた時、それに対応してIGon,IGSonに電流が流れる。こ
の電流は半導体素子17にそれぞれ加わるので、メイン用
SIT並びにセンス用SITは特定の電流値によって飽和状態
となる。
合、その端子は前述した様に接地電位となるので、トラ
ンジスタQ3はオンとなり、R1に特定の電流が流れる。特
定の電流が抵抗R1に流れることにより、トランジスタ
Q1,Q2,Q7のベースはエミッタ電位よりか低くなり、トラ
ンジスタQ1,Q2,Q7もオンとなる。このオンによって、電
源VCCの電位がトランジスタQ4,Q8のベースに加わること
となり、このトランジスタQ4,Q8もオンとなる。これら
のトランジスタQ4,Q8のオンによって、トランジスタQ5,
Q6,Q9,Q10がオンとなる。このトランジスタはカレント
ミラー回路を校正しており、 ICQ5≒ICQ9≒ICQ1 ICQ6≒（k2−１）ICQ5 ICQ10≒（k1−１）ICQ9 であるから、 IGon＝ICQ9＋ICQ10＝k1ICQ1 IGSon＝ICQ5＋ICQ6＝k2ICQ1 となる。なお、ここでトランジスタQ10はトランジスタQ
9の（k1−１）倍のエミッタ面積を持ち、またトランジ
スタQ6はトランジスタQ5の（k2−１）倍のエミッタ面積
を持つものとしている。またさらに、抵抗R4はR5の（k1
−１）倍の抵抗値を、またR2はR3の（k2−１）倍の抵抗
値となっている。（抵抗R2,R3,R4,R5はトランジスタQ5,
Q6,Q9,Q10のエミッタ面積に加工ばらつきが生じた場
合、k1,k2の値を所望の値に近づけるよう、負帰還を行
っている。） 以上のような電流ミラー回路によってICQ1に電流が流
れた時、それに対応してIGon,IGSonに電流が流れる。こ
の電流は半導体素子17にそれぞれ加わるので、メイン用
SIT並びにセンス用SITは特定の電流値によって飽和状態
となる。
以上、本発明の実施例をドレインからソースに電流が
流れる場合の半導体素子について説明したが、このよう
な極性が反転したいわゆるソースからドレインに電流が
流れる場合においても同様である。
流れる場合の半導体素子について説明したが、このよう
な極性が反転したいわゆるソースからドレインに電流が
流れる場合においても同様である。
第４図は本発明の第２の実施例の回路構成図である。
この場合半導体素子30は前述した半導体素子17と逆極性
のトランジスタであって第１の実施例とまったく逆方向
に電流が流れるものであるが、それぞれの回路をそれぞ
れ逆極性とすることによって同様の動作をする。
この場合半導体素子30は前述した半導体素子17と逆極性
のトランジスタであって第１の実施例とまったく逆方向
に電流が流れるものであるが、それぞれの回路をそれぞ
れ逆極性とすることによって同様の動作をする。
以上述べたように、電源電圧を変動しても電流源によ
ってバイアスが加わるので、ほとんど一定のIGSonさら
にはIGonが供給され、センスゲインが小さくなることは
ない。
ってバイアスが加わるので、ほとんど一定のIGSonさら
にはIGonが供給され、センスゲインが小さくなることは
ない。
また独立した２つの定電流源を個別素子で作ると素子
特性のばらつきを保証するために複雑な回路構成となる
が、本発明の実施例のごとく半導体素子駆動回路で作る
と近接した素子の特性のばらつきが少ないことから、簡
単な回路で独立した２つの電流源を構成できる。またさ
らに、独立した２つの電流源の出力をショートすれば、
普通の３端子トランジスタの駆動回路として使うことが
できる。
特性のばらつきを保証するために複雑な回路構成となる
が、本発明の実施例のごとく半導体素子駆動回路で作る
と近接した素子の特性のばらつきが少ないことから、簡
単な回路で独立した２つの電流源を構成できる。またさ
らに、独立した２つの電流源の出力をショートすれば、
普通の３端子トランジスタの駆動回路として使うことが
できる。
以上述べたように、本発明によれば、メイン用SITと
センス用SITとを有する半導体素子において、その半導
体素子を負荷駆動用のスイッ子とした場合、負荷の不良
等によってショート状態となった時にセンス電流を電源
電圧に依存せずに検出することができ、確実にそのセン
ス電圧によって半導体素子をオフとし破壊を防止するこ
とができる。
センス用SITとを有する半導体素子において、その半導
体素子を負荷駆動用のスイッ子とした場合、負荷の不良
等によってショート状態となった時にセンス電流を電源
電圧に依存せずに検出することができ、確実にそのセン
ス電圧によって半導体素子をオフとし破壊を防止するこ
とができる。
第１図は本発明のブロック図、 第２図は本発明の第１の実施例の回路構成図、 第３図は電流源と電流源駆動回路の詳細な回路図、 第４図は本発明の第２の実施例の回路構成図、 第５図は従来回路の構成図である。 １……第１の電流源、 ２……第２の電流源、 ３……第３の電流源、 ４……第４の電流源、 ５……比較制御手段．
Claims (1)
- 【請求項１】メイン用静電誘導型トランジスタと、セン
ス用静電誘導型トランジスタとよりなる半導体素子をオ
ン，オフする制御回路において、 一端が電源に接続し、他端が前記メイン用静電誘導型ト
ランジスタに接続し、オン時に前記メイン用静電誘導型
トランジスタにバイアスを加える第１の電流源と、 一端が電源に接続し、他端が前記センス用静電誘導型ト
ランジスタに接続し、オン時に前記センス用静電誘導型
トランジスタにバイアスを加える第２の電流源と、 一端が接地し、他端が前記第１の電流源の他端に接続す
る第３の電流源と、 一端が接地し、他端が前記第２の電流源の他端に接続す
る第４の電流源と、 前記半導体素子のオン時に、前記第1,第２の電流源をオ
ンとしてバイアスを加えるとともに、前記センス用静電
誘導型トランジスタに流れる電流をセンスして得られた
電圧値が特定値以上の場合、前記第1,第２の電流源をオ
フとし、前記第3,第４の電流源をオンとする比較制御手
段とよりなることを特徴とする半導体素子駆動回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1160728A JP2800277B2 (ja) | 1989-06-26 | 1989-06-26 | 半導体素子駆動回路 |
| US07/541,832 US5144514A (en) | 1989-06-26 | 1990-06-21 | Transistor device drive circuit |
| DE4020187A DE4020187A1 (de) | 1989-06-26 | 1990-06-25 | Ansteuerschaltung fuer eine transistorvorrichtung |
| KR1019900009377A KR930008424B1 (ko) | 1989-06-26 | 1990-06-25 | 반도체소자 구동회로 |
| CA002019826A CA2019826A1 (en) | 1989-06-26 | 1990-06-26 | Transistor device drive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1160728A JP2800277B2 (ja) | 1989-06-26 | 1989-06-26 | 半導体素子駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0327575A JPH0327575A (ja) | 1991-02-05 |
| JP2800277B2 true JP2800277B2 (ja) | 1998-09-21 |
Family
ID=15721180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1160728A Expired - Fee Related JP2800277B2 (ja) | 1989-06-26 | 1989-06-26 | 半導体素子駆動回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5144514A (ja) |
| JP (1) | JP2800277B2 (ja) |
| KR (1) | KR930008424B1 (ja) |
| CA (1) | CA2019826A1 (ja) |
| DE (1) | DE4020187A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5892389A (en) * | 1997-06-03 | 1999-04-06 | Motorola, Inc. | Method and circuit for current limiting of DC-DC regulators |
| DE19920465C1 (de) * | 1999-05-04 | 2000-11-02 | Siemens Ag | Verfahren zur Open-Load-Diagnose einer Schaltstufe |
| DE10042585C1 (de) * | 2000-08-30 | 2002-11-14 | Infineon Technologies Ag | Schaltungsanordnung zur Erfassung des Stromes in einem Lasttransistor |
| DE10240914B4 (de) * | 2002-09-04 | 2007-01-25 | Infineon Technologies Ag | Schaltungsanordnung mit einem Lasttransistor und einer Strommessanordnung und Verfahren zur Ermittlung des Laststroms eines Lasttransistors sowie Verwendung eines Halbleiterbauelements |
| EP1517437A1 (de) * | 2003-09-19 | 2005-03-23 | Siemens Aktiengesellschaft | HF-Leistungsverstärker mit Betriebsstrommesseinrichtung |
| CN100405738C (zh) * | 2004-07-09 | 2008-07-23 | 清华大学 | 逆阻式绝缘栅双极型晶体管的驱动保护电路 |
| JP6549451B2 (ja) * | 2015-09-02 | 2019-07-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置および電子装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4008418A (en) * | 1976-03-02 | 1977-02-15 | Fairchild Camera And Instrument Corporation | High voltage transient protection circuit for voltage regulators |
| US4428015A (en) * | 1981-12-22 | 1984-01-24 | Hughes Aircraft Company | Overcurrent limiter circuit for switching regulator power supplies |
| DE3341345A1 (de) * | 1983-11-15 | 1985-05-23 | SGS-ATES Deutschland Halbleiter-Bauelemente GmbH, 8018 Grafing | Laengsspannungsregler |
| US5023693A (en) * | 1989-06-06 | 1991-06-11 | Kabushiki Kaisha Toyoda Jidoshokki Seisakusho | Transistor with current sensing function |
-
1989
- 1989-06-26 JP JP1160728A patent/JP2800277B2/ja not_active Expired - Fee Related
-
1990
- 1990-06-21 US US07/541,832 patent/US5144514A/en not_active Expired - Fee Related
- 1990-06-25 DE DE4020187A patent/DE4020187A1/de active Granted
- 1990-06-25 KR KR1019900009377A patent/KR930008424B1/ko not_active IP Right Cessation
- 1990-06-26 CA CA002019826A patent/CA2019826A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| KR910002125A (ko) | 1991-01-31 |
| JPH0327575A (ja) | 1991-02-05 |
| KR930008424B1 (ko) | 1993-08-31 |
| DE4020187A1 (de) | 1991-01-17 |
| DE4020187C2 (ja) | 1991-12-12 |
| CA2019826A1 (en) | 1990-12-26 |
| US5144514A (en) | 1992-09-01 |
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