JP3089873B2 - 出力回路 - Google Patents
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- JP3089873B2 JP3089873B2 JP05003644A JP364493A JP3089873B2 JP 3089873 B2 JP3089873 B2 JP 3089873B2 JP 05003644 A JP05003644 A JP 05003644A JP 364493 A JP364493 A JP 364493A JP 3089873 B2 JP3089873 B2 JP 3089873B2
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Description
【0001】
【産業上の利用分野】本発明はサーマルヘッドドライバ
ーなど電子装置の出力回路に関する。
ーなど電子装置の出力回路に関する。
【0002】
【従来の技術】図7はサーマルヘッドドライバーなどの
出力回路の従来例を示す回路図である。図7において、
出力回路はそのドレインが出力端子Oにそのソースが接
地端子にそれぞれ接続された出力段のN MOSFET
1と電圧端子V1 と接地端子間にその主端子が直列に接
続されたP MOSFET3と N MOSFET4と
からなる前段のインバータとで構成され、このP MO
SFET3とN MOSFET4の主端子の接続点は出
力段のN MOSFET1のゲートに接続され、これら
のゲートはそれぞれ入力端子Iに接続される。
出力回路の従来例を示す回路図である。図7において、
出力回路はそのドレインが出力端子Oにそのソースが接
地端子にそれぞれ接続された出力段のN MOSFET
1と電圧端子V1 と接地端子間にその主端子が直列に接
続されたP MOSFET3と N MOSFET4と
からなる前段のインバータとで構成され、このP MO
SFET3とN MOSFET4の主端子の接続点は出
力段のN MOSFET1のゲートに接続され、これら
のゲートはそれぞれ入力端子Iに接続される。
【0003】この出力回路の動作は次の通りである。入
力端子Iに「H」の信号を入力するとP MOSFET
3はオン,N MOSFET4はオフとなり、出力段の
NMOSFET1はそのゲートに電源端子V1 からP
MOSFET3を通してゲート電流が入力されてオンす
る。また、入力端子に「L」の信号を入力するとPMO
SFET3はオフ,N MOSFET4はオンとなり、
出力段のN MOSFET1はそのゲートが接地されて
オフする。
力端子Iに「H」の信号を入力するとP MOSFET
3はオン,N MOSFET4はオフとなり、出力段の
NMOSFET1はそのゲートに電源端子V1 からP
MOSFET3を通してゲート電流が入力されてオンす
る。また、入力端子に「L」の信号を入力するとPMO
SFET3はオフ,N MOSFET4はオンとなり、
出力段のN MOSFET1はそのゲートが接地されて
オフする。
【0004】このようにして入力端子Iに「H」あるい
は「L」の信号を入力することにより、出力端子Oと接
地端子間にオンあるいはオフの信号が出力される。
は「L」の信号を入力することにより、出力端子Oと接
地端子間にオンあるいはオフの信号が出力される。
【0005】
【発明が解決しようとする課題】前述の出力回路におい
ては、出力段のN MOSFETのターンオフあるいは
ターンオン時間が短かいとスイッチング時に回路にノイ
ズ電圧が発生しやすくなり、このノイズ電圧が高いと素
子を破壊する事故を生じることがある。この対策として
前段のインバータのN MOSFETあるいはP MO
SFETのゲート長を長くしてゲート容量を増大し、前
段のインバータのタンーオフあるいはターンオン時間を
延長して出力段のN MOSFETのターンオフあるい
はターンオン時間を延長しノイズ電圧を低減することが
行われるが、この場合、ターンオフあるいはターンオン
時間を0.8μSから1.0μSに延長するのに、例え
ばこの出力回路を半導体集積回路として形成した場合半
導体チップの面積を約10%増大する必要がある。この
ように半導体チップの面積が増大することはコスト上昇
要因となり、特に各表示ドットごとに出力回路が設けら
れるサーマルヘッドドライバーなど出力回路の個数が多
いとき特に問題となる。
ては、出力段のN MOSFETのターンオフあるいは
ターンオン時間が短かいとスイッチング時に回路にノイ
ズ電圧が発生しやすくなり、このノイズ電圧が高いと素
子を破壊する事故を生じることがある。この対策として
前段のインバータのN MOSFETあるいはP MO
SFETのゲート長を長くしてゲート容量を増大し、前
段のインバータのタンーオフあるいはターンオン時間を
延長して出力段のN MOSFETのターンオフあるい
はターンオン時間を延長しノイズ電圧を低減することが
行われるが、この場合、ターンオフあるいはターンオン
時間を0.8μSから1.0μSに延長するのに、例え
ばこの出力回路を半導体集積回路として形成した場合半
導体チップの面積を約10%増大する必要がある。この
ように半導体チップの面積が増大することはコスト上昇
要因となり、特に各表示ドットごとに出力回路が設けら
れるサーマルヘッドドライバーなど出力回路の個数が多
いとき特に問題となる。
【0006】本発明の目的は出力回路が形成されている
半導体チップの面積をそれ程大きくすることなく出力段
のMOSFETのターンオンあるいはターンオフ時間を
延長することにある。
半導体チップの面積をそれ程大きくすることなく出力段
のMOSFETのターンオンあるいはターンオフ時間を
延長することにある。
【0007】
【課題を解決するための手段】前述の目的を達成するた
めに、本発明は出力段の一極性チャンネルのMOSFE
Tと、電源端子と接地端子間に直列に接続され、かつそ
られのゲートが互に接続された他極性チャンネルおよび
一極性チャンネルの第1および第2のMOSFETとか
らなる前段のインバータとで構成された出力回路におい
て、前記第2のMOSFETと接地端子の間に限流要素
(以下第1の限流要素と称する)を設けるようにする。
あるいは前記第1のMOSFETと電源端子の間に限流
要素(以下第2の限流要素と称する)を設けるようにす
る。更にあるいは前記第2のMOSFETと接地端子の
間および前記第1のMOSFETと電源端子との間にそ
れぞれ第1および第2の限流要素を設けるようにする。
そして前記第1の限流要素はそのゲートにスレッシュ電
圧より僅かに高い電圧が印加される一極性チャンネルの
MOSFETからなり、前記第2の限流要素はそのゲー
トにスレッシュ電圧より僅かに高い電圧が印加される他
極性チャンネルのMOSFETからなるようにする。あ
るいは前記第1の限流要素は電流ミラー回路に構成され
て所定の電流値の電流を通電する一極性チャンネルのM
OSFETからなり、前記第2の限流要素は電流ミラー
回路に構成されて所定の電流値の電流を通電する他極性
チャンネルのMOSFETからなるようにする。
めに、本発明は出力段の一極性チャンネルのMOSFE
Tと、電源端子と接地端子間に直列に接続され、かつそ
られのゲートが互に接続された他極性チャンネルおよび
一極性チャンネルの第1および第2のMOSFETとか
らなる前段のインバータとで構成された出力回路におい
て、前記第2のMOSFETと接地端子の間に限流要素
(以下第1の限流要素と称する)を設けるようにする。
あるいは前記第1のMOSFETと電源端子の間に限流
要素(以下第2の限流要素と称する)を設けるようにす
る。更にあるいは前記第2のMOSFETと接地端子の
間および前記第1のMOSFETと電源端子との間にそ
れぞれ第1および第2の限流要素を設けるようにする。
そして前記第1の限流要素はそのゲートにスレッシュ電
圧より僅かに高い電圧が印加される一極性チャンネルの
MOSFETからなり、前記第2の限流要素はそのゲー
トにスレッシュ電圧より僅かに高い電圧が印加される他
極性チャンネルのMOSFETからなるようにする。あ
るいは前記第1の限流要素は電流ミラー回路に構成され
て所定の電流値の電流を通電する一極性チャンネルのM
OSFETからなり、前記第2の限流要素は電流ミラー
回路に構成されて所定の電流値の電流を通電する他極性
チャンネルのMOSFETからなるようにする。
【0008】
【作用】本発明は出力段の一極性チャンネルのMOSF
ETと、電源端子と接地端子間に直列に接続され、かつ
そられのゲートが互に接続された他極性チャンネルおよ
び一極性チャンネルの第1および第2のMOSFETと
からなる前段のインバータとで構成された出力回路にお
いて、前記第2のMOSFETと接地端子の間に限流要
素(以下第1の限流要素と称する)を設け、この第1の
限流要素はそのゲートにスレッシュ電圧より僅かに高い
電圧が印加される一極性チャンネルのMOSFETから
なるようにした。この場合このMOSFETは抵抗とし
て作用するので、出力段のMOSFETのゲート容量に
蓄積された電荷はこの抵抗を通して放電し、このゲート
容量とこの抵抗の抵抗値とで定まる時定数に対応して出
力段のMOSFETのターンオフ時間は延長される。あ
るいはこの第1の限流要素は電流ミラー回路に構成され
て所定の電流値の電流を通電する一極性チャンネルのM
OSFETからなるようにした。この場合出力段のMO
SFETのゲート容量に蓄積された電荷は前記の所定の
電流値の電流によって放電されるので、このゲート容量
とこの電流の電流値とで定まる時定数に対応して出力段
のMOSFETのターンオフ時間は延長される。あるい
は前記第1のMOSFETと電源端子の間に限流要素
(以下第2の限流要素と称する)を設け、この第2の限
流要素はそのゲートにスレッシュ電圧より僅かに高い電
圧が印加される他極性チャンネルのMOSFETとから
なるようにした。この場合このMOSFETは抵抗とし
て作用するので、出力段のMOSFETのゲート容量は
この抵抗を介して充電され、このゲート容量とこの抵抗
の抵抗値とで定まる時定数に対応して出力段のMOSF
ETのターンオン時間は延長される。あるいはこの第2
の限流要素は電流ミラー回路に構成されて所定の電流値
の電流を通電する他極性チャンネルのMOSFETから
なるようにした。この場合出力段のMOSFETのゲー
ト容量は前記の所定の電流値の電流によって充電される
ので、このゲート容量とこの電流の電流値とで定まる時
定数に対応して出力段のMOSFETのターンオン時間
は延長される。あるいは前記第2のMOSFETと接地
端子の間および前記第1のMOSFETと電源端子との
間にそれぞれ第1および第2の限流要素を設けるように
した。これら第1および第2の限流要素は前述と同様で
あり、出力段のMOSFETのターンオフ時間およびタ
ーンオン時間がそれぞれ延長される。
ETと、電源端子と接地端子間に直列に接続され、かつ
そられのゲートが互に接続された他極性チャンネルおよ
び一極性チャンネルの第1および第2のMOSFETと
からなる前段のインバータとで構成された出力回路にお
いて、前記第2のMOSFETと接地端子の間に限流要
素(以下第1の限流要素と称する)を設け、この第1の
限流要素はそのゲートにスレッシュ電圧より僅かに高い
電圧が印加される一極性チャンネルのMOSFETから
なるようにした。この場合このMOSFETは抵抗とし
て作用するので、出力段のMOSFETのゲート容量に
蓄積された電荷はこの抵抗を通して放電し、このゲート
容量とこの抵抗の抵抗値とで定まる時定数に対応して出
力段のMOSFETのターンオフ時間は延長される。あ
るいはこの第1の限流要素は電流ミラー回路に構成され
て所定の電流値の電流を通電する一極性チャンネルのM
OSFETからなるようにした。この場合出力段のMO
SFETのゲート容量に蓄積された電荷は前記の所定の
電流値の電流によって放電されるので、このゲート容量
とこの電流の電流値とで定まる時定数に対応して出力段
のMOSFETのターンオフ時間は延長される。あるい
は前記第1のMOSFETと電源端子の間に限流要素
(以下第2の限流要素と称する)を設け、この第2の限
流要素はそのゲートにスレッシュ電圧より僅かに高い電
圧が印加される他極性チャンネルのMOSFETとから
なるようにした。この場合このMOSFETは抵抗とし
て作用するので、出力段のMOSFETのゲート容量は
この抵抗を介して充電され、このゲート容量とこの抵抗
の抵抗値とで定まる時定数に対応して出力段のMOSF
ETのターンオン時間は延長される。あるいはこの第2
の限流要素は電流ミラー回路に構成されて所定の電流値
の電流を通電する他極性チャンネルのMOSFETから
なるようにした。この場合出力段のMOSFETのゲー
ト容量は前記の所定の電流値の電流によって充電される
ので、このゲート容量とこの電流の電流値とで定まる時
定数に対応して出力段のMOSFETのターンオン時間
は延長される。あるいは前記第2のMOSFETと接地
端子の間および前記第1のMOSFETと電源端子との
間にそれぞれ第1および第2の限流要素を設けるように
した。これら第1および第2の限流要素は前述と同様で
あり、出力段のMOSFETのターンオフ時間およびタ
ーンオン時間がそれぞれ延長される。
【0009】
【実施例】図1は本発明の出力回路の一実施例を示す回
路図である。図1に示す本発明の出力回路は図7に示す
従来の出力回路において、前段のインバータのN MO
SFET4と接地端子との間に、そのドレインがN M
OSFET4のソースにそのソースが接地端子にそれぞ
れ接続されるN MOSFET6を設け、このNMOS
FET6のゲートには電源端子V2 の電圧v2 が抵抗7
および8によって分圧されて入力される。
路図である。図1に示す本発明の出力回路は図7に示す
従来の出力回路において、前段のインバータのN MO
SFET4と接地端子との間に、そのドレインがN M
OSFET4のソースにそのソースが接地端子にそれぞ
れ接続されるN MOSFET6を設け、このNMOS
FET6のゲートには電源端子V2 の電圧v2 が抵抗7
および8によって分圧されて入力される。
【0010】この出力回路の動作は次の通りである。ま
ず、抵抗7および8の抵抗値を調整してN MOSFE
T6のゲートに入力される電圧をこのN MOSFET
6のスレッシュ電圧1.1Vより僅かに高い1.2Vと
するとこのN MOSFET6のドレイン・ソース間抵
抗は、例えば200KΩ程度となる。この状態で入力端
子Iに「L」の信号が入力された場合を考えると、前段
のインバータのP MOSFET3はオフ,N MOS
FET4はオンとなり、出力段のN MOSFET1の
ゲートはN MOSFET6のドレイン・ソースを通し
て接地される。これにより、出力段のN MOSFET
1のゲート容量に蓄積された電荷はこのN MOSFE
T6のドレイン・ソース間の抵抗、この例では200K
Ωの抵抗を通して放電するので、このゲート容量とN
MOSFET6のドレイン・ソース間の抵抗値とで定ま
る時定数に対応して、出力段のN MOSFET1のタ
ーンオフ時間は、例えば0.8μSから2.8μSに延
長される。
ず、抵抗7および8の抵抗値を調整してN MOSFE
T6のゲートに入力される電圧をこのN MOSFET
6のスレッシュ電圧1.1Vより僅かに高い1.2Vと
するとこのN MOSFET6のドレイン・ソース間抵
抗は、例えば200KΩ程度となる。この状態で入力端
子Iに「L」の信号が入力された場合を考えると、前段
のインバータのP MOSFET3はオフ,N MOS
FET4はオンとなり、出力段のN MOSFET1の
ゲートはN MOSFET6のドレイン・ソースを通し
て接地される。これにより、出力段のN MOSFET
1のゲート容量に蓄積された電荷はこのN MOSFE
T6のドレイン・ソース間の抵抗、この例では200K
Ωの抵抗を通して放電するので、このゲート容量とN
MOSFET6のドレイン・ソース間の抵抗値とで定ま
る時定数に対応して、出力段のN MOSFET1のタ
ーンオフ時間は、例えば0.8μSから2.8μSに延
長される。
【0011】なお、その他の動作については図7と同様
である。図2は本発明の出力回路の異なる実施例を示す
回路図である。図2に示す本発明の出力回路は図7に示
す従来の出力回路において、前段のインバータのP M
OSFET3と電源端子V1 との間に、そのドレインが
電源端子V1 にそのソースがP MOSFET3のドレ
インにそれぞれ接続されるP MOSFET9を設け、
このP MOSFET9のゲートには電源端子V2 の電
圧v2 が抵抗10および11によって分圧されて入力さ
れる。
である。図2は本発明の出力回路の異なる実施例を示す
回路図である。図2に示す本発明の出力回路は図7に示
す従来の出力回路において、前段のインバータのP M
OSFET3と電源端子V1 との間に、そのドレインが
電源端子V1 にそのソースがP MOSFET3のドレ
インにそれぞれ接続されるP MOSFET9を設け、
このP MOSFET9のゲートには電源端子V2 の電
圧v2 が抵抗10および11によって分圧されて入力さ
れる。
【0012】この出力回路の動作は次の通りである。ま
ず、抵抗10および11の抵抗値を調整してP MOS
FET9のゲートに入力される電圧をこのP MOSF
ET9のスレッシュ電圧1.1Vより僅かに高い1.2
VとするとこのP MOSFET9のドレイン・ソース
間抵抗は、例えば200KΩ程度となる。この状態で入
力端子Iに「H」の信号が入力された場合を考えると、
前段のインバータのPMOSFET3はオン,N MO
SFET4はオフとなり、出力段のN MOSFET1
のゲートはP MOSFET9のドレイン・ソースを通
して電源端子V1 に導通する。これにより、出力段のN
MOSFET1のゲートには電源端子V1 からP M
OSFET9のドレイン・ソース間の抵抗、この例では
200KΩの抵抗を通して充電されるので、ゲート容量
とP MOSFET9のドレイン・ソース間の抵抗値で
定まる時定数に対応して、出力段のN MOSFET1
のターンオン時間は、例えば0.8μSから2.8μS
に延長される。
ず、抵抗10および11の抵抗値を調整してP MOS
FET9のゲートに入力される電圧をこのP MOSF
ET9のスレッシュ電圧1.1Vより僅かに高い1.2
VとするとこのP MOSFET9のドレイン・ソース
間抵抗は、例えば200KΩ程度となる。この状態で入
力端子Iに「H」の信号が入力された場合を考えると、
前段のインバータのPMOSFET3はオン,N MO
SFET4はオフとなり、出力段のN MOSFET1
のゲートはP MOSFET9のドレイン・ソースを通
して電源端子V1 に導通する。これにより、出力段のN
MOSFET1のゲートには電源端子V1 からP M
OSFET9のドレイン・ソース間の抵抗、この例では
200KΩの抵抗を通して充電されるので、ゲート容量
とP MOSFET9のドレイン・ソース間の抵抗値で
定まる時定数に対応して、出力段のN MOSFET1
のターンオン時間は、例えば0.8μSから2.8μS
に延長される。
【0013】なお、その他の動作については図7と同様
である。図3は本発明の出力回路の更に異なる実施例を
示す回路図である。図3に示す本発明の出力回路は図7
に示す従来の出力回路において、前段のインバータのP
MOSFET4と接地端子との間に、そのドレインがN
MOSFET4のソースにそのソースが接地端子にそ
れぞれ接続されるN MOSFET6と、前段のインバ
ータのP MOSFET3と電源端子V1 との間に、そ
のドレインが電源端子V1 にそのソースがP MOSF
ET3のドレインにそれぞれ接続されるP MOSFE
T9とを設け、これらN MOSFET6とP MOS
FET9の各ゲートには電源端子V2 の電源v2 が抵抗
12,13および14によって印加される。
である。図3は本発明の出力回路の更に異なる実施例を
示す回路図である。図3に示す本発明の出力回路は図7
に示す従来の出力回路において、前段のインバータのP
MOSFET4と接地端子との間に、そのドレインがN
MOSFET4のソースにそのソースが接地端子にそ
れぞれ接続されるN MOSFET6と、前段のインバ
ータのP MOSFET3と電源端子V1 との間に、そ
のドレインが電源端子V1 にそのソースがP MOSF
ET3のドレインにそれぞれ接続されるP MOSFE
T9とを設け、これらN MOSFET6とP MOS
FET9の各ゲートには電源端子V2 の電源v2 が抵抗
12,13および14によって印加される。
【0014】この出力回路は図1に示す出力回路と図2
に示す出力回路の回路構成を併せて有するもので、その
動作はこれら出力回路の動作を併せたものである。図4
は本発明の出力回路の更に異なる実施例を示す回路図で
ある。図4は図1の抵抗7および8に代えて、そのドレ
インが抵抗16を介して電源端子V2 にそのソースが接
地端子にそれぞれ接続され、そのドレインとゲート間が
短絡されたN MOSFET15を設け、このN MO
SFET15のゲートを前段のインバータのN MOS
FET6のゲートに接続したものである。ここで、N
MOSFET15とN MOSFET6とは電流ミラー
回路を構成しており、抵抗16に流れる電流I0 に等し
い電流がN MOSFET6のドレイン・ソースを通し
て流れる(N MOSFET15とN MOSFET6
の容量が等しいとして)。
に示す出力回路の回路構成を併せて有するもので、その
動作はこれら出力回路の動作を併せたものである。図4
は本発明の出力回路の更に異なる実施例を示す回路図で
ある。図4は図1の抵抗7および8に代えて、そのドレ
インが抵抗16を介して電源端子V2 にそのソースが接
地端子にそれぞれ接続され、そのドレインとゲート間が
短絡されたN MOSFET15を設け、このN MO
SFET15のゲートを前段のインバータのN MOS
FET6のゲートに接続したものである。ここで、N
MOSFET15とN MOSFET6とは電流ミラー
回路を構成しており、抵抗16に流れる電流I0 に等し
い電流がN MOSFET6のドレイン・ソースを通し
て流れる(N MOSFET15とN MOSFET6
の容量が等しいとして)。
【0015】この出力回路の動作は次の通りである。ま
ず、抵抗16の抵抗値を調整して電流I0 の電流値を、
例えば25μAに調整する(例えば、電源端子V2 の電
圧v 2 を5V,抵抗16を200KΩとして)。この状
態で入力端子Iに「L」の信号が入力されると前段のイ
ンバータのP MOSFET3はオフ,N MOSFE
T4はオンとなり、出力段のN MOSFET1のゲー
トはN MOSFET6のドレイン・ソースを通して接
地される。ここで、このN MOSFET6はN MO
SFET15と電流ミラー回路を構成しているので、こ
のN MOSFET6のドレイン・ソースを通して流れ
る電流は抵抗16を流れる電流I0 に等しく制御され、
出力段のN MOSFET1のゲート容量に蓄積された
電荷はこの電流I0 によって、この例では25μAの電
流で放電されるので、このゲート容量と電流I0 の電流
値とで定まる時定数に対応して出力段のN MOSFE
T1のターンオフ時間は、例えば0.8μSから2.8
μSに延長される。
ず、抵抗16の抵抗値を調整して電流I0 の電流値を、
例えば25μAに調整する(例えば、電源端子V2 の電
圧v 2 を5V,抵抗16を200KΩとして)。この状
態で入力端子Iに「L」の信号が入力されると前段のイ
ンバータのP MOSFET3はオフ,N MOSFE
T4はオンとなり、出力段のN MOSFET1のゲー
トはN MOSFET6のドレイン・ソースを通して接
地される。ここで、このN MOSFET6はN MO
SFET15と電流ミラー回路を構成しているので、こ
のN MOSFET6のドレイン・ソースを通して流れ
る電流は抵抗16を流れる電流I0 に等しく制御され、
出力段のN MOSFET1のゲート容量に蓄積された
電荷はこの電流I0 によって、この例では25μAの電
流で放電されるので、このゲート容量と電流I0 の電流
値とで定まる時定数に対応して出力段のN MOSFE
T1のターンオフ時間は、例えば0.8μSから2.8
μSに延長される。
【0016】なお、その他の動作については図7と同様
である。図5は本発明の出力回路の更に異なる実施例を
示す回路図である。図5は図2の抵抗10および11に
代えて、そのドレインが電源端子V2 にそのソースが抵
抗16を介して接続端子にそれぞれ接続され、そのソー
スとゲート間が短絡されたP MOSFET17を設
け、このP MOSFET17のゲートを前段のインバ
ータのP MOSFET9のゲートに接続したものであ
る。ここで、P MOSFET17とP MOSFET
9とは電流ミラー回路を構成しており、抵抗16に流れ
る電流I0 に等しい電流がP MOSFET9のドレイ
ン・ソースを通して流れる(P MOSFET17とP
MOSFET6の容量が等しいとして)。
である。図5は本発明の出力回路の更に異なる実施例を
示す回路図である。図5は図2の抵抗10および11に
代えて、そのドレインが電源端子V2 にそのソースが抵
抗16を介して接続端子にそれぞれ接続され、そのソー
スとゲート間が短絡されたP MOSFET17を設
け、このP MOSFET17のゲートを前段のインバ
ータのP MOSFET9のゲートに接続したものであ
る。ここで、P MOSFET17とP MOSFET
9とは電流ミラー回路を構成しており、抵抗16に流れ
る電流I0 に等しい電流がP MOSFET9のドレイ
ン・ソースを通して流れる(P MOSFET17とP
MOSFET6の容量が等しいとして)。
【0017】この出力回路の動作は次の通りである。ま
ず、抵抗16の抵抗値を調整して電流I0 の電流値を、
例えば25μAに調整する(例えば、電源端子V2 の電
圧v 2 を5V,抵抗16を200KΩとして)。この状
態で入力端子Iに「H」の信号が入力されると前段のイ
ンバータ回路のP MOSFET3はオン,N MOS
FET4はオフとなり、出力段のN MOSFET1の
ゲートはP MOSFET9のドレイン・ソースを通し
て電源端子V1 に導通する。ここで、このPMOSFE
T9はP MOSFET17と電流ミラー回路を構成し
ているので、このP MOSFET9のドレイン・ソー
スを通して流れる電流は抵抗16を流れる電流I0 に等
しく制御され、出力段のN MOSFET1のゲート容
量はこの電流I0 によって、この例では25μAの電流
で充電されるので、このゲート容量と電流I0 の電流値
とで定まる時定数対応して出力段のN MOSFET1
のターンオン時間は、例えば0.8μSから2.8μS
に延長される。
ず、抵抗16の抵抗値を調整して電流I0 の電流値を、
例えば25μAに調整する(例えば、電源端子V2 の電
圧v 2 を5V,抵抗16を200KΩとして)。この状
態で入力端子Iに「H」の信号が入力されると前段のイ
ンバータ回路のP MOSFET3はオン,N MOS
FET4はオフとなり、出力段のN MOSFET1の
ゲートはP MOSFET9のドレイン・ソースを通し
て電源端子V1 に導通する。ここで、このPMOSFE
T9はP MOSFET17と電流ミラー回路を構成し
ているので、このP MOSFET9のドレイン・ソー
スを通して流れる電流は抵抗16を流れる電流I0 に等
しく制御され、出力段のN MOSFET1のゲート容
量はこの電流I0 によって、この例では25μAの電流
で充電されるので、このゲート容量と電流I0 の電流値
とで定まる時定数対応して出力段のN MOSFET1
のターンオン時間は、例えば0.8μSから2.8μS
に延長される。
【0018】なお、その他の動作については図7と同様
である。図6は本発明の出力回路の更に異なる実施例を
示す回路図である。図6は図3の抵抗12,13および
14に代えて、そのソースが接地端子に接続されそのド
レインとゲート間が短絡されたN MOSFET15
と、そのドレインが電源端子V1 に接続され、そのソー
スとゲート間が短絡されたP MOSFET17と、こ
のP MOSFET17のソースとN MOSFET1
5のドレインとの間に接続された抵抗16とを設け、N
MOSFET15のゲートをN MOSFET6のゲ
ートに、P MOSFET17のゲートをP MOSF
ET9のゲートに接続したものである。
である。図6は本発明の出力回路の更に異なる実施例を
示す回路図である。図6は図3の抵抗12,13および
14に代えて、そのソースが接地端子に接続されそのド
レインとゲート間が短絡されたN MOSFET15
と、そのドレインが電源端子V1 に接続され、そのソー
スとゲート間が短絡されたP MOSFET17と、こ
のP MOSFET17のソースとN MOSFET1
5のドレインとの間に接続された抵抗16とを設け、N
MOSFET15のゲートをN MOSFET6のゲ
ートに、P MOSFET17のゲートをP MOSF
ET9のゲートに接続したものである。
【0019】この出力回路は図4に示す出力回路と図5
に示す出力回路の回路構成を併せて有するもので、その
動作はこれら出力回路の動作を併せたものである。前述
の図4〜6に示す実施例において、抵抗16を通して流
れる電流I0 の電流値は、前述のように抵抗16の抵抗
値を調整して設定してもよいし、あるいは電源端子V2
の電圧v2 の電圧値を調整して設定してもよい。
に示す出力回路の回路構成を併せて有するもので、その
動作はこれら出力回路の動作を併せたものである。前述
の図4〜6に示す実施例において、抵抗16を通して流
れる電流I0 の電流値は、前述のように抵抗16の抵抗
値を調整して設定してもよいし、あるいは電源端子V2
の電圧v2 の電圧値を調整して設定してもよい。
【0020】また、図1〜図6に示す実施例において、
図7に示す従来の回路に追加し設けたN MOSFET
6,P MOSFET9,N MOSFET15,P
MOSFET17および抵抗7,8,10,11,1
2,13,14,16はゲート制御用のごく小容量であ
り、これらを設けても半導体チップの面積はそれ程増大
することはない。
図7に示す従来の回路に追加し設けたN MOSFET
6,P MOSFET9,N MOSFET15,P
MOSFET17および抵抗7,8,10,11,1
2,13,14,16はゲート制御用のごく小容量であ
り、これらを設けても半導体チップの面積はそれ程増大
することはない。
【0021】なお、図1〜図6に示す実施例においては
出力段のMOSFETはN MOSFETとして説明し
たが、P MOSFETの場合この極性としに応じて、
前段のインバータの各MOSFETあるいは各実施例で
追加したMOSFETの極性を選定することで同様に実
施できることは勿論である。
出力段のMOSFETはN MOSFETとして説明し
たが、P MOSFETの場合この極性としに応じて、
前段のインバータの各MOSFETあるいは各実施例で
追加したMOSFETの極性を選定することで同様に実
施できることは勿論である。
【0022】
【発明の効果】本発明の出力回路は出力段のMOSFE
Tのターンオフ時間あるいはターンオン時間を延長して
スイッチング時における回路のノイズ電圧を低減したの
で回路の信頼性が向上するとともに、半導体集積回路と
して形成した場合に半導体チップの面積がそれ程増大す
ることがなく低コストとなる。このことは、特に出力回
路の個数の多いサーマルヘッドドライバーなどで効果が
大きい。
Tのターンオフ時間あるいはターンオン時間を延長して
スイッチング時における回路のノイズ電圧を低減したの
で回路の信頼性が向上するとともに、半導体集積回路と
して形成した場合に半導体チップの面積がそれ程増大す
ることがなく低コストとなる。このことは、特に出力回
路の個数の多いサーマルヘッドドライバーなどで効果が
大きい。
【図1】本発明の出力回路の一実施例を示す回路図
【図2】本発明の出力回路の異なる実施例を示す回路図
【図3】本発明の出力回路の更に異なる実施例を示す回
路図
路図
【図4】本発明の出力回路の更に異なる実施例を示す回
路図
路図
【図5】本発明の出力回路の更に異なる実施例を示す回
路図
路図
【図6】本発明の出力回路の更に異なる実施例を示す回
路図
路図
【図7】従来の出力回路の一例を示す回路図
1 N MOSFET(出力段の) 3 P MOSFET(前段のインバータの第1の) 4 N MOSFET(前段のインバータの第2の) 6 N MOSFET(第1の限流要素) 9 P MOSFET(第2の限流要素)
フロントページの続き (56)参考文献 特開 平3−169121(JP,A) 特開 平2−94704(JP,A) 特開 平3−135217(JP,A) 特開 平4−87373(JP,A) 特開 平6−85648(JP,A) 特開 平6−85633(JP,A) 実開 平3−45658(JP,U) 実開 平2−4318(JP,U) (58)調査した分野(Int.Cl.7,DB名) H03K 17/00 - 17/70
Claims (10)
- 【請求項1】出力段の一極性チャンネルのMOSFET
と、電源端子と接地端子間に直列に接続され、かつそら
れのゲートが互に接続された他極性チャンネルおよび一
極性チャンネルの第1および第2のMOSFETとから
なる前段のインバータとで構成された出力回路におい
て、前記第2のMOSFETと接地端子の間に、電流ミ
ラー回路に構成されて所定の電流値の電流を通電する一
極性チャンネルのMOSFETからなる限流要素を設け
たことを特徴とする出力回路。 - 【請求項2】出力段の一極性チャンネルのMOSFET
と、電源端子と接地端子間に直列に接続され、かつそら
れのゲートが互に接続された他極性チャンネルおよび一
極性チャンネルの第1および第2のMOSFETとから
なる前段のインバータとで構成された出力回路におい
て、前記第1のMOSFETと電源端子の間に、電流ミ
ラー回路に構成されて所定の電流値の電流を通電する他
極性チャンネルのMOSFETからなる限流要素を設け
たことを特徴とする出力回路。 - 【請求項3】出力段の一極性チャンネルのMOSFET
と、電源端子と接地端子間に直列に接続され、かつそら
れのゲートが互に接続された他極性チャンネルおよび一
極性チャンネルの第1および第2のMOSFETとから
なる前段のインバータとで構成された出力回路におい
て、前記第2のMOSFETと接地端子の間および前記
第1のMOSFETと電源端子との間にそれぞれ、電流
ミラー回路に構成されて所定の電流値の電流を通電する
一極性チャンネルのMOSFETからなる第1の限流要
素および電流ミラー回路に構成されて所定の電流値の電
流を通電する他極性チャンネルのMOSFETからなる
第2の限流要素を設けたことを特徴とする出力回路。 - 【請求項4】出力段の一極性チャンネルのMOSFET
と、電源端子と接地端子間に直列に接続され、かつそら
れのゲートが互に接続された他極性チャンネルおよび一
極性チャンネルの第1および第2のMOSFETとから
なる前段のインバータとで構成された出力回路におい
て、前記第2のMOSFETと接地端子の間に、ゲート
にスレッシュ電圧より僅かに高い電圧が印加される一極
性チャンネルのMOSFETからなる限流要素を設けた
ことを特徴とする出力回路。 - 【請求項5】出力段の一極性チャンネルのMOSFET
と、電源端子と接地 端子間に直列に接続され、かつそら
れのゲートが互に接続された他極性チャンネルおよび一
極性チャンネルの第1および第2のMOSFETとから
なる前段のインバータとで構成された出力回路におい
て、前記第1のMOSFETと電源端子の間に、ゲート
にスレッシュ電圧より僅かに高い電圧が印加される他極
性チャンネルのMOSFETからなる限流要素を設けた
ことを特徴とする出力回路。 - 【請求項6】出力段の一極性チャンネルのMOSFET
と、電源端子と接地端子間に直列に接続され、かつそら
れのゲートが互に接続された他極性チャンネルおよび一
極性チャンネルの第1および第2のMOSFETとから
なる前段のインバータとで構成された出力回路におい
て、前記第2のMOSFETと接地端子の間および前記
第1のMOSFETと電源端子との間にそれぞれゲート
にスレッシュ電圧より僅かに高い電圧が印加される一極
性チャンネルのMOSFETからなる第1の限流要素お
よびゲートにスレッシュ電圧より僅かに高い電圧が印加
される他極性チャンネルのMOSFETからなる第2の
限流要素を設けたことを特徴とする出力回路。 - 【請求項7】請求項4に記載の出力回路において、前記
限流要素としての一極性チャンネルMOSFETのドレ
イン・ソース間抵抗値と前記出力段の一極性チャンネル
MOSFETのゲート容量とで定まる時定数にて前記出
力段の一極性チャンネルMOSFETのターンオフ時間
を遅延させることを特徴とする出力回路。 - 【請求項8】請求項5に記載の出力回路において、前記
限流要素としての他極性チャンネルMOSFETのドレ
イン・ソース間抵抗値と前記出力段の一極性チャンネル
MOSFETのゲート容量とで定まる時定数にて前記出
力段の一極性チャンネルMOSFETのターンオン時間
を遅延させることを特徴とする出力回路。 - 【請求項9】請求項6に記載の出力回路において、前記
第1の限流要素としての一極性チャンネルMOSFET
のドレイン・ソース間抵抗値と前記出力段の一極性チャ
ンネルMOSFETのゲート容量とで定まる時定数にて
前記出力段の一極性チャンネルMOSFETのターンオ
フ時間を遅延させ、前記第2の限流要素としての他極性
チャンネルMOSFETのドレイン・ソース間抵抗値と
前記出 力段の一極性チャンネルMOSFETのゲート容
量とで定まる時定数にて前記出力段の一極性チャンネル
MOSFETのターンオン時間を遅延させることを特徴
とする出力回路。 - 【請求項10】半導体集積回路として形成されたことを
特徴とする請求項1ないし9の出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05003644A JP3089873B2 (ja) | 1993-01-13 | 1993-01-13 | 出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05003644A JP3089873B2 (ja) | 1993-01-13 | 1993-01-13 | 出力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06216735A JPH06216735A (ja) | 1994-08-05 |
JP3089873B2 true JP3089873B2 (ja) | 2000-09-18 |
Family
ID=11563194
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05003644A Expired - Fee Related JP3089873B2 (ja) | 1993-01-13 | 1993-01-13 | 出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3089873B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3736227B2 (ja) * | 1999-09-20 | 2006-01-18 | 富士電機デバイステクノロジー株式会社 | ドライブ回路 |
JP2004072424A (ja) * | 2002-08-06 | 2004-03-04 | Denso Corp | Mosゲートトランジスタのゲート駆動回路 |
JP4935294B2 (ja) * | 2006-10-18 | 2012-05-23 | 富士電機株式会社 | 絶縁ゲート型デバイスの駆動回路 |
JP5119894B2 (ja) * | 2007-12-06 | 2013-01-16 | 富士電機株式会社 | ドライバ回路 |
KR101675562B1 (ko) * | 2010-05-04 | 2016-11-11 | 삼성전자주식회사 | 전원 장치 |
US8564065B2 (en) * | 2011-06-03 | 2013-10-22 | Analog Devices, Inc. | Circuit architecture for metal oxide semiconductor (MOS) output driver electrical overstress self-protection |
CN105191135B (zh) | 2013-06-14 | 2018-01-02 | 富士电机株式会社 | 栅极驱动电路 |
JP5791758B1 (ja) * | 2014-05-15 | 2015-10-07 | 三菱電機株式会社 | ゲート駆動回路 |
-
1993
- 1993-01-13 JP JP05003644A patent/JP3089873B2/ja not_active Expired - Fee Related
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JPH06216735A (ja) | 1994-08-05 |
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