JP2004072424A - Mosゲートトランジスタのゲート駆動回路 - Google Patents
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Abstract
【解決手段】入力信号が“High” レベルの場合には出力端子から外部に電流を供給し入力信号が“ Low” レベルの場合には前記出力端子から外部の電流を吸引する第1のゲート駆動回路と、入力信号が“High” レベルの場合に出力端子から外部に電流を供給する第2のゲート駆動回路の出力端子にダイオードをアノードを該出力端子側にして直列接続した回路と、を並列接続してゲート駆動回路を構成する。第1のゲート駆動回路の出力電圧は、第2のゲート駆動回路の出力電圧より高く設定しておく。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、MOSゲートを有する高出力のNチャネル型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)、IGBT(Insulated Gate Bipolar Transistor)等の電圧駆動型トランジスタを出力トランジスタとして用いた負荷駆動回路に係り、特にそのMOSゲートを駆動するゲート駆動回路(以下、単にゲート駆動回路という)に関する。
【0002】
【従来の技術】
入力部にMOSゲートを有するMOSFET、IGBT等の電圧駆動型トランジスタは、高出力性能と秀でた高速スイッチング性能、及びゲート駆動の容易性が注目され、各種スイッチング電源、自動車電装品、OA機器等の分野で多用されている。そして現在も更に高出力化、高速化、低消費電力化に向けて開発努力が続けられている。
【0003】
図7は、そうした高出力のMOSゲートトランジスタを出力段に用いた負荷駆動回路の代表的回路構成を示したものである。なお、MOSゲートトランジスタは電圧駆動型であり、MOSFETもIGBTも同じゲート駆動回路を適用できるので、本明細書においてはMOSFET(以下MOSトランジスタという)の場合について説明する。
【0004】
図7中の負荷駆動回路1は、出力回路2とゲート駆動回路3とから構成されている。後述する本発明の一実施形態においても、この出力回路2とゲート駆動回路3を採用している。従って、ここでこれらの回路の構成と動作について詳述し、後述の実施形態では重複説明を省略することとする。
【0005】
出力回路2は、Nチャネル型MOSトランジスタ(以下、NMOSトランジスタという)TN1と2個のツェナーダイオードZD1、ZD2とで構成されている。出力トランジスタTN1には、ドレイン電流容量とドレイン−ソース間耐圧が共に大きく、且つスイッチング速度の速いNMOSトランジスタTN1が使用される。NMOSトランジスタTN1のドレインは、負荷駆動回路1の出力端子である出力ノードNout3に接続されており、この出力ノードNout3と電源ノードVlとの間に負荷RLが接続される。NMOSトランジスタTN1のソースは、接地ノードGNDに接続される。NMOSトランジスタTN1のゲートは、出力回路2の入力端子である入力ノードNg1に接続される。入力ノードNg1と接地ノードGNDとの間には、逆方向に直列接続されたツェナーダイオードZD1、ZD2が接続され、NMOSトランジスタTN1のゲート絶縁膜を過電圧から保護している。入力ノードNg1に加えられる信号により、NMOSトランジスタTN1がスイッチング動作を行い、負荷RLに流れる電流を開閉する。
【0006】
ゲート駆動回路3は、NMOSトランジスタTN2、NPNトランジスタTR1、抵抗R1、定電流源Iddとで構成される。NMOSトランジスタTN2のゲートは、ゲート駆動回路3の入力端子であると共に負荷駆動回路1の入力端子でもある入力ノードVinに接続されている。NMOSトランジスタTN2のソースとNPNトランジスタTR1のエミッタは、共に接地ノードGNDに接続される。NMOSトランジスタTN2のドレインは、NPNトランジスタTR1のベースに接続される。また、電源ノードVdとNMOSトランジスタTN2のドレインとの間には抵抗R1が、電源ノードVdとNPNトランジスタTR2のコレクタとの間には定電流源Iddが接続される。NPNトランジスタTR1のコレクタは、ゲート駆動回路2の出力端子である出力ノードNout1を介して、出力回路2の入力ノードNg1に接続されている。
【0007】
入力ノードVinへの入力信号として、入力段のNMOSトランジスタTN2をターンONさせるのに十分な“ High”レベル信号が与えられた場合を考える。NMOSトランジスタTN2はターンONし、抵抗R1を通った電流はNMOSトランジスタTN2を通って接地ノードGNDに流れる。NPNトランジスタTR1はベース電流が流れなくなってターンOFFする。このとき定電流源Iddが供給する定電流Id1は、全て出力ノードNout1より流出して出力回路2の入力ノードNg1に流れ込む。
【0008】
入力ノードNg1に流れ込んだ電流Id1は、NMOSトランジスタTN1のゲートと接地ノードGND間の容量(図示しない。以下、ゲート容量という)を充電する。充電によりNMOSトランジスタTN1のゲート電位は上昇していき、やがてNMOSトランジスタTN1はターンONして負荷RLに電流が流れる。入力ノードNg1の電圧が、ツェナーダイオードZD1のブレークダウン電圧とツェナーダイオードZD2の順方向電圧降下の和より大きくなると、電流Id1はツェナーダイオードZD1、ZD2を通って接地ノードGNDに流れ込むようになり、NMOSトランジスタTN1のゲート電位の上昇は止まり、ゲート保護膜は過電圧から保護される。
【0009】
即ち、ゲート駆動回路3に“High” レベルの入力信号が与えられた場合には、ゲート駆動回路3から出力回路2に電流Id1が供給される。供給された電流Id1により、出力段のNMOSトランジスタTN1のゲート電圧が上昇してTN1はターンONし、電源ノードV1から負荷RLを通った電流が、NMOSトランジスタTN1を通って接地ノードGNDに流れる。こうして負荷RLが駆動される。
【0010】
逆に、入力ノードVinへの入力信号として、接地ノードGNDの電位に近い“Low ”レベル信号が与えられた場合を考える。NMOSトランジスタTN2はターンOFFし、抵抗R1を通った電流はNPNトランジスタTR1のベースに流れ込み、NPNトランジスタTR1をターンONさせる。定電流源Iddが供給する電流Id1は、全てNPNトランジスタTR1を通って接地ノードGNDに流れる。
【0011】
これと同時に、NMOSトランジスタTN1のゲート容量を充電していた電荷は、入力ノードNg1、出力ノードNout1を通って逆流し、NPNトランジスタTR1によって接地ノードGNDに放電させられる。これにより、NMOSトランジスタTN1は、ゲート電位が降下してターンOFFし、負荷RLに流れていた電流は遮断される。
このように、入力ノードVinに印加する入力電圧信号を“ High ”レベル、“ Low ”レベルと切り換えることにより、負荷RLに流れる電流が開閉される。
【0012】
ゲート駆動回路2の入力ノードVinに印加される入力信号は、NMOSトランジスタTN2のゲートを駆動するのみであるので、入力ノードVinからは殆ど電流が流れ込まない。従って、入力ノードVinを操作するのに要する電力は殆どゼロである。他方、出力トランジスタであるNMOSトランジスタTN1には、高出力MOSトランジスタが使用されているため、大きな負荷電力を開閉することができる。即ち、この負荷駆動回路1は、極めて小さい駆動電力で、大きな負荷電力を開閉できる特徴を持っており、それゆえに各種ロジック回路の出力信号により外部の大きな負荷を駆動する負荷駆動回路として多用されている。
【0013】
【発明が解決しようとする課題】
上述した従来のゲート駆動回路3は、電圧駆動の回路方式であるため、外部から与える駆動電力は極めて小さくて済む。また、出力段も電圧駆動式の高出力MOSトランジスタを使用しているため極めて小電力で負荷の大電流を開閉できる。しかも、この大電流の開閉はON/OFF動作によるため、MOSトランジスタ自体で消費される電力は少ないという利点を有する。しかし、MOSトランジスタ以外の回路部分において電力が消費されるという問題がある。
【0014】
従来技術の図7においては、入力ノードVinが“ High ”レベルに維持されている状態では、定電流源Iddから供給された電流Id1は、ツェナーダイオードZD1、ZD2を通って接地ノードGNDに流れる。この場合、ツェナーダイオードZD1および定電流源Iddで電力が消費される。その値は、電源ノードVdの電圧値に、定電流源Iddが供給する電流Id1の値を掛けた値である。
【0015】
また、入力ノードVinを“ Low ”レベルに維持している状態では、定電流源Iddから供給された電流Id1は、NPNトランジスタTR1を通って接地ノードGNDに流れる。この場合も定電流源Iddで電力が消費され、その値も電源ノードVdの電圧値に定電流源Iddが供給する電流Id1の値を掛けた値である。この他、抵抗R1でも僅かの電力が消費される。
【0016】
この定電流源Iddが供給する電流Id1による電力を低減させる方法としては、次の二つの方法が考えられる。第1の方法は、ツェナーダイオードZD1、ZD2を取り付けない方法である。しかし、電源ノードVdの電圧がNMOSトランジスタTN1のゲート絶縁耐圧より高い場合には、ゲート絶縁膜保護のためにツェナーダイオードZD1、ZD2を外すことはできない。
【0017】
第2の方法は、定電流源Iddの供給する電流Id1の値を下げることである。しかし、電流Id1の値を下げることはNMOSトランジスタTN1のゲート容量を充電する充電電流を絞ることを意味し、NMOSトランジスタTN1のターンON時間が長くなってスイッチング速度の低下をきたす。従って、電流Id1の値を絞ることにも問題がある。
【0018】
本発明は、かかる問題を解決するためになされたもので、その目的は、出力段のMOSトランジスタのターンON時間を短縮すると共に、内部の消費電力も低減できるMOSゲートトランジスタのゲート駆動回路を提供することにある。
【0019】
【課題を解決するための手段】
上記目的を達成するために、請求項1に記載の発明は、MOSゲートを有するトランジスタのゲート駆動回路であって、入力信号が“High” レベルの場合には第1の出力ノードから外部に電流を供給し、入力信号が“ Low” レベルの場合には前記第1の出力ノードから外部の電流を吸引する第1のゲート駆動回路と、入力信号が“High” レベルの場合に、第2の出力ノードから外部に電流を供給する第2のゲート駆動回路の前記第2の出力ノードにアノードを第2の出力ノード側にしてダイオードを直列接続した回路とを並列接続したものである。但し、前記第1、第2のゲート駆動回路は、入力信号を共に“High” レベルに保ち第1及び第2の出力ノードを開放にして各々の回路を単独に動作させた場合には、前記第1のゲート駆動回路の出力電圧が前記第2のゲート駆動回路の出力電圧よりも高くなるように構成したものである。
【0020】
このように構成することで、出力段のMOSトランジスタがターンONするまでは、第1、第2のゲート駆動回路からゲート容量を充電する電流が供給されるためにターンON時間が短くなる。また、一旦ターンONした後は、第1のゲート駆動回路のみから電流が供給されるようになり、その電流値は絞っても差し支えないのでゲート駆動回路及び出力回路での消費電力を低減できる効果がある。
【0021】
請求項2に記載の発明は、請求項1に記載の発明において、前記第1のゲート駆動回路は、入力信号が“High” レベルの場合には、内部の定電流源から前記第1の出力ノードを経て外部に電流を供給するように構成したことを特徴とするものである。
このように構成することで、請求項1の発明と同様の効果が得られる他、定電流源からゲート充電電流を供給するので、充電がかなり進んだ段階でも一定速度でゲート電圧を上昇させることができる。
【0022】
請求項3に記載の発明は、請求項1に記載の発明において、前記第1のゲート駆動回路は、入力信号が“High” レベルの場合には、該第1のゲート駆動回路の電源ノードから供給された電流が、該電源ノードと前記第1の出力ノード間に接続した抵抗を通って前記第1の出力ノードから外部に流出するように構成されていることを特徴とするものである。
このように構成することで、請求項1の発明と同様の効果が得られる他、抵抗を使用することで第1のゲート駆動回路の構成を簡単にすることができる。
【0023】
請求項4に記載の発明は、請求項1ないし3の何れかに記載の発明において、前記第1のゲート駆動回路は、入力信号が“ Low” レベルの場合には、前記第1の出力ノードと接地ノードとの間に接続したトランジスタにより前記第1の出力ノードを経て外部から電流を吸引して接地ノードに流すように構成したことを特徴とするものである。
このように構成することで、請求項1の発明と同様の効果が得られる他、短時間内に前記ゲート容量に充電された電荷を接地ノードに放電させることができ、ターンOFF時間を短くできる利点がある。
【0024】
請求項5に記載の発明は、請求項1ないし4の何れかに記載の発明において、前記第2のゲート駆動回路は、入力信号が“High” レベルの場合には、該第2のゲート駆動回路の電源ノードと前記第2の出力ノード間に接続したトランジスタを通して外部に電流を供給するように構成したことを特徴とするものである。 このように構成することで、請求項1の発明と同様の効果が得られる他、ターンON時に第2のゲート駆動回路から前記ゲート容量に大電流を供給できるため、ターンON時間が短くなる効果がある。
【0025】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図1は、本発明の一実施形態である負荷駆動回路の回路図である。負荷駆動回路4は、出力回路5とゲート駆動回路6とで構成される。ゲート駆動回路6は、第1のゲート駆動回路6a、第2のゲート駆動回路6bとダイオードD1とを備える。このうち出力回路5と第1のゲート駆動回路6aの回路構成及び動作は、それぞれ「従来の技術」の項で説明した図7中の出力回路2とゲート駆動回路3と同じであるので、同一部分には同一符号が付してある。以下、同一部分については説明を省略し、異なる部分について説明する。
【0026】
第2のゲート駆動回路6bは、PMOSトランジスタTP1、NMOSトランジスタTN3、抵抗R2とを備える。NMOSトランジスタTN3のゲートは、負荷駆動回路1の入力端子でもある入力ノードVinに第1のゲート駆動回路6aのNMOSトランジスタTN2のゲートと共に共通に接続されている。ソースは接地ノードGNDに接続される。また、電源ノードVcと NMOSトランジスタTN3のドレインとの間には抵抗R2が接続され、PMOSトランジスタTP1のソースは電源ノードVcと、ゲートはNMOSトランジスタTN3のドレインに接続される。PMOSトランジスタTP1のドレインは、第2のゲート駆動回路6bの出力端子である出力ノードNout2にも接続されている。
【0027】
第2のゲート駆動回路6bの入力ノードVinに“ High”レベルの入力信号が与えられると、NMOSトランジスタTN3はターンONし、ドレインの電位は“Low ”レベルとなる。これによりPMOSトランジスタTP1は、ゲート電位が“ Low ”レベルになるためターンONし、電源ノードVcからPMOSトランジスタTP1を通った電流Id2が出力ノードNout2を通って流出する。
【0028】
逆に第2のゲート駆動回路6bの入力ノードVinが“ Low ”レベルにされた場合は、NMOSトランジスタTN3はターンOFFし、そのドレイン電位は“ High”レベルになる。これによりPMOSトランジスタTP1はゲート電位が“ High”レベルになるためターンOFFし、出力ノードNout2からの電流Id2の流出は止まる。
【0029】
以上の第1、第2のゲート駆動回路6a、6b、出力回路5、ダイオードD1は次のように接続されて、負荷駆動回路4を構成している。
第1のゲート駆動回路6aの出力ノードNout1は、出力回路5の入力ノードNg1に直接、接続される。第2のゲート駆動回路6bの出力ノードNout2は、ダイオードD1を介して出力回路5の入力ノードNg1に接続される。ダイオードD1は、アノードが出力ノードNout2側になるようにして接続されている。即ち、負荷駆動回路4の入力端子である入力ノードVinと、出力回路5の入力ノードNg1との間に、第1のゲート駆動回路6aと、第2のゲート駆動回路6bとダイオードD1の直列回路とが、並列に接続された回路構成となっている。
【0030】
但し、ここで第1、第2のゲート駆動回路6a、6bは、入力ノードVinの電圧を“High” レベルに保ち、出力ノードNout1、Nout2を共に開放状態にして各々の回路を単独に動作させた場合には、第1のゲート駆動回路6aの出力電圧が第2のゲート駆動回路6bの出力電圧よりも高くなるように、第1のゲート駆動回路6aの電源ノードVd、第2のゲート駆動回路6bの電源ノードVcの電圧が設定されている。その理由と作用については、負荷駆動回路4の次の全体動作の説明の中で述べる。
【0031】
次に負荷駆動回路4の全体の動作を説明する。
負荷駆動回路4の入力端子である入力ノードVinに“ High”レベルの入力信号が印加された場合を説明する。この場合、前述したように第1のゲート駆動回路6aの出力ノードNout1からは、定電流源Iddが供給する定電流Id1が流出する。また、第2のゲート駆動回路6bの出力ノードNout2からも、前述したように電流Id2が流出する。
【0032】
電流Id1と電流Id2は、共に出力回路5の入力ノードNg1に流入し、NMOSトランジスタTN1のゲート容量を充電する。即ち、NMOSトランジスタTN1のゲート容量は、電流Id1と電流Id2の双方の電流の和により充電される。従って、NMOSトランジスタTN1のゲート電圧は、従来技術の図7に示すゲート駆動回路3のみによる充電の場合よりも速い速度で上昇し、結果としてドレイン−ソース間の抵抗が従来技術の場合よりも速くターンON状態の低抵抗値まで低下する。即ち、ターンON状態に至る時間が短くなる。
【0033】
ところで前述したように、入力ノードVinを“ High”レベルに維持した場合の出力電圧は、第2のゲート駆動回路6bの出力電圧の方が第1のゲート駆動回路6aの出力電圧よりも低くなるように各々の電源ノードVc、Vdの電圧が設定してある。従って、出力回路5の入力ノードNg1の電圧が上昇し、その値が第2のゲート駆動回路6bの前記出力電圧に等しくなると、第2のゲート駆動回路6bから入力ノードNg1への電流Id2の供給が止まる。この電流供給が止まるときの入力ノードNg1の電圧は、第2のゲート駆動回路6bの電源ノードVcの電圧からダイオードD1の順方向電圧降下を引いた値にほぼ等しい値である。
【0034】
第2のゲート駆動回路6bからの電流供給が止まった後は、第1のゲート駆動回路6aからの電流Id1のみが、出力回路5の入力ノードNg1に供給される。この段階における負荷駆動回路4の動作は、従来技術の図7の駆動回路1の動作と同じである。NMOSトランジスタTN1のゲート容量は、第1のゲート駆動回路6aからの電流Id1で更に充電されてゲート電圧が上昇を続ける。これによりドレイン−ソース間のON抵抗は更に低下する。ゲート電圧がツェナーダイオードZD1のブレークダウン電圧にツェナーダイオードZD2の順方向電圧降下を加えた値に達すると、第1のゲート駆動回路6aから供給される電流Id1は、ツェナーダイオードZD1、ZD2を通って接地ノードGNDに流れるようになる。それによりゲート電圧の上昇は止まる。
【0035】
図2と図3は、図1の実施形態の場合のターンON時間を図7の従来回路の場合と比較した測定例である。図2には、出力トランジスタであるNMOSトランジスタTN1のドレイン−ソース間電圧Vdsの変化が、図3にはゲート−ソース間の電圧Vgsの変化が示してある。横軸は、入力ノードVinに“ High”レベル信号を印加した瞬間からの経過時間である。
【0036】
測定条件としては、負荷RLとして抵抗を使用し、負荷RLの電源ノードVlの電圧は14V、第1のゲート駆動回路6aと従来技術のゲート駆動回路3の電源ノードVdの電圧は14V、第2のゲート駆動回路6bの電源ノードVcの電圧は5V、ツェナーダイオードZD1のブレークダウン電圧は約8Vである。
【0037】
図2に示すように、従来回路の場合のドレイン−ソース間電圧Vdsの立ち下がり時間は約30μsecであるのに対して、本実施形態の場合はその約1/10の時間に短縮されている。これは、図3で分かるように、ゲート−ソース間の電圧Vgsが約4Vに立ち上がるまでの時間が、従来回路の場合は40μsecを超えているのに対して、本実施形態の場合は1〜2μsecと短いためである。ゲート−ソース間電圧Vgsが約4Vに達した時点では、ドレイン−ソース間電圧Vdsは、既に“0 ”V近くまで低下し、NMOSトランジスタTN1はON状態になっている。
【0038】
本実施形態の場合、ゲート−ソース間電圧Vgsが約4Vまで立ち上がるまでの時間が上記のように短い。これは前述したようにこの間においては、NMOSトランジスタTN1のゲート容量が、第1のゲート駆動回路6aと第2のゲート駆動回路6bの双方から供給される電流によって充電されるためである。特に、図1の実施形態に示す第2のゲート駆動回路6bでは、PMOSトランジスタTP1がターンONして非常に低抵抗となり、電源ノードVcより大電流を供給するため、TN1のターンON速度を速める作用を果たしている。
【0039】
第2のゲート駆動回路6bの電源ノードVcの値が5Vであるため、NMOSトランジスタTN1のゲート−ソース間電圧Vgsが約4Vに達すると、第2のゲート駆動回路6bは、もはや入力ノードNg1に電流を供給することができなくなる。従って、それ以後は第1のゲート駆動回路6aからの電流Id1のみが入力ノードNg1に供給され、この電流によってNMOSトランジスタTN1のゲート容量が更に充電されてゲート−ソース間の電圧Vgsが上昇を続ける。ゲート−ソース間電圧Vgsが更に上昇することにより、TN1のドレイン−ソース間のON状態の抵抗値は更に低下する。そして、ツェナーダイオードZD1が導通する約8.5Vでゲート−ソース間電圧Vgsはクランプされる。
【0040】
上記測定例の場合、ゲート−ソース間電圧Vgsが約4Vに達した時点では、既にNMOSトランジスタTN1はターンONしているので、ターンON時間はゲート−ソース間電圧Vgsが少なくともこの約4Vに達するまでの時間で決まる。
【0041】
その後、更にゲート−ソース間電圧Vgsを上昇させるのは、ドレイン−ソース間のON状態の抵抗値を一層低下させるためである。即ち、ゲート−ソース間電圧Vgsが約4VからツェナーダイオードZD1が導通を始める約8.5Vに上昇するまでの時間はターンON時間に無関係ということになるので、多少、時間を要しても構わない。このことは、第1のゲート駆動回路6aの定電流源Iddが供給する電流Id1の値を、従来技術の図7のゲート駆動回路4の定電流源Iddが供給する電流Id1よりも絞ってよいことを意味する。(図7の従来技術の場合は、電流Id1を絞るとターンON時間が長くなるのであまり絞れない)。この電流Id1の値を小さくできることは、負荷駆動回路4内での消費電力を減少させる効果をもたらす。
【0042】
以上の説明から明らかなように本実施形態では、出力トランジスタであるNMOSトランジスタTN1がターンONする時のスイッチング速度を速めることができ、且つ負荷駆動回路4内の電力消費を低減できる効果がある。
【0043】
なお、負荷駆動回路4の入力ノードVinに“ Low ”レベル信号を加えた場合は、第1のゲート駆動回路6aのNPNトランジスタTR1がターンONすることによって、NMOSトランジスタTN1のゲート容量に蓄積されていた電荷が、接地ノードGNDに放電させられ、NMOSトランジスタTN1はターンOFFする。この動作は、図7に示した従来回路の場合と同様である。第2のゲート駆動回路6bは、この放電には関係しない。従って、TN1のターンOFF時間は、本実施形態の場合と従来回路とでは同じである。
【0044】
なお、本発明は上述した実施形態に限定されるものではなく、この発明の範囲内で種々変形可能である。
例えば、第1のゲート駆動回路6a内の定電流回路Iddとしては、様々な回路が考えられるが、例えば図4に示すようなカレントミラー型の定電流源回路を使用してもよい。図4中のPMOSトランジスタTP2は、ゲートとドレインが共通に接続されているためゲート−ソース間、ドレイン−ソース間の電圧差が等しい。この場合、PMOSトランジスタTP2は電流飽和領域で動作し、そのドレインには負荷抵抗R3の値によって決まる一定電流が流れる。他方のPMOSトランジスタTP3は、ソース電位とゲート電位がPMOSトランジスタTP2のソース電位、ゲート電位と等しい。従って、PMOSトランジスタTP3のドレインには、PMOSトランジスタTP2のドレイン電流と等しい値の電流Id1が流れる。PMOSトランジスタTP3もTP2と同じく飽和領域で動作するため、この電流Id1の値は、そのドレインに接続される負荷抵抗の値には殆ど影響されない。即ち、図4のカレントミラー回路は、定電流源であり前記第1のゲート駆動回路の定電流源Iddとして使用できる。
【0045】
また図4のカレントミラー回路は、出力電圧が電源ノードVdに近づくと、定電流源として動作しなくなり、出力電圧は電源ノードVdの電圧Vdを超えることはない。従って、電源ノードVdの電圧Vdを、出力回路5の過電圧保護用のツェナーダイオードZD1のブレークダウン電圧とツェナーダイオードZD2の順方向電圧降下の和よりも小さな値に設定しておけば、ツェナーダイオードZD1、ZD2を通して電流が流れることがなくなる。その場合には、ツェナーダイオードZD1、ZD2での電力消費がなくなり、前述した場合よりも消費電力を更に少なくすることができる。
【0046】
なお、図4のカレントミラー回路のPMOSトランジスタTP2、TP3は、PNPトランジスタに置き換えてもよい。その場合には、置き換えたPNPトランジスタのエミッタは共に電源ノードVdに接続し、TP2に置き換えたPNPトランジスタのコレクタは抵抗R3の非接地側端子に接続する。また2つのPNPトランジスタのベースも共に抵抗R3の非接地側端子に接続する。このように接続することで、TP3に置き換えたPNPトランジスタのコレクタがカレントミラー回路で構成した定電流源Iddの出力端子となる。
【0047】
更にまた、第1のゲート駆動回路6aは、図5に示すように定電流源Iddを固定抵抗R4に置き換えてもよい。定電流源Iddを抵抗R4に置き換えた場合には、一般的には出力のNMOSトランジスタTN1のゲート電圧が高くなるにつれてゲート容量を充電する電流が減少する。しかし、前述したように第1のゲート駆動回路6aは、NMOSトランジスタTN1がターンONした後に、さらにそのゲート電圧を上昇させ、ターンON時の抵抗を更に低下させるのが主目的である。従って、ゲート電圧の上昇速度の低下はさほど問題にならない。またNMOSトランジスタTN1のターンON時間は、主として第2のゲート駆動回路6bの電流供給能力とその立ち上がり速度で決まるので、抵抗R4に置き換えることは、ターンON時間には殆ど影響を与えない。こうしたことから,定電流源Iddを抵抗R4に置き換えることは可能であり、そのようにすれば回路構成をより単純にすることができる。
【0048】
更にまた、第1のゲート駆動回路6aのNPNトランジスタTR1は、NMOSトランジスタに置き換えてもよい。この場合、置き換えたNMOSトランジスタのソースは接地ノードGNDに、ゲートはNMOSトランジスタTN2のドレインに、ドレインは出力ノードNout1に接続する。
【0049】
更にまた、第2の駆動回路6bは、PMOSトランジスタTP1を、図6に示すようにPNPトランジスタTR2と抵抗R5に置き換えてもよい。この場合、入力ノードVinが“ High”レベルになると、NMOSトランジスタTN3がターンONして、PNPトランジスタTR2のベース電流を、抵抗R5、TN3を通って接地ノードGNDに流す。これによりPNPトランジスタTR2がONして、出力ノードNout2を通して立ち上がりの速い大電流が供給される。但し、電源ノードVcの電圧は、出力回路5のツェナーダイオードZD1のブレークダウン電圧よりも低い値にしておく必要がある。
【図面の簡単な説明】
【図1】本発明の負荷駆動回路の一実施形態を示す回路図である。
【図2】図1の出力段のNMOSトランジスタのターンON時のドレイン−ソース間電圧の変化を比較した図である。
【図3】図1の出力段のNMOSトランジスタのターンON時のゲート−ソース間電圧の変化を比較した図である。
【図4】定電流源回路の一例である。
【図5】第1のゲート駆動回路の変形例である。
【図6】第2のゲート駆動回路の変形例である。
【図7】従来技術を示す図1相当図である。
【符号の説明】
図面中、1、4は負荷駆動回路、2、5は出力回路、3はゲート駆動回路、6はゲート駆動回路、6aは第1のゲート駆動回路、6bは第2のゲート駆動回路、TN1〜TN3はNチャネルMOSゲートトランジスタ、TP1〜TP3はPチャネルMOSゲートトランジスタ、TR1はNPNトランジスタ、TR2はPNPトランジスタ、D1はダイオード、ZD1、ZD2はツェナーダイオード、R1〜R5は抵抗、Iddは定電流源、Nout3は出力回路の出力ノード、Nout1に第1のゲート駆動回路の出力ノード、Nout2は第2のゲート駆動回路の出力ノード、Vc、Vdは電源ノード、Ng1は出力回路の入力ノード、GNDは接地ノードを示す。
Claims (5)
- MOSゲートを有するトランジスタのゲート駆動回路であって、入力信号が“High” レベルの場合には第1の出力ノードから外部に電流を供給し、入力信号が“ Low” レベルの場合には前記第1の出力ノードから外部の電流を吸引する第1のゲート駆動回路と、
入力信号が“High” レベルの場合に、第2の出力ノードから外部に電流を供給する第2のゲート駆動回路の前記第2の出力ノードにアノードを第2の出力ノード側にしてダイオードを直列接続した回路と、
を並列接続した構成の回路であって、前記第1、第2のゲート駆動回路は、入力信号を“High” レベルに保ち第1及び第2の出力ノードを開放にして各々の回路を単独に動作させた場合には、前記第1のゲート駆動回路の出力電圧が前記第2のゲート駆動回路の出力電圧よりも高くなるように構成されていることを特徴とするMOSゲートトランジスタのゲート駆動回路。 - 前記第1のゲート駆動回路は、入力信号が“High” レベルの場合には、内部の定電流源から前記第1の出力ノードを経て外部に電流を供給するように構成したことを特徴とする請求項1に記載のMOSゲートトランジスタのゲート駆動回路。
- 前記第1のゲート駆動回路は、入力信号が“High” レベルの場合には、該第1のゲート駆動回路の電源ノードから供給された電流が、該電源ノードと前記第1の出力ノード間に接続した抵抗を通って前記第1の出力ノードから外部に流出するように構成されていることを特徴とする請求項1に記載のMOSゲートトランジスタのゲート駆動回路。
- 前記第1のゲート駆動回路は、入力信号が“ Low” レベルの場合には、前記第1の出力ノードと接地ノードとの間に接続したトランジスタにより前記第1の出力ノードを経て外部から電流を吸引して接地ノードに流すように構成されていることを特徴とする請求項1ないし3の何れかに記載のMOSゲートトランジスタのゲート駆動回路。
- 前記第2のゲート駆動回路は、入力信号が“High” レベルの場合には、該第2のゲート駆動回路の電源ノードと前記第2の出力ノード間に接続したトランジスタを通して外部に電流を供給するように構成されていることを特徴とする請求項1ないし4の何れかに記載のMOSゲートトランジスタのゲート駆動回路。
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