JPH077404A - トランジスタ駆動回路配置 - Google Patents
トランジスタ駆動回路配置Info
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- JPH077404A JPH077404A JP5274654A JP27465493A JPH077404A JP H077404 A JPH077404 A JP H077404A JP 5274654 A JP5274654 A JP 5274654A JP 27465493 A JP27465493 A JP 27465493A JP H077404 A JPH077404 A JP H077404A
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- gate
- effect transistor
- field effect
- circuit
- mos field
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ＭＯＳ電界効果トランジスタ（ＴO ）のゲー
ト・ソースキャパシタンス（ＣGS）に蓄積された電荷
を、放電回路（１２）の内部インピーダンスによって規
定される時定数に従って放電できるようにする。 【構成】 放電回路（１２）をＭＯＳ電界効果トランジ
スタのゲート回路に接続し、この放電回路（１２）を、
２つの状態間で切換えられるようにする。これら状態
は、比較的小さな内部インピーダンスと、比較的大きな
内部インピーダンスとによって決定されるもので、この
比較的小さな内部インピーダンスによって規定される状
態は、ゲート・ソース電圧（ＵGS）が予じめ決められた
限度値より低下すると直ぐに達成されるものとする。
ト・ソースキャパシタンス（ＣGS）に蓄積された電荷
を、放電回路（１２）の内部インピーダンスによって規
定される時定数に従って放電できるようにする。 【構成】 放電回路（１２）をＭＯＳ電界効果トランジ
スタのゲート回路に接続し、この放電回路（１２）を、
２つの状態間で切換えられるようにする。これら状態
は、比較的小さな内部インピーダンスと、比較的大きな
内部インピーダンスとによって決定されるもので、この
比較的小さな内部インピーダンスによって規定される状
態は、ゲート・ソース電圧（ＵGS）が予じめ決められた
限度値より低下すると直ぐに達成されるものとする。
Description
【０００１】
【産業上の利用分野】本発明は、金属酸化物半導体（Ｍ
ＯＳ）電界効果トランジスタを駆動する回路配置に関
し、特にＭＯＳ電界効果トランジスタのゲート電極とソ
ース電極との間に、切換え可能な放電回路を有するパワ
ーＭＯＳ電界効果トランジスタに関するものである。こ
の放電回路を介して、ゲート・ソースキャパシタンス中
に保持された電荷を、この放電回路の内部インピーダン
スに依存した値を有する時定数に従って放電することが
できる。
ＯＳ）電界効果トランジスタを駆動する回路配置に関
し、特にＭＯＳ電界効果トランジスタのゲート電極とソ
ース電極との間に、切換え可能な放電回路を有するパワ
ーＭＯＳ電界効果トランジスタに関するものである。こ
の放電回路を介して、ゲート・ソースキャパシタンス中
に保持された電荷を、この放電回路の内部インピーダン
スに依存した値を有する時定数に従って放電することが
できる。
【０００２】
【従来技術】一般に、パワー出力段において、対応する
パワーＭＯＳ電界効果トランジスタを余り急速にオン／
オフスイッチングしないようにして、出力電圧または出
力電流のスルーレートを予じめ決められた最大値に維持
できるように注意を払う必要がある。
パワーＭＯＳ電界効果トランジスタを余り急速にオン／
オフスイッチングしないようにして、出力電圧または出
力電流のスルーレートを予じめ決められた最大値に維持
できるように注意を払う必要がある。
【０００３】従って、いずれのケースでも、ゆっくりス
イッチオフするために、放電回路を、ＭＯＳ電界効果ト
ランジスタのゲート電極とソース電極との間に切換可能
に設けている。この結果、このＭＯＳ電界効果トランジ
スタのゲート・ソースキャパシタンスは、放電回路のキ
ャパシタンスと内部インピーダンスに依存した値を有す
る時定数に従って放電するようになる。
イッチオフするために、放電回路を、ＭＯＳ電界効果ト
ランジスタのゲート電極とソース電極との間に切換可能
に設けている。この結果、このＭＯＳ電界効果トランジ
スタのゲート・ソースキャパシタンスは、放電回路のキ
ャパシタンスと内部インピーダンスに依存した値を有す
る時定数に従って放電するようになる。
【０００４】通常、ゲート電圧の所望の立ち下り時間
は、このゲート・ソースキャパシタンスと直列回路を構
成するオーミック抵抗また、この放電回路に供給された
電流によって確立されている。
は、このゲート・ソースキャパシタンスと直列回路を構
成するオーミック抵抗また、この放電回路に供給された
電流によって確立されている。
【０００５】
【発明が解決しようとする課題】ＭＯＳ電界効果トラン
ジスタを制御するこのような手段によって、出力電圧ま
たは出力電流のスルーレートを予じめ決められた値に制
限することが可能となるが、これによって、放電回路の
内部インピーダンスを更に大きな値に選択するほど、所
望立ち下り率が低下してしまう。このことは、以下のよ
うな欠点を有するようになる。即ち、ＭＯＳ電界効果ト
ランジスタのゲート電極には、この放電回路の比較的大
きな内部インピーダンスが負荷として接続されており、
特に、反転キャパシタンスを介してこの放電回路にノイ
ズが組合わされている場合には、このことによって、す
でにスイッチオフしたＭＯＳ電界効果トランジスタが、
制御不能なオン状態に戻ってしまう欠点がある。
ジスタを制御するこのような手段によって、出力電圧ま
たは出力電流のスルーレートを予じめ決められた値に制
限することが可能となるが、これによって、放電回路の
内部インピーダンスを更に大きな値に選択するほど、所
望立ち下り率が低下してしまう。このことは、以下のよ
うな欠点を有するようになる。即ち、ＭＯＳ電界効果ト
ランジスタのゲート電極には、この放電回路の比較的大
きな内部インピーダンスが負荷として接続されており、
特に、反転キャパシタンスを介してこの放電回路にノイ
ズが組合わされている場合には、このことによって、す
でにスイッチオフしたＭＯＳ電界効果トランジスタが、
制御不能なオン状態に戻ってしまう欠点がある。
【０００６】
【課題を解決する手段】本発明の目的は、ゲート・ソー
スキャパシタンスをゆっくり放電することによってＭＯ
Ｓ電界効果トランジスタのスイッチングオフを確実に制
御できることのみならず、同時に、累積（ノイズ）電圧
に対して反応しないような上述した種類の回路配置を特
に容易に実現することである。
スキャパシタンスをゆっくり放電することによってＭＯ
Ｓ電界効果トランジスタのスイッチングオフを確実に制
御できることのみならず、同時に、累積（ノイズ）電圧
に対して反応しないような上述した種類の回路配置を特
に容易に実現することである。
【０００７】この目的は、本発明の放電回路によって達
成され、この放電回路は、ゲート・ソース電圧が予じめ
決められた限界値より下がるとすぐに、比較的小さな内
部インピーダンスによって決められる状態を仮定して、
比較的大きな内部インピーダンスおよび比較的小さな内
部インピーダンスによってそれぞれ決定される２つの状
態の間で、切換え可能である。好ましくは、この放電回
路の内部インピーダンスは、ゲート・ソース電圧が予じ
め決められた限界値より低い場合には、ゼロの領域内の
値を有する。
成され、この放電回路は、ゲート・ソース電圧が予じめ
決められた限界値より下がるとすぐに、比較的小さな内
部インピーダンスによって決められる状態を仮定して、
比較的大きな内部インピーダンスおよび比較的小さな内
部インピーダンスによってそれぞれ決定される２つの状
態の間で、切換え可能である。好ましくは、この放電回
路の内部インピーダンスは、ゲート・ソース電圧が予じ
め決められた限界値より低い場合には、ゼロの領域内の
値を有する。
【０００８】
【作用】このような実施例によって、極めて信頼できる
ゲートコントロール回路が以下のような簡単な手段によ
って達成される。即ち、この簡単な手段は、この回路に
組合わされた累積（ノイズ）電圧に対して、実際上、反
応しないものであるが、しかし乍ら、ＭＯＳ電界効果ト
ランジスタのスイッチオフを制御可能とし、この結果、
ゲート・ソースキャパシタンスを放電するのに必要な時
間および、これによりゲート電圧の立ち下り時間を延長
することができる。これら手段によって、ＭＯＳ電界効
果トランジスタの出力信号のスルーレートに対する問題
も生じさせず、且つ、累積（ノイズ）電圧に対して強く
反応する特性に考慮しないで、あらゆる予じめ決められ
た上限値を保持できる。
ゲートコントロール回路が以下のような簡単な手段によ
って達成される。即ち、この簡単な手段は、この回路に
組合わされた累積（ノイズ）電圧に対して、実際上、反
応しないものであるが、しかし乍ら、ＭＯＳ電界効果ト
ランジスタのスイッチオフを制御可能とし、この結果、
ゲート・ソースキャパシタンスを放電するのに必要な時
間および、これによりゲート電圧の立ち下り時間を延長
することができる。これら手段によって、ＭＯＳ電界効
果トランジスタの出力信号のスルーレートに対する問題
も生じさせず、且つ、累積（ノイズ）電圧に対して強く
反応する特性に考慮しないで、あらゆる予じめ決められ
た上限値を保持できる。
【０００９】スイッチオフ動作を２つの継続する時間期
間に分割し、これの第１時間期間中に、ゲート・ソース
電圧が依然として予じめ決められた限度値より高くな
り、この第１時間期間は、放電回路の比較的大きな内部
インピーダンスによって特徴付けられており、更に、こ
の第２時間期間によって、ゲート・ソース電圧が予じめ
決められた限度値より低下するとすぐに比較的小さな内
部インピーダンスを確立するようになる。
間に分割し、これの第１時間期間中に、ゲート・ソース
電圧が依然として予じめ決められた限度値より高くな
り、この第１時間期間は、放電回路の比較的大きな内部
インピーダンスによって特徴付けられており、更に、こ
の第２時間期間によって、ゲート・ソース電圧が予じめ
決められた限度値より低下するとすぐに比較的小さな内
部インピーダンスを確立するようになる。
【００１０】この第１期間を決める比較的大きな内部イ
ンピーダンスによってゲート・ソースキャパシタンスの
比較的ゆっくりした放電が可能となる一方、次に、比較
的大きな内部インピーダンスによって、ＭＯＳ電界効果
トランジスタのゲート電極における放電回路に、特に反
転キャパシタンスを介して組合わされた累積（ノイズ）
電圧を、十分に低い値に維持できるようになり、これに
よって、このＭＯＳ電界効果トランジスタをスイッチオ
フの状態に保持できる。予じめ決められた限度値より低
いゲート・ソース電圧における放電回路の内部インピー
ダンスがゼロの領域内の値であるものと仮定すると、こ
のゲート電極において累積された、あらゆる電圧は、最
小値まで減少するようになる。
ンピーダンスによってゲート・ソースキャパシタンスの
比較的ゆっくりした放電が可能となる一方、次に、比較
的大きな内部インピーダンスによって、ＭＯＳ電界効果
トランジスタのゲート電極における放電回路に、特に反
転キャパシタンスを介して組合わされた累積（ノイズ）
電圧を、十分に低い値に維持できるようになり、これに
よって、このＭＯＳ電界効果トランジスタをスイッチオ
フの状態に保持できる。予じめ決められた限度値より低
いゲート・ソース電圧における放電回路の内部インピー
ダンスがゼロの領域内の値であるものと仮定すると、こ
のゲート電極において累積された、あらゆる電圧は、最
小値まで減少するようになる。
【００１１】ゲート・ソース電圧の予じめ決められた限
度値を適切に選択することによって、この限度値に相当
するドレイン電流は、すでに、無視できるような小さな
値になっているか、または、ゼロの領域内の値となって
いるものと仮定できる。この結果、このトランジスタに
有害な、残存している、あらゆる累積電圧スパイクに対
して、不可能なものとなってしまい、このＭＯＳ電界効
果トランジスタの出力におけるゲート・ソースキャパシ
タンスの残存する急速な放電のために、例えば、誘導性
負荷や通常、存在しているラインインダクタンスによっ
てこのような電圧スパイクが生じる。
度値を適切に選択することによって、この限度値に相当
するドレイン電流は、すでに、無視できるような小さな
値になっているか、または、ゼロの領域内の値となって
いるものと仮定できる。この結果、このトランジスタに
有害な、残存している、あらゆる累積電圧スパイクに対
して、不可能なものとなってしまい、このＭＯＳ電界効
果トランジスタの出力におけるゲート・ソースキャパシ
タンスの残存する急速な放電のために、例えば、誘導性
負荷や通常、存在しているラインインダクタンスによっ
てこのような電圧スパイクが生じる。
【００１２】特に、簡単且つ高信頼の回路構成が、並列
接続された２つの電流通路によって放電回路を形成する
ことによって達成される。これら電流通路の一方によっ
て、比較的高いインピーダンス値を禁止すると共に、他
方の手段によって比較的小さなインピーダンス値を禁止
する電流通路を、ゲート・ソース電圧が指定可能なクラ
ンプ値を超過した場合に、すぐにバイパスさせることが
できる。従って、ゲート・ソースキャパシタンスのゆっ
くりした放電を決める比較的大きなインピーダンスを、
予じめ決められた電圧限度値が短時間で低下するとすぐ
に、好ましくはゼロの領域に存在する比較的小さな内部
インピーダンスで、実用上、短絡する。
接続された２つの電流通路によって放電回路を形成する
ことによって達成される。これら電流通路の一方によっ
て、比較的高いインピーダンス値を禁止すると共に、他
方の手段によって比較的小さなインピーダンス値を禁止
する電流通路を、ゲート・ソース電圧が指定可能なクラ
ンプ値を超過した場合に、すぐにバイパスさせることが
できる。従って、ゲート・ソースキャパシタンスのゆっ
くりした放電を決める比較的大きなインピーダンスを、
予じめ決められた電圧限度値が短時間で低下するとすぐ
に、好ましくはゼロの領域に存在する比較的小さな内部
インピーダンスで、実用上、短絡する。
【００１３】本発明の回路配置の一実施例によれば、こ
のＭＯＳ電界効果トランジスタのゲート電極を、充電用
抵抗を有する充電回路に追加的に接続することができ
る。この充電用抵抗手段によって、ゲート・ソースキャ
パシタンスへの充電を決定する時定数が確立される。充
電回路および放電回路の接続（割当て）が択一的に且つ
有効的に実行されるので、この結果として、ＭＯＳ電界
トランジスタのゲート電極は、これら２つの回路の一方
のみに常時、割当てられるようになる。
のＭＯＳ電界効果トランジスタのゲート電極を、充電用
抵抗を有する充電回路に追加的に接続することができ
る。この充電用抵抗手段によって、ゲート・ソースキャ
パシタンスへの充電を決定する時定数が確立される。充
電回路および放電回路の接続（割当て）が択一的に且つ
有効的に実行されるので、この結果として、ＭＯＳ電界
トランジスタのゲート電極は、これら２つの回路の一方
のみに常時、割当てられるようになる。
【００１４】従属クレームには、本発明の回路配置の実
施例の利点が記載されている。
施例の利点が記載されている。
【００１５】
【実施例】以下、本発明のＭＯＳ電界効果トランジスタ
駆動回路配置の実施例を、添付図面を参照し乍ら説明す
る。図１は、金属酸化物半導体（ＭＯＳ）電界効果トラ
ンジスタＴO のゲートを制御する従来の回路配置を示
し、この回路には、このＭＯＳ電界効果トランジスタＴ
O のゲート電極Ｇと直列接続した抵抗ＲS が設けられて
いる。この抵抗ＲS をスイッチＳ１を経て電源電圧ＶGH
に接続すると共に、スイッチＳ２を経て接地Ｍとするこ
ともできる。ＭＯＳ電界効果トランジスタＴOのドレイ
ン電極Ｄを出力ターミナルＡに接続する。このソース電
極Ｓを接地Ｍする。
駆動回路配置の実施例を、添付図面を参照し乍ら説明す
る。図１は、金属酸化物半導体（ＭＯＳ）電界効果トラ
ンジスタＴO のゲートを制御する従来の回路配置を示
し、この回路には、このＭＯＳ電界効果トランジスタＴ
O のゲート電極Ｇと直列接続した抵抗ＲS が設けられて
いる。この抵抗ＲS をスイッチＳ１を経て電源電圧ＶGH
に接続すると共に、スイッチＳ２を経て接地Ｍとするこ
ともできる。ＭＯＳ電界効果トランジスタＴOのドレイ
ン電極Ｄを出力ターミナルＡに接続する。このソース電
極Ｓを接地Ｍする。
【００１６】このＭＯＳ電界効果トランジスタＴO をス
イッチオンしたいい場合には、スイッチＳ１を閉路する
一方、スイッチＳ２を開放の状態で維持する。従って、
ゲート・ソースキャパシタンスＣGSを、ゲート電圧が電
源電圧ＶGHと実質的に同一となるまで、抵抗ＲS を介し
て充電する。
イッチオンしたいい場合には、スイッチＳ１を閉路する
一方、スイッチＳ２を開放の状態で維持する。従って、
ゲート・ソースキャパシタンスＣGSを、ゲート電圧が電
源電圧ＶGHと実質的に同一となるまで、抵抗ＲS を介し
て充電する。
【００１７】また、このＭＯＳ電界効果トランジスタＴ
O をスイッチオフした場合には、スイッチＳ１を開放す
る一方、スイッチＳ２を閉路状態のままとする。この結
果、ゲート・ソースキャパシタンスＣGSが抵抗ＲS を介
して放電される。
O をスイッチオフした場合には、スイッチＳ１を開放す
る一方、スイッチＳ２を閉路状態のままとする。この結
果、ゲート・ソースキャパシタンスＣGSが抵抗ＲS を介
して放電される。
【００１８】ゲート・ソースキャパシタンスＣGSと直列
の抵抗ＲS として高い値を選ぶことによって、スイッチ
オン／オフ動作を決定する時定数用の比較的大きな値が
得られる。即ち、この時定数値は、電源電圧ＶGHまたは
接地電位Ｍに直結したゲート電極Ｇに比較して大きいの
で、このＭＯＳ電界効果トランジスタＴO の出力信号に
おけるスルーレートは限度値内に留まることができる。
しかし乍ら、この公知の回路配置には以下のような欠点
が存在する。即ち、ゲート電極Ｇには、特に、ＭＯＳ電
界効果トランジスタがすでにオフした場合に、このコン
トロール回路の比較的大きな内部インピーダンスＲS が
負荷として掛るようになる。例えば、反転キャパシタン
スＣｒを介してこのコントロール回路に発生するノイズ
信号（累積電圧）によって、ゲート電圧が、このＭＯＳ
電界効果トランジスタＴO が不所望にスイッチオンする
程度まで上昇してしまう欠点がある。
の抵抗ＲS として高い値を選ぶことによって、スイッチ
オン／オフ動作を決定する時定数用の比較的大きな値が
得られる。即ち、この時定数値は、電源電圧ＶGHまたは
接地電位Ｍに直結したゲート電極Ｇに比較して大きいの
で、このＭＯＳ電界効果トランジスタＴO の出力信号に
おけるスルーレートは限度値内に留まることができる。
しかし乍ら、この公知の回路配置には以下のような欠点
が存在する。即ち、ゲート電極Ｇには、特に、ＭＯＳ電
界効果トランジスタがすでにオフした場合に、このコン
トロール回路の比較的大きな内部インピーダンスＲS が
負荷として掛るようになる。例えば、反転キャパシタン
スＣｒを介してこのコントロール回路に発生するノイズ
信号（累積電圧）によって、ゲート電圧が、このＭＯＳ
電界効果トランジスタＴO が不所望にスイッチオンする
程度まで上昇してしまう欠点がある。
【００１９】このようなＭＯＳ電界効果トランジスタＴ
O の制御不可能なスイッチオン動作によって、このトラ
ンジスタＴO のスレッシュホールド電圧の４倍〜１０倍
にもなる値を有するノイズパルス（スパイク）が、実際
にすぐに、発生してしまうようになる。このことは、実
際上、関連したトランジスタに依存して、反転キャパシ
タンスＣｒが、例えば、ＣGSの１／４から１／１０の領
域内の値を有する事実に基くものである。
O の制御不可能なスイッチオン動作によって、このトラ
ンジスタＴO のスレッシュホールド電圧の４倍〜１０倍
にもなる値を有するノイズパルス（スパイク）が、実際
にすぐに、発生してしまうようになる。このことは、実
際上、関連したトランジスタに依存して、反転キャパシ
タンスＣｒが、例えば、ＣGSの１／４から１／１０の領
域内の値を有する事実に基くものである。
【００２０】図２は、ＭＯＳ電界効果トランジスタＴO
のゲートを制御する、別の従来の回路配置を示す。この
従来回路配置は、以下の点のみが図１で示したものと相
違するものである。即ち、上述のオーミック抵抗Ｒ
S を、オン／オフ動作中に電流Ｉ e およびＩa をそれぞ
れ供給する２つの定電流源によって置き換えただけであ
る。
のゲートを制御する、別の従来の回路配置を示す。この
従来回路配置は、以下の点のみが図１で示したものと相
違するものである。即ち、上述のオーミック抵抗Ｒ
S を、オン／オフ動作中に電流Ｉ e およびＩa をそれぞ
れ供給する２つの定電流源によって置き換えただけであ
る。
【００２１】この場合においても、同様に、コントロー
ル回路に比較的大きな内部インピーダンスが、ＭＯＳ電
界効果トランジスタＴO のゲート電極に対して、このト
ランジスタがオフの場合においても負荷が掛る手段によ
って生じてしまう。実際上、反転キャパシタンスＣｒを
介してこの回路中に生じるノイズによって、ゲート電圧
が、ＭＯＳ電界効果トランジスタＴO が再び不所望にも
スイッチオンしてしまう範囲まで上昇することである。
ル回路に比較的大きな内部インピーダンスが、ＭＯＳ電
界効果トランジスタＴO のゲート電極に対して、このト
ランジスタがオフの場合においても負荷が掛る手段によ
って生じてしまう。実際上、反転キャパシタンスＣｒを
介してこの回路中に生じるノイズによって、ゲート電圧
が、ＭＯＳ電界効果トランジスタＴO が再び不所望にも
スイッチオンしてしまう範囲まで上昇することである。
【００２２】図３は、本発明の一実施例による回路配置
１０の原理を示し、これを金属酸化物半導体（ＭＯＳ）
電界効果トランジスタＴO のゲートをコントロールする
ように設計し、特に、このＭＯＳ電界効果トランジスタ
ＴO をパワー出力段のパワーＭＯＳ電界効果トランジス
タとすることができる。
１０の原理を示し、これを金属酸化物半導体（ＭＯＳ）
電界効果トランジスタＴO のゲートをコントロールする
ように設計し、特に、このＭＯＳ電界効果トランジスタ
ＴO をパワー出力段のパワーＭＯＳ電界効果トランジス
タとすることができる。
【００２３】ここで、このＭＯＳ電界効果トランジスタ
ＴO のドレイン電極Ｄを同様に、出力ターミナルＡに接
続する。次に、このトランジスタＴO のソース接続Ｓを
接地Ｍに接続する。ゲート電極Ｇとソース電極Ｓとの間
に、ゲート・ソースキャパシタンスＣGSが作用し、他
方、ドレイン電極Ｄとゲート電極Ｇとの間に、反転キャ
パシタンスＣｒが作用する。この反転キャパシタンスＣ
ｒのために、このＭＯＳ電界効果トランジスタＴO のド
レイン電極Ｄとゲート電極Ｇとの間でノイズ電流ＩS が
発生する可能性がある。
ＴO のドレイン電極Ｄを同様に、出力ターミナルＡに接
続する。次に、このトランジスタＴO のソース接続Ｓを
接地Ｍに接続する。ゲート電極Ｇとソース電極Ｓとの間
に、ゲート・ソースキャパシタンスＣGSが作用し、他
方、ドレイン電極Ｄとゲート電極Ｇとの間に、反転キャ
パシタンスＣｒが作用する。この反転キャパシタンスＣ
ｒのために、このＭＯＳ電界効果トランジスタＴO のド
レイン電極Ｄとゲート電極Ｇとの間でノイズ電流ＩS が
発生する可能性がある。
【００２４】この回路配置１０には、放電回路１２が設
けられており、この放電回路１２は、ＭＯＳ電界効果ト
ランジスタＴO のゲート電極Ｇとソース電極Ｓとの間
で、２個の電子スイッチを介して切換え可能となってい
る。この放電回路１２を介して、ゲート・ソースキャパ
シタンスＣGS中に蓄積された電荷を、時定数“ｔ”に従
って、トランジスタＴO のスイッチオフ動作中に放電さ
せることができる。この時定数の値は、この放電回路１
２の内部インピーダンスＺ1 に依存するものである。
けられており、この放電回路１２は、ＭＯＳ電界効果ト
ランジスタＴO のゲート電極Ｇとソース電極Ｓとの間
で、２個の電子スイッチを介して切換え可能となってい
る。この放電回路１２を介して、ゲート・ソースキャパ
シタンスＣGS中に蓄積された電荷を、時定数“ｔ”に従
って、トランジスタＴO のスイッチオフ動作中に放電さ
せることができる。この時定数の値は、この放電回路１
２の内部インピーダンスＺ1 に依存するものである。
【００２５】この放電回路１２には、並列接続された２
つの電流通路１４および１６が設けられており、各通路
では、共通にそれぞれ制御される２つの電子スイッチＮ
１およびＮ２が設けられている。しかし乍ら、一般に
は、このＭＯＳ電界効果トランジスタＴO のゲート電極
Ｇの２つの並列な電流路１４，１６を、単一の共通スイ
ッチで作動させるほうが実行可能なものである。
つの電流通路１４および１６が設けられており、各通路
では、共通にそれぞれ制御される２つの電子スイッチＮ
１およびＮ２が設けられている。しかし乍ら、一般に
は、このＭＯＳ電界効果トランジスタＴO のゲート電極
Ｇの２つの並列な電流路１４，１６を、単一の共通スイ
ッチで作動させるほうが実行可能なものである。
【００２６】また、電流路１４には、直列接続された３
個の抵抗Ｒ１，Ｒ２，Ｒ３から成る分圧器が設けられて
いる。この電流路１４を、電子スイッチＮ１の直列回路
を経てＭＯＳ電界効果トランジスタＴO のゲート電極Ｇ
に接続する一方、点Ｍで接地する。この電子スイッチＮ
１を閉路すると、この放電回路１２の電流路１４は、比
較的大きな内部インピーダンスＺ1 を有するようにな
り、このインピーダンスは、上述の３個の抵抗Ｒ１，Ｒ
２，Ｒ３によって実質的に決定される。
個の抵抗Ｒ１，Ｒ２，Ｒ３から成る分圧器が設けられて
いる。この電流路１４を、電子スイッチＮ１の直列回路
を経てＭＯＳ電界効果トランジスタＴO のゲート電極Ｇ
に接続する一方、点Ｍで接地する。この電子スイッチＮ
１を閉路すると、この放電回路１２の電流路１４は、比
較的大きな内部インピーダンスＺ1 を有するようにな
り、このインピーダンスは、上述の３個の抵抗Ｒ１，Ｒ
２，Ｒ３によって実質的に決定される。
【００２７】ＭＯＳ電界効果トランジスタＴO のゲート
電極Ｇと並列であると共に、電子スイッチＮ２を経て切
換え可能な放電回路１２の電流路１６には、もう１つの
電子スイッチＮ４が設けられており、この電子スイッチ
Ｎ４が電子スイッチＮ２と直列接続されている。電子ス
イッチＮ２とＮ４とが閉路されると、この放電回路１２
の電流路１６は比較的小さな内部インピーダンスを有
し、このインピーダンスは、実際上、ゼロの領域の値で
ある。
電極Ｇと並列であると共に、電子スイッチＮ２を経て切
換え可能な放電回路１２の電流路１６には、もう１つの
電子スイッチＮ４が設けられており、この電子スイッチ
Ｎ４が電子スイッチＮ２と直列接続されている。電子ス
イッチＮ２とＮ４とが閉路されると、この放電回路１２
の電流路１６は比較的小さな内部インピーダンスを有
し、このインピーダンスは、実際上、ゼロの領域の値で
ある。
【００２８】地点Ｍで接地されると共に、電子スイッチ
Ｎ２を経てＭＯＳ電界効果トランジスタＴO のゲート電
極Ｇに接続された電流路１６の電子スイッチＮ４は、ス
イッチングトランジスタＮ３を介して制御可能である。
このスイッチングトランジスタＮ３のゲートは制御電圧
Ｕstを受信し、この制御電圧Ｕstは、分圧器Ｒ１〜Ｒ３
の内の２つの抵抗Ｒ１とＲ２との接続点から引出される
と共に、これら抵抗Ｒ２，Ｒ３間の電圧降下によって決
定される。図示した実施例では、このスイッチングトラ
ンジスタＮ３が電界効果トランジスタによって構成さ
れ、このトランジスタのソース電極が地点Ｍで接地され
ると共に、ゲート電極Ｇがこれら２つの抵抗Ｒ１，Ｒ２
間の接続点に接続される。
Ｎ２を経てＭＯＳ電界効果トランジスタＴO のゲート電
極Ｇに接続された電流路１６の電子スイッチＮ４は、ス
イッチングトランジスタＮ３を介して制御可能である。
このスイッチングトランジスタＮ３のゲートは制御電圧
Ｕstを受信し、この制御電圧Ｕstは、分圧器Ｒ１〜Ｒ３
の内の２つの抵抗Ｒ１とＲ２との接続点から引出される
と共に、これら抵抗Ｒ２，Ｒ３間の電圧降下によって決
定される。図示した実施例では、このスイッチングトラ
ンジスタＮ３が電界効果トランジスタによって構成さ
れ、このトランジスタのソース電極が地点Ｍで接地され
ると共に、ゲート電極Ｇがこれら２つの抵抗Ｒ１，Ｒ２
間の接続点に接続される。
【００２９】電子スイッチＮ４を制御するための制御出
力を構成するスイッチングトランジスタＮ３のドレイン
電極を、定電流源１８に接続し、この定電流源１８によ
って電源電圧Ｖccを受けると共に、供給された電流Ｉを
送給する。
力を構成するスイッチングトランジスタＮ３のドレイン
電極を、定電流源１８に接続し、この定電流源１８によ
って電源電圧Ｖccを受けると共に、供給された電流Ｉを
送給する。
【００３０】この制御出力、即ち、スイッチングトラン
ジスタＮ３のドレイン電極を介して、もう１つの電子ス
イッチＮ５を制御可能とし、スイッチングトランジスタ
Ｎ３がオフの場合に、この電子スイッチＮ５を介して、
抵抗Ｒ３をバイパスすることができる。従って、これら
２つの電子スイッチＮ４およびＮ５をスイッチングトラ
ンジスタＮ３によって、以下の方法で制御する。即ち、
スイッチングトランジスタＮ３がオンの場合に、これら
電子スイッチＮ４，Ｎ５を開放とし、オフの場合に、閉
路とするように制御する。
ジスタＮ３のドレイン電極を介して、もう１つの電子ス
イッチＮ５を制御可能とし、スイッチングトランジスタ
Ｎ３がオフの場合に、この電子スイッチＮ５を介して、
抵抗Ｒ３をバイパスすることができる。従って、これら
２つの電子スイッチＮ４およびＮ５をスイッチングトラ
ンジスタＮ３によって、以下の方法で制御する。即ち、
スイッチングトランジスタＮ３がオンの場合に、これら
電子スイッチＮ４，Ｎ５を開放とし、オフの場合に、閉
路とするように制御する。
【００３１】また、図示の実施例では、これら総ての電
子スイッチＮ１〜Ｎ５の各々を、電界効果トランジスタ
で構成するので、この結果として、電子スイッチＮ４，
Ｎ５の２つのゲート電極をスイッチングトランジスタＮ
３のドレイン電極に接続すると共に、電子スイッチＮ
１，Ｎ２の２つのゲート電極を共通に、制御放電信号Ｓ
E を介して制御することができる。この制御放電信号Ｓ
E を出力ＥE に供給することができ、この出力ＥE を２
つの電子スイッチＮ１とＮ２のゲート電極に接続すると
共に、この出力を介して、ゲート・ソースキャパシタン
スＣGSの放電が実行されると共に、これによって、ＭＯ
Ｓ電界効果トランジスタＴO のゲート・ソース電圧ＶGS
の低下が行われる。
子スイッチＮ１〜Ｎ５の各々を、電界効果トランジスタ
で構成するので、この結果として、電子スイッチＮ４，
Ｎ５の２つのゲート電極をスイッチングトランジスタＮ
３のドレイン電極に接続すると共に、電子スイッチＮ
１，Ｎ２の２つのゲート電極を共通に、制御放電信号Ｓ
E を介して制御することができる。この制御放電信号Ｓ
E を出力ＥE に供給することができ、この出力ＥE を２
つの電子スイッチＮ１とＮ２のゲート電極に接続すると
共に、この出力を介して、ゲート・ソースキャパシタン
スＣGSの放電が実行されると共に、これによって、ＭＯ
Ｓ電界効果トランジスタＴO のゲート・ソース電圧ＶGS
の低下が行われる。
【００３２】電流路１４の３個のオーミック抵抗Ｒ１，
Ｒ２，Ｒ３を具備した分圧器を適切に設計するので、放
電回路１２が放電信号ＳE を介して動作状態になった場
合に、スイッチングトランジスタＮ３がオフとなり、こ
れによって、この放電回路１２に印加されたゲート・ソ
ース電圧ＵGSが割り当て可能なクランプ値ＵGSB （即
ち、図４）より低い値に低下してしまうと直ぐに、この
電流路１６の電子スイッチＮ４を閉路するようになる。
このクランプ値を有効的に選択することによって、ＭＯ
Ｓ電界効果トランジスタＴO の対応のドレイン電流ＩD
が、無視できるような少さな値、これはゼロの領域内で
あることが望ましい値を有するようになる。
Ｒ２，Ｒ３を具備した分圧器を適切に設計するので、放
電回路１２が放電信号ＳE を介して動作状態になった場
合に、スイッチングトランジスタＮ３がオフとなり、こ
れによって、この放電回路１２に印加されたゲート・ソ
ース電圧ＵGSが割り当て可能なクランプ値ＵGSB （即
ち、図４）より低い値に低下してしまうと直ぐに、この
電流路１６の電子スイッチＮ４を閉路するようになる。
このクランプ値を有効的に選択することによって、ＭＯ
Ｓ電界効果トランジスタＴO の対応のドレイン電流ＩD
が、無視できるような少さな値、これはゼロの領域内で
あることが望ましい値を有するようになる。
【００３３】ＭＯＳ電界効果トランジスタＴO をスイッ
チオン（導通）するために、充電回路２０を設ける。こ
の充電回路２０には、充電用抵抗ＲL と直列に電子スイ
ッチＮ６が設けられ、この充電用抵抗ＲL を経て、ＭＯ
Ｓ電界効果トランジスタＴOのゲート・ソースキャパシ
タンスＣGSを、電圧ＶGHまで充電することができ、この
電圧ＶGHを電子スイッチＮ６を経て充電用抵抗ＲL に印
加することができる。
チオン（導通）するために、充電回路２０を設ける。こ
の充電回路２０には、充電用抵抗ＲL と直列に電子スイ
ッチＮ６が設けられ、この充電用抵抗ＲL を経て、ＭＯ
Ｓ電界効果トランジスタＴOのゲート・ソースキャパシ
タンスＣGSを、電圧ＶGHまで充電することができ、この
電圧ＶGHを電子スイッチＮ６を経て充電用抵抗ＲL に印
加することができる。
【００３４】電界効果トランジスタによって構成された
電子スイッチＮ６のゲート電極を、入力ＥL に接続す
る。ＭＯＳ電界効果トランジスタＴO をオンしようとす
ると共に、これによってそれのゲート・ソースキャパシ
タンスＣGSを充電しようとすると直ぐに、制御充電信号
をこの入力ＥL に供給することができる。
電子スイッチＮ６のゲート電極を、入力ＥL に接続す
る。ＭＯＳ電界効果トランジスタＴO をオンしようとす
ると共に、これによってそれのゲート・ソースキャパシ
タンスＣGSを充電しようとすると直ぐに、制御充電信号
をこの入力ＥL に供給することができる。
【００３５】図４Ａは、図３で示したような本発明によ
る回路配置１０によって制御されたＭＯＳ電界効果トラ
ンジスタＴO のゲート・ソース電圧ＵGSのスイッチオフ
動作のプロフィールを表わしている。これと比較して、
図４Ｂは、図３に示すような本発明による回路配置１０
の放電回路１２の内部インピーダンスＺ1 の時間プロフ
ィール（スイッチオフ動作中の）を表わしている。
る回路配置１０によって制御されたＭＯＳ電界効果トラ
ンジスタＴO のゲート・ソース電圧ＵGSのスイッチオフ
動作のプロフィールを表わしている。これと比較して、
図４Ｂは、図３に示すような本発明による回路配置１０
の放電回路１２の内部インピーダンスＺ1 の時間プロフ
ィール（スイッチオフ動作中の）を表わしている。
【００３６】本発明による、この回路配置の機能は以下
の通りである。
の通りである。
【００３７】ＭＯＳ電界効果トランジスタＴO をスイッ
チオンするためには、入力ＥL は制御充電信号ＳL を受
信する必要があり、これによって電子スイッチＮ６を閉
路する。また、他方の入力ＥE には制御充電信号が存在
しないので、電子スイッチＮ１，Ｎ２は開放のままであ
る。従って、ＭＯＳ電界効果トランジスタＴO のゲート
電極Ｇは、充電回路２０を単に受けるだけであるから、
この結果として、ゲート・ソースキャパシタンスＣGSを
充電用抵抗ＲL を介して電圧ＶGHまで充電する。
チオンするためには、入力ＥL は制御充電信号ＳL を受
信する必要があり、これによって電子スイッチＮ６を閉
路する。また、他方の入力ＥE には制御充電信号が存在
しないので、電子スイッチＮ１，Ｎ２は開放のままであ
る。従って、ＭＯＳ電界効果トランジスタＴO のゲート
電極Ｇは、充電回路２０を単に受けるだけであるから、
この結果として、ゲート・ソースキャパシタンスＣGSを
充電用抵抗ＲL を介して電圧ＶGHまで充電する。
【００３８】ＭＯＳ電界効果トランジスタＴO をスイッ
チオフしたい場合には、他方の入力ＥE によって制御放
電信号ＳE を受信する必要があり、この信号によって、
放電回路１２の２つの電流路１４，１６内の電子スイッ
チＮ１，Ｎ２を閉路する。この結果、この放電回路１２
がＭＯＳ電界効果トランジスタＴO のゲート電極Ｇに与
えられ、これによって、ゲート・ソースキャパシタンス
ＣGSの放電が禁止されるようになる。このような状況の
下では、充電回路２０の電子スイッチＮ６が再度開放さ
れ、このことは入力ＥL における制御放電信号ＳL が減
衰したことによって起る。
チオフしたい場合には、他方の入力ＥE によって制御放
電信号ＳE を受信する必要があり、この信号によって、
放電回路１２の２つの電流路１４，１６内の電子スイッ
チＮ１，Ｎ２を閉路する。この結果、この放電回路１２
がＭＯＳ電界効果トランジスタＴO のゲート電極Ｇに与
えられ、これによって、ゲート・ソースキャパシタンス
ＣGSの放電が禁止されるようになる。このような状況の
下では、充電回路２０の電子スイッチＮ６が再度開放さ
れ、このことは入力ＥL における制御放電信号ＳL が減
衰したことによって起る。
【００３９】放電動作が開始されると共に、電子スイッ
チが閉路されると、分圧器Ｒ１〜Ｒ３はＭＯＳ電界効果
トランジスタＴO のゲート・ソース電圧ＵGSを受ける。
この電圧ＵGSは、電圧ＶGH（即ち、図４Ａ）とほぼ等し
いままである。
チが閉路されると、分圧器Ｒ１〜Ｒ３はＭＯＳ電界効果
トランジスタＴO のゲート・ソース電圧ＵGSを受ける。
この電圧ＵGSは、電圧ＶGH（即ち、図４Ａ）とほぼ等し
いままである。
【００４０】時刻ｔ0 で電子スイッチＮ１が閉路される
とすぐに、ＭＯＳ電界効果トランジスタＴO のゲート・
ソース電圧ＵGSおよび分圧器Ｒ１〜Ｒ３の設計値に依存
して、制御電圧Ｕstが急に現われるようになる。現在、
この分圧器Ｒ１〜Ｒ３は、スイッチングトランジスタＮ
３が電子スイッチＮ１の閉路と一緒にオン（閉路）とな
るように設定されているので、抵抗Ｒ３および電流路１
４内の電子スイッチＮ４をバイパスする電子スイッチＮ
５が開放されるようになる。
とすぐに、ＭＯＳ電界効果トランジスタＴO のゲート・
ソース電圧ＵGSおよび分圧器Ｒ１〜Ｒ３の設計値に依存
して、制御電圧Ｕstが急に現われるようになる。現在、
この分圧器Ｒ１〜Ｒ３は、スイッチングトランジスタＮ
３が電子スイッチＮ１の閉路と一緒にオン（閉路）とな
るように設定されているので、抵抗Ｒ３および電流路１
４内の電子スイッチＮ４をバイパスする電子スイッチＮ
５が開放されるようになる。
【００４１】この電子スイッチＮ５が開放されることに
基因して抵抗Ｒ３が回路中に挿入され、このことは、ス
イッチングトランジスタＮ３の出力信号をこれの入力に
正帰還されるのと等価なものとなり、この結果として、
このスイッチングトランジスタＮ３は、比較的急速にス
イッチオン（ハード的にオン）するようになる。
基因して抵抗Ｒ３が回路中に挿入され、このことは、ス
イッチングトランジスタＮ３の出力信号をこれの入力に
正帰還されるのと等価なものとなり、この結果として、
このスイッチングトランジスタＮ３は、比較的急速にス
イッチオン（ハード的にオン）するようになる。
【００４２】従って、このような初期スイッチオフフェ
イズ期間中、ＭＯＳ電界効果トランジスタＴO のゲート
・ソースキャパシタンスＣGSが、分圧器Ｒ１〜Ｒ３の抵
抗Ｒ１，Ｒ２の直列回路構成を介して放電するようにな
る。これら抵抗Ｒ１，Ｒ２，Ｒ３の合計値が規定される
ので、この結果として、この放電回路１２の電流路１４
に対して、比較的高い内部インピーダンスが得られ、こ
れによって、ゲート・ソースキャパシタンスＣGSが、最
初に、所望の時定数ｔ、一般に、比較的大きな時定数ｔ
に従って放電するようになる。この初期放電フェーズ期
間中、放電回路１２は比較的大きな内部インピーダンス
Ｚ1/2 1 を有するようになり、このインピーダンスＺ1/
2 1 （図４Ｂ）は、電流路１４によって排他的に決定さ
れる。
イズ期間中、ＭＯＳ電界効果トランジスタＴO のゲート
・ソースキャパシタンスＣGSが、分圧器Ｒ１〜Ｒ３の抵
抗Ｒ１，Ｒ２の直列回路構成を介して放電するようにな
る。これら抵抗Ｒ１，Ｒ２，Ｒ３の合計値が規定される
ので、この結果として、この放電回路１２の電流路１４
に対して、比較的高い内部インピーダンスが得られ、こ
れによって、ゲート・ソースキャパシタンスＣGSが、最
初に、所望の時定数ｔ、一般に、比較的大きな時定数ｔ
に従って放電するようになる。この初期放電フェーズ期
間中、放電回路１２は比較的大きな内部インピーダンス
Ｚ1/2 1 を有するようになり、このインピーダンスＺ1/
2 1 （図４Ｂ）は、電流路１４によって排他的に決定さ
れる。
【００４３】ＭＯＳ電界効果トランジスタＴO のゲート
・ソース電圧ＵGSが、指定可能なクランプ値ＵGSB （即
ち、図４Ａ）より下るとすぐに、スイッチングトランジ
スタＮ３用の抵抗Ｒ２，Ｒ３間の制御電圧Ｕstが、この
トランジスタＮ３がオフとなる程度まで降下してしま
う。時刻ｔ1 （図４Ａおよび図４Ｂ）に、２つの電子ス
イッチＮ４とＮ５がトランジスタＮ３のオフ動作を介し
て閉路されるので、この結果として、電流路１４中の抵
抗Ｒ２がバイパスされる一方、ＭＯＳ電界効果トランジ
スタＴO のゲート・ソースキャパシタンスＣGSを、放電
回路１２の電流路１６の２つの閉路した電子スイッチＮ
２，Ｎ４を経て実際上、短絡するようになる。時刻ｔ1
現在で、図４Ａで示したように、ゲート・ソースキャパ
シタンスＣ GSの残留放電が、ゲート・ソース電圧ＵGSの
時間プロフィールの急峻な傾きで急激に行われる。
・ソース電圧ＵGSが、指定可能なクランプ値ＵGSB （即
ち、図４Ａ）より下るとすぐに、スイッチングトランジ
スタＮ３用の抵抗Ｒ２，Ｒ３間の制御電圧Ｕstが、この
トランジスタＮ３がオフとなる程度まで降下してしま
う。時刻ｔ1 （図４Ａおよび図４Ｂ）に、２つの電子ス
イッチＮ４とＮ５がトランジスタＮ３のオフ動作を介し
て閉路されるので、この結果として、電流路１４中の抵
抗Ｒ２がバイパスされる一方、ＭＯＳ電界効果トランジ
スタＴO のゲート・ソースキャパシタンスＣGSを、放電
回路１２の電流路１６の２つの閉路した電子スイッチＮ
２，Ｎ４を経て実際上、短絡するようになる。時刻ｔ1
現在で、図４Ａで示したように、ゲート・ソースキャパ
シタンスＣ GSの残留放電が、ゲート・ソース電圧ＵGSの
時間プロフィールの急峻な傾きで急激に行われる。
【００４４】図４Ｂから明らかなように、放電回路１２
の内部インピーダンスＺ1 は、時刻ｔ1 に、比較的高い
値1/2 1 からゼロの領域中の比較的低い値Ｚ1 ″まで急
激に低下する。初期放電フェーズ中に、比較的大きなイ
ンピーダンスＺ1/2 1 は、分圧器Ｒ１〜Ｒ３を含む電流
路１４によって規定される一方、比較的低い内部インピ
ーダンスＺ1 ″が、電流路１６の閉路された、即ちスイ
ッチオンされた電子スイッチＮ２，Ｎ４の２つの無視可
能な小さな出力インピーダンスの合計値から得られるよ
うになる。
の内部インピーダンスＺ1 は、時刻ｔ1 に、比較的高い
値1/2 1 からゼロの領域中の比較的低い値Ｚ1 ″まで急
激に低下する。初期放電フェーズ中に、比較的大きなイ
ンピーダンスＺ1/2 1 は、分圧器Ｒ１〜Ｒ３を含む電流
路１４によって規定される一方、比較的低い内部インピ
ーダンスＺ1 ″が、電流路１６の閉路された、即ちスイ
ッチオンされた電子スイッチＮ２，Ｎ４の２つの無視可
能な小さな出力インピーダンスの合計値から得られるよ
うになる。
【００４５】閉路した電子スイッチＮ５によって抵抗Ｒ
３がバイパスされることにより、オフポイントに対する
スイッチングトランジスタＮ３の戻りのオンポイントが
上昇して、ヒステリシス現象が生じる。従って、このス
イッチングトランジスタＮ３の繰返しオン動作のため
に、ゲート・ソース電圧ＵGSが、スイッチオフ期間中の
電圧ＵGSに比べて高くなる必要がある。
３がバイパスされることにより、オフポイントに対する
スイッチングトランジスタＮ３の戻りのオンポイントが
上昇して、ヒステリシス現象が生じる。従って、このス
イッチングトランジスタＮ３の繰返しオン動作のため
に、ゲート・ソース電圧ＵGSが、スイッチオフ期間中の
電圧ＵGSに比べて高くなる必要がある。
【００４６】
【効果】実際には、オフ状態の下でのＭＯＳ電界効果ト
ランジスタＴO のゲート電極Ｇに対して、電流路１６に
よって決められたように、比較的低い内部インピーダン
スＺ1 ″によってのみ負荷が掛るので、反転キャパシタ
ンスＣｒを介して、この回路中に導入されるあらゆるノ
イズ信号Ｉs に関して、ゲート電圧を、このゲート電圧
によってトランジスタＴO が不所望に繰返しオンとなる
程度まで増大することは出来なくなる。換言すれば、こ
れらノイズ信号Ｉs によって、トランジスタＴO は繰返
しオン状態となることが防止できる。
ランジスタＴO のゲート電極Ｇに対して、電流路１６に
よって決められたように、比較的低い内部インピーダン
スＺ1 ″によってのみ負荷が掛るので、反転キャパシタ
ンスＣｒを介して、この回路中に導入されるあらゆるノ
イズ信号Ｉs に関して、ゲート電圧を、このゲート電圧
によってトランジスタＴO が不所望に繰返しオンとなる
程度まで増大することは出来なくなる。換言すれば、こ
れらノイズ信号Ｉs によって、トランジスタＴO は繰返
しオン状態となることが防止できる。
【００４７】以上の説明に関して、更に、以下の項を開
示する。 １．金属酸化物半導体（ＭＯＳ）電界効果トランジス
タ、特に、パワーＭＯＳ電界効果トランジスタＴO のゲ
ートを制御するに当り、このＭＯＳ電界効果トランジス
タＴO のゲート電極Ｇとソース電極Ｓとの間に、切換え
可能な放電回路１２を設け、この放電回路１２を介し
て、ゲート・ソースキャパシタンスＣGSに保持された電
荷を、この放電回路１２の内部インピーダンスＺ1 に依
存した値を有する時定数ｔに従って放電し得るようにし
た回路配置において、上記ＭＯＳ電界効果トランジスタ
ＴO のゲート・ソース電圧ＵGSが予じめ決められた限度
値ＵGSBより下に低下すると直ぐに、比較的小さな内部
インピーダンスによって規定された状態になるものと
し、上記放電回路１２を、比較的大きな内部インピーダ
ンスおよび上記比較的小さな内部インピーダンスＺ1 の
それぞれによって規定された２つの状態の間で切換える
ようにしたことを特徴とする回路配置。
示する。 １．金属酸化物半導体（ＭＯＳ）電界効果トランジス
タ、特に、パワーＭＯＳ電界効果トランジスタＴO のゲ
ートを制御するに当り、このＭＯＳ電界効果トランジス
タＴO のゲート電極Ｇとソース電極Ｓとの間に、切換え
可能な放電回路１２を設け、この放電回路１２を介し
て、ゲート・ソースキャパシタンスＣGSに保持された電
荷を、この放電回路１２の内部インピーダンスＺ1 に依
存した値を有する時定数ｔに従って放電し得るようにし
た回路配置において、上記ＭＯＳ電界効果トランジスタ
ＴO のゲート・ソース電圧ＵGSが予じめ決められた限度
値ＵGSBより下に低下すると直ぐに、比較的小さな内部
インピーダンスによって規定された状態になるものと
し、上記放電回路１２を、比較的大きな内部インピーダ
ンスおよび上記比較的小さな内部インピーダンスＺ1 の
それぞれによって規定された２つの状態の間で切換える
ようにしたことを特徴とする回路配置。
【００４８】２．上記ゲート・ソース電圧ＵGSが上記予
じめ決められた限度値ＵGSより下降した場合に、上記放
電回路１２の内部インピーダンスＺ1 がゼロの領域内の
値となることを特徴とする第１項記載の回路配置。
じめ決められた限度値ＵGSより下降した場合に、上記放
電回路１２の内部インピーダンスＺ1 がゼロの領域内の
値となることを特徴とする第１項記載の回路配置。
【００４９】３．上記ゲート・ソース電圧ＵGSを適切に
選択することによって、上記限度値Ｕ GSB に対応したド
レイン電流ＩD がゼロの領域内の値となるようにしたこ
とを特徴とする第１項または第２項記載の回路配置。
選択することによって、上記限度値Ｕ GSB に対応したド
レイン電流ＩD がゼロの領域内の値となるようにしたこ
とを特徴とする第１項または第２項記載の回路配置。
【００５０】４．上記放電回路１２を並列接続した２つ
の電流路１４，１６によって構成し、これら電流路の一
方１４によって、上記比較的高いインピーダンス値を禁
止するようにすると共に、他方の電流路１６によって、
比較的小さなインピーダンス値を禁止するこの電流路１
６を、上記ゲート・ソース電圧ＵGSが上記予じめ決めら
れた限度値ＵGSB を超えるとすぐに、バイパスすること
ができるようにしたことを特徴とする第１項〜第３項の
いずれかに記載の回路配置。
の電流路１４，１６によって構成し、これら電流路の一
方１４によって、上記比較的高いインピーダンス値を禁
止するようにすると共に、他方の電流路１６によって、
比較的小さなインピーダンス値を禁止するこの電流路１
６を、上記ゲート・ソース電圧ＵGSが上記予じめ決めら
れた限度値ＵGSB を超えるとすぐに、バイパスすること
ができるようにしたことを特徴とする第１項〜第３項の
いずれかに記載の回路配置。
【００５１】５．上記放電回路１２の比較的小さな内部
インピーダンスを決定する上記電流路１６を、上記ゲー
ト・ソース電圧ＵGSの関数として制御された電子スイッ
チＮ４を介して閉路できるようにしたことを特徴とする
第４項記載の回路配置。
インピーダンスを決定する上記電流路１６を、上記ゲー
ト・ソース電圧ＵGSの関数として制御された電子スイッ
チＮ４を介して閉路できるようにしたことを特徴とする
第４項記載の回路配置。
【００５２】６．上記電子スイッチＮ４をスイッチング
トランジスタＮ３を経て制御可能とし、このトランジス
タのゲートＧは制御電圧Ｕstを受信し、この制御電圧Ｕ
stを、上記比較的大きな内部インピーダンスを決定する
上記電流路１４中の分圧器Ｒ１−Ｒ３からタップで取出
すことができるようにしたことを特徴とする第５項記載
の回路配置。
トランジスタＮ３を経て制御可能とし、このトランジス
タのゲートＧは制御電圧Ｕstを受信し、この制御電圧Ｕ
stを、上記比較的大きな内部インピーダンスを決定する
上記電流路１４中の分圧器Ｒ１−Ｒ３からタップで取出
すことができるようにしたことを特徴とする第５項記載
の回路配置。
【００５３】７．上記スイッチングトランジスタＮ３を
経て、もう１つの電子スイッチＮ５を制御可能とし、こ
の電子スイッチＮ５を介して、上記分圧器Ｒ１−Ｒ３に
割り当てられた抵抗Ｒ３をバイパスすることができ、こ
れは、この分圧器Ｒ１−Ｒ３に印加されたゲート・ソー
ス電圧ＵGSが上記予じめ決められた限度値ＵGSB より低
下すると直ぐに、行われ、これによって上記制御電圧Ｕ
stが低下するようにしたことを特徴とする第６項記載の
回路配置。
経て、もう１つの電子スイッチＮ５を制御可能とし、こ
の電子スイッチＮ５を介して、上記分圧器Ｒ１−Ｒ３に
割り当てられた抵抗Ｒ３をバイパスすることができ、こ
れは、この分圧器Ｒ１−Ｒ３に印加されたゲート・ソー
ス電圧ＵGSが上記予じめ決められた限度値ＵGSB より低
下すると直ぐに、行われ、これによって上記制御電圧Ｕ
stが低下するようにしたことを特徴とする第６項記載の
回路配置。
【００５４】８．上記スイッチングトランジスタＮ３を
定電流源１８に接続したことを特徴とする第６項または
第７項記載の回路配置。
定電流源１８に接続したことを特徴とする第６項または
第７項記載の回路配置。
【００５５】９．上記放電回路１２を、放電信号ＳE の
関数として制御可能な少なくとも１つの電子スイッチＮ
１，Ｎ２を経て、上記ＭＯＳ電界効果トランジスタＴO
に接続できるようにしたことを特徴とする第１項〜第８
項のいずれか記載の回路配置。
関数として制御可能な少なくとも１つの電子スイッチＮ
１，Ｎ２を経て、上記ＭＯＳ電界効果トランジスタＴO
に接続できるようにしたことを特徴とする第１項〜第８
項のいずれか記載の回路配置。
【００５６】１０．上記放電回路１２の並列接続され
た、２つの電流路１４，１６の各々において、一方の電
子スイッチＮ１，Ｎ２を上記放電信号ＳE を経て制御用
に配列したことを特徴とする第９項記載の回路配置。
た、２つの電流路１４，１６の各々において、一方の電
子スイッチＮ１，Ｎ２を上記放電信号ＳE を経て制御用
に配列したことを特徴とする第９項記載の回路配置。
【００５７】１１．上記ＭＯＳ電界効果トランジスタＴ
O のゲート電極Ｇを、充電抵抗ＲL を有する充電回路２
０に接続できるようにしたことを特徴とする第１項〜第
１０項のいずれか記載の回路配置。
O のゲート電極Ｇを、充電抵抗ＲL を有する充電回路２
０に接続できるようにしたことを特徴とする第１項〜第
１０項のいずれか記載の回路配置。
【００５８】１２．上記充電回路２０を電子スイッチＮ
６を介して上記ＭＯＳ電界効果トランジスタＴO に接続
できるようにし、この電子スイッチＮ６を上記充電信号
ＳL の関数として制御可能とすると共に、上記充電抵抗
ＲL と直列接続したことを特徴とする第１１項記載の回
路配置。
６を介して上記ＭＯＳ電界効果トランジスタＴO に接続
できるようにし、この電子スイッチＮ６を上記充電信号
ＳL の関数として制御可能とすると共に、上記充電抵抗
ＲL と直列接続したことを特徴とする第１１項記載の回
路配置。
【００５９】１３．ＭＯＳ電界効果トランジスタＴO の
ゲートを制御するに当り、放電回路１２を設け、これを
介して、ゲート・ソースキャパシタンスＣGS中に保持さ
れた電荷を、この放電回路１２の内部インピーダンスに
依存した値を有する時定数に従って放電可能とする。こ
の放電回路１２を、ゲート・ソース電圧ＵGSが予じめ決
められた限度値より低下したら直ぐに、比較的小さな内
部インピーダンスによって規定される状態が生じた場合
に、この比較的小さな内部インピーダンスと比較的大き
な内部インピーダンスとによって決められた２つの状態
間で切換え可能としたことを特徴とする回路配置。
ゲートを制御するに当り、放電回路１２を設け、これを
介して、ゲート・ソースキャパシタンスＣGS中に保持さ
れた電荷を、この放電回路１２の内部インピーダンスに
依存した値を有する時定数に従って放電可能とする。こ
の放電回路１２を、ゲート・ソース電圧ＵGSが予じめ決
められた限度値より低下したら直ぐに、比較的小さな内
部インピーダンスによって規定される状態が生じた場合
に、この比較的小さな内部インピーダンスと比較的大き
な内部インピーダンスとによって決められた２つの状態
間で切換え可能としたことを特徴とする回路配置。
【図１】オーミック抵抗を介して、金属酸化物半導体
（ＭＯＳ）電界効果トランジスタのゲートを制御する従
来の回路配置。
（ＭＯＳ）電界効果トランジスタのゲートを制御する従
来の回路配置。
【図２】与えられた電流を介してＭＯＳ電界効果トラン
ジスタのゲートを制御する従来の回路配置。
ジスタのゲートを制御する従来の回路配置。
【図３】本発明のＭＯＳ電界効果トランジスタのゲート
を制御する回路の原理を示す回路配置。
を制御する回路の原理を示す回路配置。
【図４】Ａはスイッチオフ動作期間中における、図３に
示した本発明による回路配置によって制御されたＭＯＳ
電界効果トランジスタのゲート・ソース電圧の時間プロ
フィールを示す図。Ｂは図３に示した本発明による回路
配置の放電回路の内部インピーダンスの時間プロフィー
ルを示す図。
示した本発明による回路配置によって制御されたＭＯＳ
電界効果トランジスタのゲート・ソース電圧の時間プロ
フィールを示す図。Ｂは図３に示した本発明による回路
配置の放電回路の内部インピーダンスの時間プロフィー
ルを示す図。
１０ 回路配置 １２ 放電回路 １４，１６ 電流路 １８ 電流源 ２０ 充電回路 ＴO ＭＯＳ電界効果トランジスタ Ｎ１〜Ｎ５ 電子スイッチ
Claims (1)
- 【請求項１】 金属酸化物半導体（ＭＯＳ）電界効果ト
ランジスタ、特に、パワーＭＯＳ電界効果トランジスタ
のゲートを制御するに当り、このパワーＭＯＳ電界効果
トランジスタのゲート電極とソース電極との間に、切換
え可能な放電回路を設け、この放電回路を介して、ゲー
ト・ソースキャパシタンスに保持された電荷を、この放
電回路の内部インピーダンスに依存した値を有する時定
数に従って放電し得るようにした回路配置において、上
記ＭＯＳ電界効果トランジスタのゲート・ソース電圧が
予じめ決められた限度値より下に低下すると直ぐに、比
較的小さな内部インピーダンスによって規定された状態
になるものとし、前記放電回路を、比較的大きな内部イ
ンピーダンスおよび前記比較的小さな内部インピーダン
スのそれぞれによって規定された２つの状態の間が切換
えるようにしたことを特徴とする回路配置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4237125 | 1992-11-03 | ||
| DE42371252 | 1992-11-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH077404A true JPH077404A (ja) | 1995-01-10 |
Family
ID=6472010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5274654A Pending JPH077404A (ja) | 1992-11-03 | 1993-11-02 | トランジスタ駆動回路配置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5548240A (ja) |
| EP (1) | EP0596475B1 (ja) |
| JP (1) | JPH077404A (ja) |
| KR (1) | KR940012848A (ja) |
| DE (1) | DE69317728T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2004072424A (ja) * | 2002-08-06 | 2004-03-04 | Denso Corp | Ｍｏｓゲートトランジスタのゲート駆動回路 |
| US7382187B2 (en) | 2003-01-27 | 2008-06-03 | Ricoh Company, Ltd. | Semiconductor integrated circuit and amplifier for suppressing pop sound while minimizing voltage transition settling time |
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| EP2665172B1 (en) * | 2012-05-18 | 2016-10-12 | Silergy Corp. | Soft-switching circuit |
| US8975929B2 (en) * | 2013-06-20 | 2015-03-10 | Stmicroelectronics International N.V. | High voltage tolerant input buffer |
| US10520971B2 (en) * | 2017-07-18 | 2019-12-31 | Texas Instruments Incorporated | Current sink with negative voltage tolerance |
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| US4481434A (en) * | 1982-06-21 | 1984-11-06 | Eaton Corporation | Self regenerative fast gate turn-off FET |
| JPS6135616A (ja) * | 1984-07-27 | 1986-02-20 | Tdk Corp | 電界効果トランジスタ駆動回路 |
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| US5204562A (en) * | 1991-11-29 | 1993-04-20 | Motorola, Inc. | Turn off delay reduction circuit and method |
| US5264736A (en) * | 1992-04-28 | 1993-11-23 | Raytheon Company | High frequency resonant gate drive for a power MOSFET |
| US5321313A (en) * | 1993-01-07 | 1994-06-14 | Texas Instruments Incorporated | Controlled power MOSFET switch-off circuit |
-
1993
- 1993-11-02 JP JP5274654A patent/JPH077404A/ja active Pending
- 1993-11-03 DE DE69317728T patent/DE69317728T2/de not_active Expired - Lifetime
- 1993-11-03 EP EP93117823A patent/EP0596475B1/en not_active Expired - Lifetime
- 1993-11-03 KR KR1019930023182A patent/KR940012848A/ko not_active Application Discontinuation
-
1995
- 1995-03-01 US US08/397,013 patent/US5548240A/en not_active Expired - Lifetime
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| US7671679B2 (en) | 2003-01-27 | 2010-03-02 | Ricoh Company, Ltd. | Semiconductor integrated circuit and amplifier for suppressing pop sound while minimizing voltage transition settling time |
Also Published As
| Publication number | Publication date |
|---|---|
| US5548240A (en) | 1996-08-20 |
| DE69317728T2 (de) | 1998-08-20 |
| EP0596475A3 (en) | 1994-11-23 |
| EP0596475A2 (en) | 1994-05-11 |
| EP0596475B1 (en) | 1998-04-01 |
| KR940012848A (ko) | 1994-06-24 |
| DE69317728D1 (de) | 1998-05-07 |
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