KR0132781B1 - 최소한 하나의 푸쉬-풀 단을 갖는 집적회로 - Google Patents
최소한 하나의 푸쉬-풀 단을 갖는 집적회로Info
- Publication number
- KR0132781B1 KR0132781B1 KR1019890000986A KR890000986A KR0132781B1 KR 0132781 B1 KR0132781 B1 KR 0132781B1 KR 1019890000986 A KR1019890000986 A KR 1019890000986A KR 890000986 A KR890000986 A KR 890000986A KR 0132781 B1 KR0132781 B1 KR 0132781B1
- Authority
- KR
- South Korea
- Prior art keywords
- transistor
- push
- control
- path
- current
- Prior art date
Links
- 230000036962 time dependent Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 claims 1
- 101150110971 CIN7 gene Proteins 0.000 description 6
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 6
- 101150110298 INV1 gene Proteins 0.000 description 6
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 6
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 6
- 230000007423 decrease Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
- H03K17/166—Soft switching
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
내용없음.
Description
제1도는 푸쉬-풀 단의 회로도.
제2a도 및 제 2b도는 종래 기술에 따른 푸쉬-풀 단의 전류 변화를 도시한 도면.
제3a도 및 제3b도는 본원 발명에 따른 집적 회로에서 푸쉬-풀 단의 전류 변화도.
제4도는 본원 발명에 따른 집적회로에서 푸쉬-풀 단의 양호한 실시예를 도시한 도면.
제5도는 제4도에 도시된 집적회로에서의 푸쉬-풀 단의 상세도.
* 도면의 주요부분에 대한 부호의 설명
T1: 푸쉬 트랜지스터 T2: 풀 트랜지스터
R1및 R2: 저항 C0: 캐패시턴스
INV1 : 제 1 제어 회로 INV2 : 제 2 제어 회로
본원 발명은 논리 회로들 및 최소한 하나의 푸쉬-풀 단(a push-pull stage)을 구비하는 집적 회로에 관한 것으로, 상기 푸쉬-풀 단은 높은 공급 전압을 전달하는 제 1 전원 라인과 단 출력사이의 제 1 경로에 접속된 푸쉬 트랜지스터의 전류 채널과, 상기 단 출력과 낮은 공급 전압을 전달하는 제 2 전원 라인사이의 제 2 경로에 접속된 풀 트랜지스터의 전류 채널을 구비하며, 아울러 상기단의 한 논리 상태가 변화할 때, 상기 단 출력 상에서의 전류 변화에 의해 초래되는 전원 라인상의 전압 노이즈를 감소시키기 위해 시간-종속(time-dependent) 제어 전압을 발생시키도록 상기 푸쉬 트랜지스터와 상기 풀 트랜지스터의 제어 전극들에 접속되는 제어 수단이 제공된다.
푸쉬-풀 단을 구비하는 위와 같은 IC는 네덜란드 특허원 제 8601558호에 공지되어 있다. 상기 공지된 푸쉬-풀 단은 당해 회로의 내부 전원 라인상의 전압 노이즈를 감소시키기 위해 상기 푸쉬 트랜지스터와 상기 풀 트랜지스터의 제어전극들 상에 시간-종속 제어 전압을 발생시키기 위한 제어 수단을 구비한다.
푸쉬-풀 단이 출력 부하에 공급하는 부하 전류의 변동으로 인해, 전원 라인들 내에 존재하는 인덕턴스 양단에 유도 전압이 발생된다. 상기 제어 수단은 상기 푸쉬 트랜지스터와 풀 트랜지스터를 통해 흐르는 전류들을 제어하며 그 결과 상기 전류들은 스위칭동안 단위 시간당 일정한 량만큼 변화하게 된다. 결국, 이들 전류들 사이의 차인 상기 부하 전류는 또한 단위 시간당 일정한 양만큼 변화하게 된다. 상기 부하 전류가 시간에 따라 선형으로 변화하게 될 때, 그에 따라 유도되는 최대 간섭 전압 값들이 제한된다.
본원 발명의 목적은 상기 전원 라인들 상에서 발생되는 유도 전압을 더욱 감소시키므로 상기 공지된 푸쉬-풀 단을 개선하는 것이다. 이것을 달성하기 위해, 본원 발명에 따른 집적 회로는, 푸쉬-풀 단의 스위칭 동안, 상기 제어 수단이, 당해 푸쉬-풀 단의 한 트랜지스터를 통해 흐르는 제 2 전류가 가장 크게 상승할 때까지 당해 푸쉬-풀 단의 나머지 다른 트랜지스터를 통해 흐르는 제 1 전류를 사실상 일정하게 유지시키는 것을 특징으로 한다. 상기 공지된 푸쉬-풀 단에서, 상기 푸쉬 트랜지스터와 상기 풀 트랜지스터를 통해 흐르는 전류들은 거의 동시에 변화하는데, 즉, 한 전류는 다른 한 전류가 감소되는 양에 일치하는 양만큼 시간에 대해 선형으로 증가한다. 부하 전류가 상기 두전류간의 차이므로, 이 부하 전류의 변화는 점증적(cumulative)이다. 한 전류 변동이 거의 완전하게 발생될 때까지 다른 한 전류를 대체로 일정하게 유지함으로써, 발생된 최대 유도 전압 값이 상기 스위칭 속도를 저하시키지 않고도 감소될 수 있다.
제어수단이 푸쉬 트랜지스터 및 풀 트랜지스터의 제어 전극들에 접속되는 제어 가능한 충전 경로 및 방전 경로를 구비하는 본 발명에 따른 집적 회로의 한 실시예는, 자체 도전 상태에서 상기 풀 트랜지스터의 제어 전극과 제 2 전원 라인사이의 방전 경로가 충전 경로의 도전 상태에서 푸쉬 트랜지스터의 제어 전극과 제 1 전원 라인사이의 충전 경로보다 사실상 작은 최대 전류가 흐르게 하는 것을 특징으로 한다. 상기 푸쉬 트랜지스터는 그때 상기 풀 트랜지스터를 통해 흐르는 전류가 상당히 변화하기 전에 완전히 도통되는데, 이것은 한편으로는 상기 풀 트랜지스터 양단의 구동전압의 상승 때문이며 다른 한편으로는 상기 풀 트랜지스터의 제어전압의 감소 때문이다.
본원 발명에 따른 집적 회로의 또다른 실시예는, 푸쉬 트랜지스터의 제어전극에 대한 방전 경로가 방전 트랜지스터의 전류 채널을 구비하며, 이 전류 채널은 푸쉬 트랜지스터 및 풀 트랜지스터의 전류 채널들간의 노드를 상기 푸쉬 트랜지스터의 제어전극에 접속시키는 것을 특징으로 한다. 상기 푸쉬 트랜지스터의 차단 직전에, 이 트랜지스터를 통해 흐르는 전류는 이후 구동 전압으로 불리는 자체 전류 채널 양단의 전압에 대체로 무관하다. 따라서, 상기 푸쉬 트랜지스터가 차단될 때, 이 푸쉬 트랜지스터의 제어 전극을 상기 방전 트랜지스터를 통해 상기 푸쉬 트랜지스터 및 상기 풀 트랜지스터의 전류 채널들간의 노드에 접속하므로써, 당해 동작 동안, 상기 풀 트랜지스터는 전도되며, 상기 푸쉬 트랜지스터는 초기에 대체로 일정한 전류를 계속해서 공급한다. 이 상태는 단지 상기 노드에서의 전압이 상기 방전 트랜지스터의 제어 전극상에서의 전압 훨씬 아래로 떨어져 그 결과 후자의 트랜지스터가 상기 푸쉬 트랜지스터의 입력을 방전시키기 시작할 때에만 변화된다.
본원 발명에 따른 푸쉬-풀 단의 또다른 실시예는, 제어 수단이 스위칭 트랜지스터를 포함하는 제어회로를 구비하며, 상기 스위칭 트랜지스터의 전류 채널은 관련 충전 경로와 직렬로 상기 푸쉬 트랜지스터의 제어 전극에 접속되고, 상기 스위칭 트랜지스터는 방전 트랜지스터와 결합되어 인버터 회로를 형성하며, 상기 제어 수단은 상기 풀 트랜지스터의 제어 전극에 접속된 출력을 가지며, 상기 풀 트랜지스터의 제어 전극과 관련된 충전 경로 사이에 접속된 전류 채널을 갖는 제 2 스위칭 트랜지스터, 및 상기 풀 트랜지스터의 제어 전극과 상기 제 2 전력 공급 라인사이에 접속된 전류 채널을 갖는 제 2 방전 트랜지스터로 형성되는 제 2 인버터 회로를 포함하는 제 2 제어 회로를 구비하고, 상기 제 1 및 제 2 제어 회로의 충전경로는 각각 제 2 전원라인에 접속된 개별적인 제 1 캐스코드(cascode)트랜지스터(이 트랜지스터의 제어전극은 상기 각 인버터 회로의 출력에 접속됨)의 전류 채널과 상기 제 1 캐스코드 트랜지스터의 전류 채널에 병렬로 접속된 각각의 다른 캐스코드 트랜지스터의 전류 채널을 구비하며, 상기 제 1 및 제 2 인버터 회로의 입력이 각각 제 1 및 제 2 지연 소자를 거쳐 상기 제 1 캐스코드 트랜지스터와 상기 제 2 의 다른 캐스코드 트랜지스터의 제어 전극에 접속되는 것을 특징으로 한다. 상기 제 2 의 다른 캐스코드 트랜지스터는 지연 후 도통된다. 초기에 이 캐스코드 트랜지스터는, 종래 기술에서 기술된 바와 같이, 상기 푸쉬-풀 단의 트랜지스터들에 의해 스위칭된 전류를 시간에 대해 선형으로 변동하게 해주는 적당한 제어 전압을 발생시키는 인버터 회로의 전압에 영향을 주지 않는다. 상기 또다른 캐스코드 트랜지스터는 단지 소정의 시간 주기의 만료 후에만 상기 인버터 회로의 출력 전압을 상기 제 1 전원 라인의 전압 레벨까지 상승시킨다. 종래 기술과 비교해서, 이것은 전류 변동이 시간에 따라 선형으로 유지되게 해주는 비교적 양호한 방법이다. 종래 기술에 따라, 상기 다른 캐스코드 트랜지스터가 지연없이 도통되어, 상기 푸쉬 트랜지스터 또는 풀 트랜지스터의 시간에 대한 전류 변동은 초기부터 영향을 받게 된다.
본원 발명에 따른 푸쉬-풀 단의 또다른 실시예는 풀 트랜지스터의 제어 전극과 제 2 전원 라인 사이의 방전 경로가 적어도 두개의 병렬 경로를 구비하며, 그중 제 1 경로는 상기 제어 수단에 인가되는 제어 신호에 따라 스위칭 오프될 수 있는 반면, 제 2 경로는 논리 게이트의 게이트 출력상의 전압에 따라 스위칭 오프될 수 있으며, 이 게이트의 게이트 입력들은 상기 풀 트랜지스터의 제어 전극과 상기 단 출력에 접속되는 것을 특징으로 한다. 예컨대, 상기 단 출력 상에서의 과도하게 큰 용량성 부하의 경우, 상기 풀 트랜지스터는 너무 빨리 차단될 수 있으며, 따라서 큰 전류 변동 및 높은 유도 전압을 발생시킬 수 있다. 이 상황에서 방전 경로의 일부를 스위칭 오프함으로써, 상기 풀 트랜지스터를 통해 흐르는 비교적 점진적인 전류 변동이 달성된다.
이하, 첨부된 도면을 참조하여 본원 명세서를 보다 상세히 설명하겠다.
제1도는 푸쉬-풀 단 회로를 도시한 도면이다. 상기 푸쉬-풀 단은 공급 전압 VDD과 VSS를 전달하는 전원 라인들 사이에 푸쉬 트랜지스터 T1와 풀 트랜지스터 T2의 캐스코드 접속부를 구비한다. 상기 푸쉬-풀 단의 출력 K은, 예컨대, TTL 회로에 의해 로딩되는데, 이 TTL 회로는 상기 전원 라인들 사이에서 직렬로 접속된 저항 R1및 R2과, 상기 저항 R2에 병렬로 접속된 캐패시턴스 C0로 표시된다. 상기 단은 또한 논리신호 D와 D를 수신하는 입력을 갖는 제어회로 CC를 구비한다. 상기 트랜지스터 T1과 T2는 상호 논리적으로 상보적인 제어신호들에 의해 제어된다. 항상 부하 전류 I0는 상기 트랜지스터 T1에 의해 유도된 전류 I1와 트랜지스터 T2에 의해 유도된 전류 I2사이의 차에 일치한다. 예컨대, 상기 푸쉬 트랜지스터 T1가 도통되며 상기 풀 트랜지스터 T2가 거의 동시에 차단될 때, 단위시간당 전류 I1의 변동은 양의 값 dI1/dt에 상당하며, 단위 시간당 전류 I2의 변동은 음의 값 dI2/dt에 상당한다. 단위 시간당 부하 전류 I0의 변동 (dI0/dt)은 I1및 I2의 변동에 대한 절대값의 합과 일치한다.
dI0/dt = ｜dI1/dt｜ + ｜dI2/dt｜
반드시 기생 인덕턴스인 L1및 L2를 형성하며 기생 캐패시턴스 Cp를 통해 결합되는 내부 전원 라인 상에서, 상기 전류 변동 dI0/dt은 높은 유도 전압을 초래하며, 간섭 현상(예컨대, 상기 푸쉬-풀 단이 포함되는 집적회로의 다른 부품의 논리 상태에서)을 야기한다.
제2a 및 제2b도는 종래 기술에 따른 회로에서, 시간에 따른 전류 I1및 I2와 부하 전류 I0의 변동 및, 그들의 시간에 대한 도함수를 도시한 것이다. 전류 I1및 I2에서의 상당한 변화가 시간상 일치할 때, 도함수 dI0/dt 는 dI1/dt 및 dI2/dt의 절대 값의 합과 일치하게 되는 최대 유도 전압을 발생한다.
제3a도 및 제 3b도는 본원 발명에 따른 회로에서, 시간에 따른 전류 I1및 I2와 부하 전류 I0의 변동 및 그들의 시간에 대한 도함수를 도시한다. dI1/dt 및 dI2/dt의 극한값이 상호간에 시간적으로 시프팅된 것이므로, 최대 유도 전압 dI0/dt은 제 2a도 및 제 2b도를 참조로 예시된 경우에서 보다 팩터 2가 작다.
제4도는 본 발명에 따른 푸쉬-풀 단의 양호한 실시예를 도시한다. 저항 R1, R2및 캐패시턴스 C0로 표시된 TTL 부하는, 푸쉬 트랜지스터 T1와 풀 트랜지스터 T2를 구비하는 상기 푸쉬-풀 단의 출력단자 K에 접속된다. 상기 푸쉬 트랜지스터 T1는 제 1 제어회로 INV1로부터 제어 신호 V1을 수신하며 풀 트랜지스터 T2는 제 2 제어 신호 INV2로부터 제어신호 V2를 수신한다. 두 제어회로 INV1와 INV2는 각각 트랜지스터 T3와 트랜지스터 T8로 형성되는 제어가능 방전 경로를 구비한다.
풀 트랜지스터 T1의 제어 전극과 출력단자 K 사이에 접속되는 트랜지스터 T3의 기능은 제5도를 참조하여 설명된다. 제어회로 INV1 및 INV2의 충전 경로는 각각 트랜지스터 T4내지 T7와 T9내지 T12를 구비한다. 상기 충전 경로가 동일한 구성을 가지므로, 단지 제어 회로 INV1의 구성만이 이후 설명된다. 비슷한 논리가 제어 회로 INV2의 충전 경로에 적용된다. 그러므로, 제어 회로 INV1의 부품을 참조할 때, 제어 회로 INV2의 대응 부품에 대한 참조부호가 괄호 내에 기술된다.
상기 트랜지스터 T4(T9)는 트랜지스터 T5(T10)에 대해 스위치로서 사용되는데, 이 트랜지스터 T5(T10)는 전류 원으로서 접속되며 푸쉬 트랜지스터 T1(풀 트랜지스터 T2)의 제어 전극에 접속된 제어 전극을 갖는다. 이러한 구조를 사용하여, 시간 종속 제어 신호 V1(V2)가 형성되며, 그에 따라 푸쉬 트랜지스터 T1(풀 트랜지스터 T2)가 작동될 때, 당해 트랜지스터를 통해 흐르는 전류가 시간적으로 거의 선형으로 증가한다. 이러한 선형 시간 종속은 당해 푸쉬-풀 단의 전류 변동에 의해 유도된 간섭 전압의 최대 값을 제한한다.
T5(T10)이 제어 전압 V1(V2)이 증가함에 따라 차단되므로, 지연 소자 DL1(DL2)를 통한 지연 후에 상기 제어 전압 V1(V2)을 공급 전압 VDD으로 상승시키는 병렬 트랜지스터 T6(T11)가 제공된다. 상기 병렬 트랜지스터의 지연된 스위칭-온으로 인해, 그것은 초기에 트랜지스터 T5(T10)에 의해 실현된 제어 전압 변동에 어떠한 영향도 미치지 않는다. 제어 전압 V1(V2)이 공급 전압 VDD에 접근할 때 푸쉬 트랜지스터 T1(풀 트랜지스터 T2)내에서 시간적으로 선형으로 변동하는 전류에 대한 V1(V2)의 제어 전압 변동을 개선하기 위해, 트랜지스터 T7(T12)에 의해 실현되는 비-선형 캐패시턴스가 제공된다. 제어 전압 V1(V2)이 VDD마이너스 임계값에 일치하는 전압 이상으로 증가함에 따라 상기 캐패시턴스가 상당히 감소하므로, 트랜지스터들 T5및 T6(T10및 T11)을 통해 푸쉬 트랜지스터 T1(풀 트랜지스터 T2)의 제어 전극으로 흐르는 과도하게 낮은 충전 전류는 상기 제어 전압 간격에서 보상된다. 상기 푸쉬 트랜지스터 T1가 턴온될 때 상기 풀 트랜지스터 T2를 흐르는 전류를 대체로 일정하게 유지시키기 위해서, 트랜지스터 T8, T13및 T14를 구비하는 풀 트랜지스터 T2의 제어 전극에 대한 방전 경로는, 트랜지스터 T4, T5및 T6를 구비하는 푸쉬 트랜지스터 T1의 제어 전극에 대한 충전 경로와, 상기 전자의 방전 경로를 통해 흐르는 최대 방전 전류가 상기 후자의 충전 경로를 통해 흐르는 최대 충전 전류보다 1.5 내지 10의 팩터 작도록 하는 방식으로 균형을 이룬다. 상기 푸쉬 트랜지스터 T1에 대한 535/1.3 의 W/L비와 트랜지스터 T2에 대한 531/1.3의 W/L에 대해, 다음의 W/L비가 충족됨을 알게 되었다.
- T4: 80/1.3 - T5: 30/1.3 - T6: 40/1.3
- T8: 2/1.3 - T10: 14/1.3 - T14: 14/1.3
따라서 상기 푸쉬 트랜지스터 T1는, 상기 풀 트랜지스터 T2를 통해 흐르는 전류가 사실상 변하기 전에 이미 완전히 도통된다. 상기 풀 트랜지스터 T2는 그후 선형 범위내에서 동작한다. T2의 제어 전극상에서의 제어 전압의 감소 및 T2의 전류 채널 양단의 구동 전압 증가는 전류 변동에 관한 한 서로 대향한다. INV2내에서의 방전경로는 트랜지스터 T8를 갖는 제 1 경로와 트랜지스터 T13및 T14를 갖는 제 2 경로를 구비한다. 트랜지스터 T8및 T14는 동일한 제어 신호를 수신하며, 트랜지스터 T13는 논리 NAND 게이트 P1로부터 신호를 수신한다. 상기 게이트 P1에는 한편으로는 상기 풀 트랜지스터 T2에 대한 제어 신호 V0와, 다른 한편으로는 단자 K상의 출력전압 V0이 공급된다. 예컨대, 상기 부하 캐패시턴스 C0또는 부하 저항 R1이 매우 높을 경우, 상기 풀 트랜지스터 T2의 스위칭 오프는 상기 방전 경로가 완전히 도통될 때 너무 빨라지며, 따라서 과도하게 큰 전류 변동 및 과도하게 높은 유도 전압을 야기시킨다. 이것은 상기 방전 경로의 일부를 일시적으로 스위칭 오프시키므로써 방지될 수 있다. 상기 제어 신호 V2가 높으며 출력 전압 V0이 소정의 값 이상의 레벨을 가질 때, 트랜지스터 T13는 NAND 게이트 P1을 통해 차단된다. 트랜지스터 T13의 스위칭 온 또는 오프 순간은, 게이트 P1의 게이트 출력과 당해 트랜지스터 T13의 제어 전극사이에서, 만약 있다면, 특히 게이트 P1의 전이점, 상기 게이트를 형성하는 트랜지스터들의 규격, 및 지연 수단 DL3에 따라 좌우된다. 캐패시턴스 T15는 트랜지스터 T13의 점진적 스위칭을 실현하는 역할을 한다.
제5도는 제4도에 도시된 푸쉬-풀 단의 상세도이다. 푸쉬 트랜지스터 T1및 풀 트랜지스터 T2가 도시되며, 저항 R1, R2및 캐패시턴스 C0로 표시되는 TTL 부하 역시 도시되는데, 상기 부하는 출력단자 K에 접속된다. 단자 A 및 B는 제어회로(도시되지 않음)의 또다른 부분에 접속된다. 상기 푸쉬 트랜지스터 T1의 제어전극과 출력단자 K사이에 방전 트랜지스터 T3를 포함하는 방전경로가 형성된다. 스위칭 오프의 순간 바로 전에, 상기 푸쉬 트랜지스터 T1는 포화상태에서 동작한다. 따라서 통과된 전류는 상기 전류 채널 양단의 구동 전압에 무관하다. 이때 상기 출력단자 K상의 출력 전압 V0은 높아진다. 상기 푸쉬 트랜지스터 T1의 스위칭 오프는 풀 트랜지스터 T2의 스위칭 온, 상기 제어 회로의 나머지 부분으로부터의 단자 A의 차단, 및 높은 전압에 의해 또다른 트랜지스터 T3의 작동 후에 이루어진다. 단자 E를 통해 또다른 트랜지스터 T3는 푸쉬 트랜지스터 T1이 스위칭 오프될때 풀(full) 출력으로 구동된다. 상기 출력 전압 V0이 그 순간에 여전히 높으므로, 또다른 트랜지스터 T3가 자체 임계전압 부근 또는 그 이상에서 작동하게 되며, 이는 상기 푸쉬 트랜지스터 T1의 제어 전극이 방전되지 않거나 거의 방전되지 않는다는 것을 의미한다. 상기 출력 전압 V0의 감소동안, 푸쉬 트랜지스터 T1는포화 상태로 유지되며 일정한 전류를 전달한다. 출력전압 V0이 충분히 크게 감소될 때에만, 상기 푸쉬 트랜지스터 T1의 제어전극이 방전되도록 상기 다른 트랜지스터 T3가 도통되기 시작한다.
Claims (10)
- 최소한 하나의 푸쉬-풀 단(a push-pull stage)을 구비하는 집적 회로로서, 상기 푸쉬-풀 단은 높은 공급 전압을 전달하는 제 1 전원 라인과 단 출력 사이의 제 1 경로에 접속된 푸쉬 트랜지스터의 전류 채널과, 상기 단 출력과 낮은 공급 전압을 전달하는 제 2 전원 라인사이의 제 2 경로에 접속된 풀 트랜지스터의 전류 채널을 구비하며, 아울러 상기 단의 한 논리 상태가 변화할 때, 상기 단 출력 상에서의 전류 변화에 의해 초래되는 전원 라인상의 전압 노이즈를 감소시키기 위해 시간-종속(time-dependent)제어 전압을 발생시키도록 상기 푸쉬 트랜지스터와 상기 풀 트랜지스터의 제어 전극들에 접속되는 제어수단이 제공되는 집적 회로에 있어서, 상기 푸쉬-풀 단의 스위칭 동안, 상기 제어 수단이, 당해 푸쉬-풀 단의 한 트랜지스터를 통해 흐르는 제 2 전류가 가장 크게 상승할 때까지 당해 푸쉬-풀 단의 나머지 다른 트랜지스터를 통해 흐르는 제 1 전류를 일정하게 유지시키는 것을 특징으로 하는 집적 회로.
- 제1항에 있어서, 상기 제어 수단이 푸쉬 트랜지스터의 및 풀 트랜지스터의 제어 전극들에 접속되는 제어 가능한 충전 경로 및 방전 경로를 구비하며, 자체 도전 상태에서 상기 풀 트랜지스터의 제어 전극과 제 2 전원 라인사이의 방전 경로가 충전 경로의 도전 상태에서 푸쉬 트랜지스터의 제어 전극과 제 1 전원 라인 사이의 충전 경로보다 사실상 작은 최대 전류가 흐르게 하는 것을 특징으로 하는 집적 회로.
- 제2항에 있어서, 상기 최대 전류들이 상호 1.5 내지 10의 팩터만큼 벗어나는 것을 특징으로 하는 집적회로.
- 제2 또는 3항에 있어서, 상기 푸쉬 트랜지스터의 제어 전극에 대한 방전 경로가 방전 트랜지스터의 전류 채널을 구비하며, 이 전류 채널은 푸쉬 트랜지스터 및 풀 트랜지스터의 전류 채널들간의 노드를 상기 푸쉬 트랜지스터의 제어 전극에 접속시키는 것을 특징으로 하는 집적회로.
- 제4항에 있어서, 상기 제어 수단이 스위칭 트랜지스터를 포함하는 제어 회로를 구비하며, 상기 스위칭 트랜지스터의 전류 채널은 관련 충전 경로와 직렬로 상기 푸쉬 트랜지스터의 제어 전극에 접속되고, 상기 스위칭 트랜지스터는 방전 트랜지스터와 결합되어 인버터 회로를 형성하는 것을 특징으로 하는 집적회로.
- 제5항에 있어서, 상기 제어 수단은 상기 풀 트랜지스터의 제어 전극에 접속된 출력을 가지며, 상기 풀 트랜지스터의 제어전극과 관련된 충전 경로사이에 접속된 전류 채널을 갖는 제 2 스위칭 트랜지스터 및 상기 풀 트랜지스터의 제어 전극과 상기 제 2 전원 라인사이에 접속된 전류 채널을 갖는 제 2 방전 트랜지스터에 의해 형성되는 제 2 인버터 회로를 포함하는 제 2 제어 회로를 구비하고, 상기 제 1 및 제 2 제어 회로의 충전 경로는 각각 제 2 전원 라인에 접속된 개별적인 제 1 캐스코드(cascode) 트랜지스터(이 트랜지스터의 제어전극은 상기 각 인버터 회로의 출력에 접속됨)의 전류 채널과 상기 제 1 캐스코드 트랜지스터의 전류 채널에 병렬로 접속된 각각의 다른 캐스코드 트랜지스터의 전류 채널을 구비하며, 상기 제 1 및 제 2 인버터 회로의 입력이 각각 제 1 및 제 2 지연소자를 거쳐 상기 제 1 캐스코드 트랜지스터와 상기 제 2 의 다른 캐스코드 트랜지스터의 제어 전극에 접속되는 것을 특징으로 하는 집적회로.
- 제2 또는 3항에 있어서, 상기 풀 트랜지스터의 제어전극과 제 2 전원 라인 사이의 방전 경로가 적어도 두개의 병렬 경로를 구비하며, 그중 제 1 경로는 상기 제어 수단에 인가되는 제어 신호에 따라 스위칭 오프 될 수 있는 반면, 제 2 경로는 논리 게이트의 게이트 출력상의 전압에 따라 스위칭 오프될 수 있으며, 이 게이트의 게이트 입력들은 상기 풀 트랜지스터의 제어 전극과 상기 단 출력에 접속되는 것을 특징으로 하는 집적회로.
- 제7항에 있어서, 상기 스위칭 오프 가능한 제 2 경로 내에 접속된 전류 채널을 갖는 트랜지스터의 제어 전극과 상기 게이트 출력 사이에 또다른 지연소자가 접속되는 것을 특징으로 하는 집적회로.
- 제7항에 있어서, 상기 스위칭 오프가능한 제 2 경로에 접속된 전류 채널을 갖는 상기 트랜지스터의 상기 제어 전극이, 또다른 캐패시턴스를 통해 상기 제 2 전원 라인에 접속되는 것을 특징으로 하는 집적회로.
- 제1항에서 청구된 집적회로에 사용하기에 적합한 푸쉬-풀 단.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8800234 | 1988-02-01 | ||
| NL8800234A NL8800234A (nl) | 1988-02-01 | 1988-02-01 | Geintegreerde schakeling met logische circuits en ten minste een push-pull-trap. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR890013891A KR890013891A (ko) | 1989-09-26 |
| KR0132781B1 true KR0132781B1 (ko) | 1998-10-01 |
Family
ID=19851685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019890000986A KR0132781B1 (ko) | 1988-02-01 | 1989-01-30 | 최소한 하나의 푸쉬-풀 단을 갖는 집적회로 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4973861A (ko) |
| EP (1) | EP0327160B1 (ko) |
| JP (1) | JP2685271B2 (ko) |
| KR (1) | KR0132781B1 (ko) |
| DE (1) | DE68910337T2 (ko) |
| FI (1) | FI93913C (ko) |
| NL (1) | NL8800234A (ko) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4973865A (en) * | 1989-12-20 | 1990-11-27 | Vlsi Technology, Inc. | Auto-delay gain circuit |
| US5028818A (en) * | 1990-02-28 | 1991-07-02 | Integrated Device Technology, Inc. | Ground bounce limiting driver using non-linear capacitor |
| US5151620A (en) * | 1991-03-25 | 1992-09-29 | Industrial Technology Research Institute | CMOS input buffer with low power consumption |
| JP2759577B2 (ja) * | 1992-05-14 | 1998-05-28 | 三菱電機株式会社 | バッファ回路 |
| JPH077404A (ja) * | 1992-11-03 | 1995-01-10 | Texas Instr Deutschland Gmbh | トランジスタ駆動回路配置 |
| GB9404013D0 (en) * | 1994-03-02 | 1994-04-20 | Inmos Ltd | Current generating unit |
| US5473263A (en) * | 1994-12-19 | 1995-12-05 | Advanced Micro Devices, Inc. | Negative feedback to reduce voltage oscillation in CMOS output buffers |
| GB2309112B (en) * | 1996-01-11 | 1999-12-08 | Guy Edward John Margetson | Visual information system arrangements |
| US6091260A (en) * | 1998-11-13 | 2000-07-18 | Integrated Device Technology, Inc. | Integrated circuit output buffers having low propagation delay and improved noise characteristics |
| US6356102B1 (en) | 1998-11-13 | 2002-03-12 | Integrated Device Technology, Inc. | Integrated circuit output buffers having control circuits therein that utilize output signal feedback to control pull-up and pull-down time intervals |
| US6242942B1 (en) | 1998-11-13 | 2001-06-05 | Integrated Device Technology, Inc. | Integrated circuit output buffers having feedback switches therein for reducing simultaneous switching noise and improving impedance matching characteristics |
| DE10040092A1 (de) * | 2000-08-16 | 2002-03-07 | Infineon Technologies Ag | Schaltungsanordnung zur Erkennung eines Fehlerzustands |
| US6515502B1 (en) * | 2001-09-05 | 2003-02-04 | Silicon Integrated Systems Corporation | Termination circuit with voltage-independent characteristics |
| US6870895B2 (en) * | 2002-12-19 | 2005-03-22 | Semiconductor Energy Laboratory Co., Ltd. | Shift register and driving method thereof |
| JP4555588B2 (ja) * | 2004-03-30 | 2010-10-06 | 旭化成エレクトロニクス株式会社 | 基準電圧発生回路およびミュート回路 |
| US9413165B2 (en) * | 2012-10-30 | 2016-08-09 | National Instruments Corporation | Programmable protected input circuits |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4199695A (en) * | 1978-03-03 | 1980-04-22 | International Business Machines Corporation | Avoidance of hot electron operation of voltage stressed bootstrap drivers |
| DE3114132A1 (de) * | 1980-11-13 | 1982-11-04 | Robert Bosch Gmbh, 7000 Stuttgart | Elektronischer schalter |
| DE3339253A1 (de) * | 1983-10-28 | 1985-05-09 | Siemens AG, 1000 Berlin und 8000 München | Cmos-inverter |
| JPS60182488A (ja) * | 1984-02-29 | 1985-09-18 | 日本電気株式会社 | 駆動用電子回路 |
| US4612466A (en) * | 1984-08-31 | 1986-09-16 | Rca Corporation | High-speed output driver |
| JPS6214520A (ja) * | 1985-07-12 | 1987-01-23 | Sony Corp | メモリの出力バツフア回路 |
| US4638187A (en) * | 1985-10-01 | 1987-01-20 | Vtc Incorporated | CMOS output buffer providing high drive current with minimum output signal distortion |
| US4645947A (en) * | 1985-12-17 | 1987-02-24 | Intel Corporation | Clock driver circuit |
| JPS62220026A (ja) * | 1986-03-20 | 1987-09-28 | Toshiba Corp | 出力バツフア回路 |
| NL8601558A (nl) * | 1986-06-17 | 1988-01-18 | Philips Nv | Geintegreerde logische schakeling voorzien van een uitgangsschakeling voor het opwekken van een in de tijd begrensd toenemende uitgangsstroom. |
| JPS635553A (ja) * | 1986-06-25 | 1988-01-11 | Fujitsu Ltd | バツフア回路 |
| US4818901A (en) * | 1987-07-20 | 1989-04-04 | Harris Corporation | Controlled switching CMOS output buffer |
| US4797579A (en) * | 1987-07-27 | 1989-01-10 | Raytheon Company | CMOS VLSI output driver with controlled rise and fall times |
| JPH0666681B2 (ja) * | 1987-08-05 | 1994-08-24 | 株式会社東芝 | 論理回路 |
| US4857770A (en) * | 1988-02-29 | 1989-08-15 | Advanced Micro Devices, Inc. | Output buffer arrangement for reducing chip noise without speed penalty |
| US4880997A (en) * | 1988-08-18 | 1989-11-14 | Ncr Corporation | Low noise output buffer circuit |
-
1988
- 1988-02-01 NL NL8800234A patent/NL8800234A/nl not_active Application Discontinuation
-
1989
- 1989-01-10 US US07/295,718 patent/US4973861A/en not_active Expired - Fee Related
- 1989-01-25 EP EP89200159A patent/EP0327160B1/en not_active Expired - Lifetime
- 1989-01-25 DE DE89200159T patent/DE68910337T2/de not_active Expired - Fee Related
- 1989-01-27 FI FI890412A patent/FI93913C/fi not_active IP Right Cessation
- 1989-01-30 JP JP1017831A patent/JP2685271B2/ja not_active Expired - Lifetime
- 1989-01-30 KR KR1019890000986A patent/KR0132781B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US4973861A (en) | 1990-11-27 |
| FI890412A (fi) | 1989-08-02 |
| FI93913C (fi) | 1995-06-12 |
| DE68910337D1 (de) | 1993-12-09 |
| EP0327160A1 (en) | 1989-08-09 |
| DE68910337T2 (de) | 1994-05-05 |
| JPH027621A (ja) | 1990-01-11 |
| FI890412A0 (fi) | 1989-01-27 |
| NL8800234A (nl) | 1989-09-01 |
| FI93913B (fi) | 1995-02-28 |
| JP2685271B2 (ja) | 1997-12-03 |
| EP0327160B1 (en) | 1993-11-03 |
| KR890013891A (ko) | 1989-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0707758B1 (en) | Integrated circuit comprising an output stage with a miller capacitor | |
| KR0132781B1 (ko) | 최소한 하나의 푸쉬-풀 단을 갖는 집적회로 | |
| US20070222486A1 (en) | Driver circuit connected to pulse shaping circuitry | |
| EP0032588A2 (en) | Substrate bias generation circuit | |
| US6624672B2 (en) | Output buffer with constant switching current | |
| GB1589414A (en) | Fet driver circuits | |
| JPH05145384A (ja) | Ｃｍｏｓレシーバ入力インターフエース回路 | |
| US5546029A (en) | Output driver circuit having reduced electromagnetic interference | |
| JP3464278B2 (ja) | ノイズ低減出力段を備えた集積回路 | |
| US4868421A (en) | Bimos circuit that provides low power dissipation and high transient drive capability | |
| JPH01288010A (ja) | ドライバ回路 | |
| WO1997009783B1 (en) | Resonant driver circuit with reduced power consumption | |
| US3946245A (en) | Fast-acting feedforward kicker circuit for use with two serially connected inverters | |
| US6759880B2 (en) | Driver circuit connected to a switched capacitor and method of operating same | |
| US5952870A (en) | Circuit with hysteresis and method using same | |
| US6118261A (en) | Slew rate control circuit | |
| US6346711B1 (en) | High-speed optocoupler driver | |
| US5408136A (en) | Circuit for providing fast logic transitions | |
| EP0302671A2 (en) | Logic circuit | |
| JPH05198196A (ja) | 複数個の直列接続されたサンプルデータ比較器内へのサンプルスイッチ電荷注入の影響を減少させる方法及び装置 | |
| EP3923475A1 (en) | Slew-rate controlled output driver | |
| KR960001076B1 (ko) | 발진 유도 회로 | |
| JPH0661826A (ja) | パワーｍｏｓ制御回路 | |
| US5030854A (en) | Translator circuit for converting ECL type signals to TTL type signals | |
| KR930009242A (ko) | 고주파수 전압 제어 발진기 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20011124 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |