JPH05145384A - Ｃｍｏｓレシーバ入力インターフエース回路 - Google Patents

Ｃｍｏｓレシーバ入力インターフエース回路

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JPH05145384A
JPH05145384A JP3259543A JP25954391A JPH05145384A JP H05145384 A JPH05145384 A JP H05145384A JP 3259543 A JP3259543 A JP 3259543A JP 25954391 A JP25954391 A JP 25954391A JP H05145384 A JPH05145384 A JP H05145384A
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    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits

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Abstract

(57)【要約】 【目的】 ＣＭＯＳインバータと並列に接続されたＦＥ
Ｔデバイスを選択的にスイツチして、上記インバータの
幅対長さ比（Ｗ／Ｌ比）を調節することにより、プロセ
ス・パラメータの相異、温度変化などの変動に起因する
インバータのスイツチング閾値の変化を調節する。 【構成】 ＣＭＯＳインバータＴ１３、Ｔ１４と並列に
接続された複数個のＦＥＴデバイスＴ１１、Ｔ１２は制
御回路の信号で動作するスイツチ回路１４、１６と接続
されている。制御回路は、ＣＭＯＳインバータの最大の
スイツチング電圧値を持つ参照電圧発生回路３２と、そ
れ以下の値を持つ２つの基準電圧発生回路２８、３０
と、基準電圧発生回路の出力を比較する比較回路１８、
２２とを含む。スイツチ回路がオンの時、ＦＥＴデバイ
スが導通し、オフの時、ＦＥＴデバイスを接地電位にす
るように、比較回路からの出力でスイツチ回路を動作す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大規模集積回路、より
詳細に言えば、ＴＴＬのような他の回路フアミリーから
の信号を受け取るＣＭＯＳレシーバに関する。
【０００２】
【従来の技術】ＴＴＬロジツクを含む他の回路フアミリ
ーＣＭＯＳロジツクとインターフエースするために、Ｃ
ＭＯＳレシーバを使用することは公知である。多くのＣ
ＭＯＳレシーバの第１段はＮチヤンネルＦＥＴデバイス
に直列に接続されたＰチヤンネルＦＥＴデバイスで構成
された単純なＣＭＯＳインバータである。プロセス・パ
ラメータ（製造上の変数）などの変動によつて、ＣＭＯ
Ｓインバータの出力がスイツチする入力電圧は７００ミ
リボルト乃至８００ミリボルトも変動しうる。この変動
によつて、ＣＭＯＳインバータのスイツチング・ポイン
トが不安定になる傾向がある。この不安定さは、ＴＴＬ
回路をＣＭＯＳ回路にインターフエースするＣＭＯＳイ
ンバータを使用することに問題がある。
【０００３】ＣＭＯＳレシーバの入力段を設計するため
の直接的なアプローチは、入力段が接続されるロジツク
技術の入力段のスイツチング・ポイントをＶIL及びＶIH
の中間点に設定することである。上述の記号ＶILは入力
段の低い方の入力電圧を表わし、ＶIHは入力段の高い方
の入力電圧を表わす。ＴＴＬロジツクの入力信号の場
合、ＣＭＯＳインバータのスイツチング・ポイントは約
１．４ボルトにセツトされる。また、ＴＴＬの信号は約
１．４ボルトのスイツチング・ポイントの上下にエクス
カーシヨンする。このエクスカーシヨンはＴＴＬの信号
に対するノイズの許容度を与える。
【０００４】このことを別の面から言えば、このエクス
カーシヨンは、比較的ノイズの多い環境においても、Ｔ
ＴＬ回路を満足に機能させると言える。然しながら、若
し、ＴＴＬ回路がＣＭＯＳロジツク回路とインターフエ
ースされるならば、ＣＭＯＳインバータのスイツチング
・ポイントの閾値に跨がつて生じるこの独特のエクスカ
ーシヨンは、ＴＴＬのノイズの許容度を減少するか、ま
たはＴＴＬのノイズの許容度を皆無にすることになる。
従つて、ＣＭＯＳレシーバのスイツチング・ポイントの
閾値を安定化する手段が必要である。
【０００５】米国特許第４５８４４９２号及び同第４６
７３０２１号はＣＭＯＳインバータのスイツチング・ポ
イントを補償または安定化するフイードバツク・システ
ムを持つ回路配列を開示している。この特許の技術は所
定の目的を達したとしても、この回路配列は半導体シリ
コン・チツプに比較的広い面積を占めることになる。加
えて、フイードバツク・ループは、全体としての動作周
波数及び動作温度を安定化しなければならない。
【０００６】米国特許第４７１９３６９号には、ドライ
バ回路の出力抵抗が被駆動ラインのインピーダンスに整
合するように、ＰＦＥＴデバイス及びＮＦＥＴデバイス
を直列に接続した出力トランジスタのゲート幅が調整さ
れているドライバ回路が記載されている。
【０００７】米国特許第４４２４４５６号はＣＣＤの負
荷をドライブするためのＣＭＯＳドライバ回路を開示し
ている。ドライブ・パルスの上昇時間及び降下時間は、
ＣＣＤ負荷のドライブをより効果的にするパルスを発生
するために制御されている。この特許に記載された１つ
の実施例において、パルスの降下時間は、放電路中のト
ランジスタの幅対長さの比（Ｗ／Ｌ比）の全体の値を設
定することにより制御されている。
【０００８】
【発明が解決しようとする課題】従つて、本発明の目的
は、ＣＭＯＳインバータの出力が与えられた入力に対し
て切り換わる電圧の範囲を狭める電圧補償回路配列を与
えることにある。
【０００９】
【課題を解決するための手段】本発明の原理は、直列に
接続されたＣＭＯＳインバータ対のスイツチング閾値が
ＰＦＥＴ及びＮＦＥＴデバイスの幅対長さの比（Ｗ／Ｌ
比）に依存する原理に基礎を置いている。
【００１０】この原理に基いて、本発明のＣＭＯＳレシ
ーバ入力インターフエース回路は、ＣＭＯＳインバータ
対を形成する複数個のＦＥＴデバイスに並列に接続され
た複数個のＦＥＴデバイスを含んでいる。複数個のＦＥ
Ｔデバイスの各々は、スイツチが閉の時、ＦＥＴデバイ
スを導通し、スイツチが開の時、ＦＥＴデバイスをグラ
ンド電位に接続するようなスイツチと接続されている。
各スイツチは制御回路によつて発生される信号で制御さ
れる。
【００１１】制御回路はＣＭＯＳの設計段階において許
容された最大の電圧値でスイツチするように参照閾値が
セツトされた第１の基準電圧発生回路を含んでいる。Ｃ
ＭＯＳの設計段階において許容された最大電圧値よりも
小さな値でスイツチするような、参照閾値がセツトされ
た他の２つの基準電圧発生回路が設けられている。夫々
の基準電圧発生回路からの出力は、第１の基準電圧発生
回路からの出力と比較される。比較回路からの結果の信
号がスイツチを動作させる。
【００１２】
【実施例】図１は本発明を適用したＣＭＯＳレシーバ入
力インフーフエース回路１０を示す図である。このイン
ターフエース回路１０は、ＣＭＯＳレシーバ手段１２の
スイツチング・ポイントが許容可能な範囲内に入るよう
に、ＣＭＯＳレシーバ手段１２のスイツチング閾値の拡
がり（spread）を調節する。その結果、記号「ＩＮ」で
示された端子に入力信号が印加された時、ＴＴＬロジツ
クのようなドライブ回路（図示せず）からの信号は、回
路のノイズ許容範囲に維持される。
【００１３】図１を参照して説明を続けると、ＣＭＯＳ
レシーバ手段１２は、ＮチヤンネルＦＥＴデバイスＴ１
３と、ＰチヤンネルＦＥＴデバイスＴ１４とによつて形
成される入力段を含み、ＮチヤンネルＦＥＴデバイスＴ
１３のドレイン電極はＰチヤンネルＦＥＴデバイスＴ１
４のソース電極に接続されている。Ｔ１３及びＴ１４の
間にある記号「ＯＵＴ」で示されているノードは、ＣＭ
ＯＳレシーバ手段１２の入力ステージをＣＭＯＳレシー
バ手段１２の出力段に接続している。図１に２個だけ示
されている複数個のＦＥＴデバイス（Ｔ１１及びＴ１
２）は、それらのＦＥＴデバイスのドレイン電極を通し
て記号ＯＵＴで示されたノードに接続されている。後述
されるように、これらの複数個のＦＥＴデバイスの目的
は、ＣＭＯＳレシーバの入力インバータのスイツチング
閾値がプロセス・パラメータ等による変化によつて変つ
た時に調節されるように、デバイスＴ１３の幅対長さ比
（Ｗ／Ｌ比）を調節することである。たつた２つのＦＥ
Ｔデバイスだけしか示されていないけれども、本発明の
技術的範囲内で、任意の数のＦＥＴデバイスを記号ＯＵ
Ｔで示したノードに接続することができることには注意
を払う必要がある。この並列接続した回路のデバイスを
オン及びオフに切り換えることによつて、Ｔ１３のＷ／
Ｌ比が調節され、そして、ＣＭＯＳレシーバの入力イン
バータ段のスイツチング閾値のレベルを調節することが
できる。そのために、デバイスＴ１１及びＴ１２のゲー
ト電極は、スイツチ手段１４及び１６を介して記号「Ｉ
Ｎ」で示された入力端子に接続される。この回路構成に
よつて、若し、スイツチ手段が閉じられたならば、デバ
イスＴ１１及びＴ１２の関連ゲート電極はレシーバの入
力に接続される。若し、スイツチ手段が開ならば、ゲー
ト電極は、それらのＦＥＴデバイス、Ｔ１１及びＴ１２
を遮断するために、グランドのような参照電位にされ
る。若し、ＣＭＯＳの製造上の変数、温度、電源装置等
が、インバータ対のスイツチング閾値を、例えば低くし
たならば、Ｔ１１及びＴ１２のゲート電極に接続された
スイツチ手段はグランドに接続して、デバイスをオフに
転じ、そして、入力段、またはインバータ段のスイツチ
ング閾値レベルを設定するために、Ｔ１３を相対的に小
さなＷ／Ｌ比にする。スイツチング閾値が上方にシフト
した時、Ｔ１１及びＴ１２は、Ｔ１３のＷ／Ｌ比を増加
するためにオンに転じる。若し、より正確なスイツチン
グ閾値のレベルが必要ならば、スイツチング閾値の小さ
な変動によつてオン、またはオフに転じる付加的なトラ
ンジスタを「ＯＵＴ」で示したノードに接続することが
できる。付加された各デバイスは、適当な他のスイツチ
手段によつて「ＩＮ」で示したノードに接続される。
【００１４】図１を参照して本発明の実施例の説明を続
けると、スイツチ手段１４はＮＦＥＴデバイスＴ１５及
びＰＦＥＴデバイスＴ１７で形成されたインバータを含
んでいる。これらのＦＥＴデバイスＴ１５及びＴ１７の
中間のノードはＮチヤンネルＦＥＴデバイスＴ７のゲー
ト電極に接続されている。ＮチヤンネルＦＥＴデバイス
Ｔ７のドレイン電極は、ＰチヤンネルＦＥＴデバイスＴ
１９のドレイン電極と、記号ＩＮで示されたノードと、
ＣＭＯＳインバータＴ１４及びＴ１３のゲート電極とに
接続されている。Ｔ７のソース電極はＴ１１のゲート電
極と、Ｔ９のドレイン電極とに接続されている。Ｔ９の
ソース電極はグランドのような参照電位に接続される。
デバイスＴ１７及びＴ１５で形成されたインバータの入
力はデバイスＴ１９のゲート電極にも接続される。デバ
イスＴ１９のソース電極はデバイスＴ７のソース電極に
接続される。この回路の動作を説明すると、比較回路１
８からの信号がノード２０に出力された時、Ｐチヤンネ
ルＦＥＴデバイスＴ１９が付勢され、そして、この信号
はＮチヤンネルＦＥＴデバイスＴ７を付勢するために反
転される。Ｔ７及びＴ１９が付勢されると、スイツチ手
段１４はオンになり、デバイスＴ１１はＣＭＯＳレシー
バ回路の入力ノードに接続される。従つて、Ｔ１３の有
効Ｗ／Ｌ比はＴ１１も含む。比較回路１８の出力がノー
ド２０に上述の信号とは反対の信号を与えた時、スイツ
チはオフに転じる。デバイスＴ９は、デバイスＴ１１を
オフにするようにＴ１１のゲート電極を接地電位に接続
する。
【００１５】スイツチ手段１６は、既に説明したスイツ
チ手段１４と同じ構造であつて、ＮＦＥＴデバイスＴ１
２を制御する。このために、スイツチ手段１６はＦＥＴ
デバイスＴ１８及びＴ１６で構成されたインバータを含
んでいる。ノード１９は上記のＦＥＴデバイスＴ１８及
びＴ１６の間にあり、ＦＥＴデバイスＴ８のゲート電極
に接続されている。デバイスＴ８のドレイン電極は記号
「ＩＮ」で示されたノードに接続されている。デバイス
Ｔ８のソース電極はデバイスＴ１０のドレイン電極と、
デバイスＴ１２のゲート電極とに接続されている。Ｐチ
ヤンネルＦＥＴデバイスＴ２０のドレイン電極は、Ｔ８
のドレイン電極に接続されており、そして、Ｔ２０のゲ
ート電極は、デバイスＴ１８及びＴ１６によつて形成さ
れたインバータの入力に接続されている。後で説明され
るように、比較回路２２の出力に接続されたノード２４
上の信号はＰチヤンネルＦＥＴデバイスＴ２０を付勢す
る。この信号はデバイスＴ１８及びＴ１６によつて形成
されたインバータによつて反転される。この反転された
信号はＮチヤンネルＦＥＴデバイスＴ８を付勢する。デ
バイスＴ２０及びＴ８の両方が導通した時、このスイツ
チ手段１６はオンになり、そしてＮＦＥＴデバイスＴ１
２は、このＣＭＯＳレシーバ回路の入力端子に接続され
る。この状態において、デバイスＴ１２はＣＭＯＳレシ
ーバの入力段のインバータのスイツチング閾値を調節す
る能力を持つている。若し、ノード２４の信号がオフで
あれば、デバイスＴ１２のゲート電極は、Ｎチヤンネル
ＦＥＴデバイスＴ１０によつてグランドのような参照電
位に接続なる。この状態において、Ｔ１２はオフにな
り、ＣＭＯＳレシーバの入力段のスイツチング閾値の設
定に対して影響を与えない。
【００１６】図１を参照して実施例の説明を続けると、
ノード２０及び２４の信号は制御手段２６によつて与え
られる。制御手段２６は、複数個の基準電圧発生回路２
８、３０、３２と、基準電圧発生回路で選択された信号
入力を比較し、そして、ノード２０及び２４に出力信号
を発生する複数個の比較回路１８、２２とを含んでい
る。要求されるスイツチング閾値の精度に応じて、図１
に示した基準電圧発生回路の数よりも多い基準電圧発生
回路を使用することができる。然しながら、図１に示し
た３つの基準電圧発生回路２８、３０及び３２が正確で
満足すべき結果を与えることが分かつている。然しなが
ら、本発明の他の実施例において、基準電圧発生回路の
数を３以下、または、それ以上の任意の数にすることが
できるから、上述のことは本発明の技術的範囲を制限す
るものではない。
【００１７】基準電圧発生回路３２はＰチヤンネルＦＥ
ＴデバイスＴ５及びＮチヤンネルＦＥＴデバイスＴ６を
含んでいる。これらのデバイスは、夫々関連するドレイ
ン電極とソース端子とが接続されている。デバイスＴ５
のソース端子は電圧供給源ＶDDに接続されている。デバ
イスＴ５のゲート電極は、それ自身のドレイン電極に接
続されている。デバイスＴ６のゲート電極は、それ自身
のドレイン電極に接続され、そして、そのソース電極
は、グランドのような参照電位に接続されている。出力
ノード４はデバイスＴ５及びＴ６の中間に置かれてい
る。ノード４は比較回路１８及び２２の負の端子に接続
される。基準電圧発生回路３２は、ＣＭＯＳレシーバ手
段１２の入力段のインバータ（Ｔ１４及びＴ１５で構成
されている）に類似させている。基準電圧発生回路３２
のスイツチング閾値は、約８００ミリボルトのスイツチ
ング閾値の拡がり（spread）を持つ約１．４ボルトに設
定されている。この最大スイツチング閾値の拡がりは、
そのＣＭＯＳチツプを開発するのに使用されたＣＭＯＳ
技術に対して最大値である。若し、スイツチング閾値の
拡がりが異なつている技術を使用する場合、基準電圧発
生回路は、その特定のＣＭＯＳチツプの最大スイツチン
グ閾値の拡がりを持たせるように設計されるべきである
ことには注意を払う必要がある。
【００１８】基準電圧発生回路２８はＮチヤンネルＦＥ
ＴデバイスＴ１及びＴ２で構成されている。デバイスＴ
１のソース電極はデバイスＴ２のドレイン電極に接続さ
れている。Ｔ１のドレイン電極はＶDDに接続されてお
り、そして、そのゲート電極はドレイン電極に接続され
ている。同様に、デバイスＴ２においては、ゲート電極
はドレイン電極に接続され、ソース電極は、グランドの
ような参照電位に接続されている。基準電圧発生回路２
８の出力ノード１はＴ１及びＴ２の間に置かれ、そして
比較回路１８の正電位の端子に接続される。基準電圧発
生回路２８は、その通常の閾値が１．２ボルトであり、
かつ、約１００ミリボルトの最大スイツチング閾値の拡
がりを持つように設計されている。このことを換言すれ
ば、基準電圧発生回路２８の名目閾値及び閾値電圧の拡
がりは、基準電圧発生回路３２の名目閾値及び閾値電圧
の拡がりに比例していることを意味する。既に述べたよ
うに、これらの設計上の選択は、本発明の技術的範囲の
中で行なうことのできる単なる選択の１例として示した
ものである。
【００１９】基準電圧発生回路３０は、それら自身のド
レイン及びソース電極を直列に接続したＮチヤンネルＦ
ＥＴデバイスＴ３及びＴ４を含んでいる。デバイスＴ３
のゲート電極はドレイン電極に接続され、これは、転じ
てＶDDに接続される。デバイスＴ４のゲート電極は、そ
れ自身のドレイン電極に接続され、そのソース電極はグ
ランドのような参照電位に接続されている。ノード２は
Ｔ３及びＴ４の中間点に接続され、そして、比較回路２
２の正電位の端子に接続されている。図１に示されてい
るように、制御手段２６は２つの比較回路１８及び２２
を持つている。比較回路１８は、基準電圧発生回路３２
からの出力と、基準電圧発生回路２８からの出力とを比
較し、他方、比較回路２２は、基準電圧発生回路３２か
らの出力と、基準電圧発生回路３０からの出力とを比較
する。これら両方の比較回路からの出力は、ノード２０
及び２４に夫々制御信号を与える。従つて、ノード２０
及び２４の信号の状態に従つて、スイツチ手段は閉状態
か、または開状態になる。若し、スイツチが閉状態なら
ば、関連したデバイスＴ１１、またはＴ１２は、その入
力信号をノードＩＮに接続し、若し、スイツチが開状態
ならば、デバイスＴ１１、またはＴ１２はグランドのよ
うな参照電位に接続される。
【００２０】以下の表１は、図１に示した回路に使用さ
れたＦＥＴデバイスのＷ／Ｌ比を示すものである。上述
したように、本発明の技術的範囲内で、他のＷ／Ｌ比も
使用することは自明である。
【００２１】図１に示した特定の補償回路を参照する
と、トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４は、プロセス
・パラメータ及び温度変化によつて１００ミリボルトま
で変化する２つの基準電圧を形成している。デバイスＴ
５及びＴ６は、７００ミリボルト乃至８００ミリボルト
までノード４を変化させる通常のＣＭＯＳレシーバの入
力段と同じである。ノード１及び２は比較回路２２及び
１８を通してノード４と比較される。比較回路はトラン
ジスタＴ１１及びＴ１２をオン、またはオフに転じる。
既に説明したように、デバイスＴ１１及びＴ１２のドレ
イン電極はＣＭＯＳレシーバ手段１２の第１のインバー
タ段の出力に接続されている。この構成によつて、以下
のような３つの異なつた状態が存在する。
【００２２】状態１ これらの状態に対して、ノード４の電圧はノード１及び
２の両方の電圧よりも低い。若し、プロセス・パラメー
タが、非常に低いゲート・ソース電圧レベルにおいてＮ
ＦＥＴをスイツチさせるような値に設定されたならば状
態１が生じる。
【００２３】状態２ この状態において、ノード４の電圧はノード１及び２の
電圧の中間の電圧である。若し、すべてのプロセス・パ
ラメータがそれらの通常の電圧値、またはそれに近い値
に設定されたならば状態２が生じる。
【００２４】状態３ この状態において、ノード４の電圧はノード１及び２よ
りも高い電圧である。若し、プロセス・パラメータがＰ
ＦＥＴデバイス・スイツチを非常に低いゲート・ソース
電圧レベルに設定したならば状態３が生じる。
【００２５】これらの３つの異なつた場合の関連を説明
する前に、ＣＭＯＳレシーバ手段１２中の第１のインバ
ータのＮＦＥＴ及びＰＦＥＴデバイス（Ｔ１３、Ｔ１
４）が通常の電圧値に設定されていることを理解するこ
とが必要である。この設定によつて、スイツチング閾値
はレシーバのスイツチング閾値の拡がりの中間点よりも
高い値である。これをより正確に言うと、閾値点の拡が
りをＶspreadとし、最大の閾値点のをＶhiとして、ＰＦ
ＥＴ及びＮＦＥＴデバイスの幅対長さ比（Ｗ／Ｌ比）
は、スイチツング閾値が次式になるように指定されると
いうことである。 Ｖthreshold＝Ｖhi threshold−Ｖspread／４
【００２６】第１の場合を説明すると、比較回路１８及
び２２の両方の出力は高電位にあり、従つてデバイスＴ
１１及びＴ１２をオフに転じて、Ｔ１３の幅対長さ比、
Ｗ／Ｌ比を元来の値に維持する。再言すると、第１のイ
ンバータＴ１３、ＮＦＥＴデバイスの幅対長さ比は通
常、閾値の拡がりの中間点よりも高い点に設定されてい
るが、しかし、ＮＦＥＴはプロセス・パラメータによつ
て、より強力なので、スイツチング・ポイントの閾値は
Ｖhi threshold−Ｖspread／２の近くに移動される。
【００２７】第２の場合を説明すると、第１の比較回路
の出力は低電位であるが、第２の比較回路の出力は高電
位である。従つて、Ｔ１１はオンであり、Ｔ１２はオフ
である。レシーバの入力段中のＮＦＥＴデバイスＴ１３
の幅は、デバイスＴ１１の幅の値によつて増加され、そ
の結果、より高位に移動しようとするプロセス・パラメ
ータの閾値を補償する。
【００２８】最後に、第３の場合を説明すると、両方の
比較回路の出力は低位であり、従つて、Ｔ１１及びＴ１
２はオンである。ＮＦＥＴデバイスＴ１３の幅は、プロ
セス・パラメータがスイツチング・ポイントの閾値をよ
り高位に移動させようとした時に、スイツチング・ポイ
ントの閾値を引き下げるように増加される。
【００２９】
【発明の効果】本発明は、ＣＭＯＳレシーバのスイツチ
ング・ポイントの閾値を狭い範囲内に安定させ、ノイズ
に対する寛容度を補償する。
【図面の簡単な説明】
【図１】本発明のＣＭＯＳレシーバ入力インターフエー
ス回路の実施例を説明する図である。
【符号の説明】
１０ ＣＭＯＳレシーバ入力インターフエース回路 １２ ＣＭＯＳレシーバ手段 １４、１６ スイツチ手段 ２６ 制御手段 ２８ 第１の基準電圧発生手段 ３０ 第２の基準電圧発生手段 ３２ 第３の基準電圧発生手段
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１０月２０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 ＣＭＯＳレシーバ入力インターフェー
ス回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 19/003 Ｃ 8941−5Ｊ

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 他の回路に接続されたＣＭＯＳレシーバ
    の入力にインターフエースするためのＦＥＴ回路におい
    て、 ゲート電極が入力信号を受け取り、他の１つの電極が出
    力ノードに接続されている２つのＦＥＴデバイスを直列
    に接続したインバータと、 出力ノードに接続され、直列に接続されたＦＥＴデバイ
    スの１つと並列に接続された複数個のＦＥＴデバイス
    と、 複数個のＦＥＴデバイスのうちの１つのＦＥＴデバイス
    のゲート電極に接続された入力ノード及び出力ノードを
    持つ複数個のスイツチ手段と、 制御信号が各スイツチ手段の入力に接続され、そして、
    ＣＭＯＳレシーバを製造するのに使用されるＣＭＯＳ技
    術のための最大スイツチング閾値電圧レベルの拡がり
    と、上記最大スイツチング閾値電圧レベルの拡がりの範
    囲内で選択されたスイツチング閾値電圧レベルの拡がり
    との間の差異を表示するために、複数個の制御信号を発
    生する制御手段とからなるＣＭＯＳレシーバ入力インフ
    ーフエース回路。
  2. 【請求項２】 上記インバータは直列に接続されたＰＦ
    ＥＴデバイスとＮＦＥＴデバイスを含むことを特徴とす
    る請求項１に記載のＣＭＯＳレシーバ入力インフーフエ
    ース回路。
  3. 【請求項３】 複数個のＦＥＴデバイスはＮＦＥＴデバ
    イスであることを特徴とする請求項２に記載のＣＭＯＳ
    レシーバ入力インフーフエース回路。
  4. 【請求項４】 スイツチング手段は、ゲート電極、ドレ
    イン電極及びソース電極を持つＰＦＥＴデバイスを含む
    請求項１に記載のＣＭＯＳレシーバ入力インフーフエー
    ス回路において、 ＰＦＥＴデバイスのドレイン電極に接続されたドレイン
    電極、ＰＦＥＴデバイスのソース電極に接続されたソー
    ス電極及びゲート電極を持つＮＦＥＴデバイスと、 ＰＦＥＴデバイスのゲート電極に接続された入力及びＮ
    ＦＥＴデバイスのゲート電極に接続された出力を持つイ
    ンバータ回路と、 ＰＦＥＴデバイスのソース電極に接続されたドレイン電
    極及びＰＦＥＴデバイスのゲート電極に接続されたゲー
    ト電極を持つＮＦＥＴデバイスとからなるＣＭＯＳレシ
    ーバ入力インフーフエース回路。
  5. 【請求項５】 インバータ回路はＮＦＥＴデバイスを直
    列に接続したＰＦＥＴデバイスを含む請求項４に記載の
    ＣＭＯＳレシーバ入力インフーフエース回路。
  6. 【請求項６】 制御手段は出力を有する第１の基準電圧
    発生回路を含む請求項１に記載のＣＭＯＳレシーバ入力
    インフーフエース回路において、 出力を有する第２の基準電圧発生回路と、 出力を有する第３の基準電圧発生回路と、 第３の基準電圧発生回路の出力に接続された第１の入力
    及び第１の基準電圧発生回路の出力に接続された第２の
    入力を含み、かつ、出力を有する第１の比較回路と、 第３の基準電圧発生回路の出力に接続された第１の入力
    及び第２の基準電圧発生回路の出力に接続された第２の
    入力を含み、かつ、出力を有する第２の比較回路とから
    なるＣＭＯＳレシーバ入力インフーフエース回路。
  7. 【請求項７】 それ自身ドレイン電極がそれ自身のゲー
    ト電極に接続されている第１のＮＦＥＴデバイスを含む
    第１の基準電圧発生回路と、それ自身のドレイン電極が
    第１のＮＦＥＴデバイスのソース電極に接続され、か
    つ、それ自身のゲート電極がそれ自身のドレイン電極に
    接続されている第２のＮＦＥＴデバイスを含む第２の基
    準電圧発生回路とからなる請求項１に記載のＣＭＯＳレ
    シーバ入力インフーフエース回路。
  8. 【請求項８】 それ自身のゲート電極がそれ自身のドレ
    イン電極に接続されているＰＦＥＴデバイスと、それ自
    身のドレイン電極がＰＦＥＴデバイスのドレイン電極に
    接続され、かつ、それ自身のゲート電極がそれ自身のド
    レイン電極に接続されているＮＦＥＴデバイスとを有す
    る第３の基準電圧発生回路を含む請求項６に記載のＣＭ
    ＯＳレシーバ入力インフーフエース回路。
  9. 【請求項９】 ＣＭＯＳ回路をドライバ回路に相互接続
    するためのＣＭＯＳレシーバ入力インフーフエース回路
    において、 ＮＦＥＴデバイスと、ＰＦＥＴデバイス及びＮＦＥＴデ
    バイスの間に接続された出力とを直列に接続されたＰＦ
    ＥＴデバイスを有するＣＭＯＳインバータ回路と、 ＦＥＴデバイスと並列に接続され、かつ、出力ノードに
    接続された少なくとも１つのＦＥＴデバイスと、 電圧の最大値の範囲内における最大電圧値及び選ばれた
    少なくとも１つの電圧値の間の差異を示す少なくとも１
    つの信号を発生するための制御手段と、 制御手段及び少なくとも１つのＦＥＴデバイスとを相互
    接続する少なくとも１つのスイツチ手段であつて、若
    し、上記少なくとも１つの制御信号が第１の状態にあれ
    ば、少なくとも１つの上記ＦＥＴデバイスを付勢し、若
    し、上記少なくとも１つの制御信号が第２の状態にあれ
    ば、少なくとも１つの上記ＦＥＴデバイスを滅勢する制
    御信号に応答する少なくとも１つのスイツチ手段とから
    なるＣＭＯＳレシーバ入力インフーフエース回路。
  10. 【請求項１０】 電圧の最大範囲はＣＭＯＳインバータ
    回路の最大閾値の拡がりを含む請求項９に記載のＣＭＯ
    Ｓレシーバ入力インフーフエース回路。
  11. 【請求項１１】 上記選ばれた少なくとも１つの電圧値
    はＣＭＯＳインバータの最大閾値の拡がりと比例する値
    を含む請求項１０に記載のＣＭＯＳレシーバ入力インフ
    ーフエース回路。
  12. 【請求項１２】 最大閾値の拡がりは約８００ミリボル
    トである請求項１０に記載のＣＭＯＳレシーバ入力イン
    フーフエース回路。
  13. 【請求項１３】 上記選ばれた少なくとも１つの電圧値
    は１００ミリボルトであることを特徴とする請求項１１
    に記載のＣＭＯＳレシーバ入力インフーフエース回路。
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