JPH08511399A - Ｖｃｃ補償されたダイナミック閥値を備えたＣＭＯＳ入力 - Google Patents

Abstract

(57)【要約】 インバータはＶ_ccとアースの間に第１のＰＦＥＴと第１のＮＦＥＴの直列配列を含んでいる。２つの第１のＦＥＴは互いにそして入力に接続されるゲートを有している。インバータは第１のスイッチング閥値を有している。第２と第３のＰＦＥＴの直列配列が第１のＰＦＥＴと並列に接続されている。第２と第３のＰＦＥＴはＶ_ccとインバータの出力にそれぞれ接続されている。第２のスイッチング閥値を備えた別のインバータが入力信号に応じて第２のＰＦＥＴを制御するため入力に接続されている。第３のＰＦＥＴが第１のＰＦＥＴに並列に制御されている。組合わされた回路のスイッチング閥値はＶ_ccレベルの広い範囲にわたりほぼ一定である。

Description

【発明の詳細な説明】 Ｖ_cc補償されたダイナミック閥値を備えたＣＭＯＳ入力 （発明の分野） この発明は第１のスイッチング閥値を有する論理ゲートを備えた電子回路に関 するものである。論理ゲートは少なくとも１つの入力信号を受信する少なくとも １つの入力端子と、出力信号を供給する出力端子と、それぞれの電圧供給へ接続 する第１のおよび第２の供給電圧ノードを含んでいる。論理ゲートはさらに入力 信号に応じて出力端子を充電するために、第１の供給電圧ノードと出力端子との 間に第１の電流通路手段を、入力信号に応じて出力端子を放電するために、出力 端子と第２の供給電圧ノードとの間に第２の電流通路手段を有している。 この発明は特に、がしかし排他的ではなく、相補性導電形の電界効果トランジ スタ（ＦＥＴ）を備え、すなわち、ＮチャンネルＦＥＴ（ＮＦＥＴ）とＰチャン ネルＦＥＴ（ＰＦＥＴ）を備え、また通常ＣＭＯＳ回路と称せられ、ＮＯＴとか ＮＯＲとかＮＡＮＤのような反転操作を典型的に実行する電子回路に関するもの である。 （背景技術） 通常のＣＭＯＳインバータ１０が図１に示されている。インバータ１０はＰＦ ＥＴ１２とＮＦＥＴ１４とを含んでいる。ＰＦＥＴ１２のゲート１２ｇはＮＦＥ Ｔ１４のゲート１４ｇに連結されている。ＰＦＥＴ１２のソース電極１２ｓはＶ_cc に連結され、ＮＦＥＴ１４のソース電極１４ｓはアースに連結されている。Ｐ ＦＥＴ１２のドレイン電極１２ｄはＮＦＥＴ１４のドレイン電極１４ｄへ連結さ れている。インバータ１０のスイッチング閥値はＦＥＴ１２と１４の相対的な大 きさと供給電圧Ｖ_ccとに依存する。ＰＦＥＴのＮＦＥＴに対する比が高いほどス イッチング閥値はより高くなる。スイッチング閥値がＶ_cc／２でＶ_ccが２．７か ら３．６ボルトに変化し得る典型的な回路を仮定すると、そのスイッチング閥値 は１．３５から１．８ボルトへと変化することが可能だろう。このことは、例え ば、もしインバータ１０の入力が２．５ｎｓのスルーレート（slew rate）で２ ． ７から０ボルトへの傾斜で規定されるクロックパルスであり、設計がＶ_ccとは無 関係なクロック信号の伝播時間を要求するのであれば、望ましいことではない。 （発明の目的） そこで、本発明の目的は、スイッチング閥値が供給電圧レベルにわたり供給電 圧レベルＶ_ccにほぼ依存しない標記に規定された回路を提供せんとするものであ る。 （発明の概要） 本発明によれば、この目的は、当該回路が、第１のまたは第２の電流通路手段 のうちの少なくとも特定の１つの電流通路手段に並列な付加電流通路手段と、そ の特定の電流通路が導通（オン）にある時その付加電流通路手段をオンさせるた めの入力信号に応じた第１の制御手段と、その付加電流通路手段を非導通（オフ ）にさせるための入力信号に応じた第２の制御手段とを具える電流増幅手段を含 み、その第２の制御手段が第１のスイッチング閥値とは異なる第２のスイッチン グ閥値を備えたバッファ手段を含むことにより達成される。 本発明は、供給電圧レベルへの論理ゲートの第１のスイッチング閥値の依存が 供給電圧レベルへの電流増幅手段の操作の依存を介して補償され得るという洞察 に基づいている。第２のスイッチング閥値と第１のスイッチング閥値間に正確な 極性の差を持たせることで、付加電流通路の特定の電流通路に対する寄与が供給 電圧の増加とともに減少させられる。このことは供給電圧レベルとはほぼ関係な く入力電圧で回路を切換えることを可能とする。 （図面の簡単な説明） 本発明は以下の添付図面を参照し実施例によりさらに詳細に説明される。 図１は従来技術のインバータの回路線図である。 図２は本発明第１のインバタの回路線図である。 図３は本発明第２のインバータの回路線図である。 （好適な実施例の詳細な説明） 図２は本願発明第１の実施例に係るインバータを示す。インバータ２０は電圧 供給Ｖ_ccからアースの範囲で動作可能で、入力端子２２と出力端子２４とを有し ている。インバータ２０は第１のＰＦＥＴ２６とＮＦＥＴ２８を含んでいる。Ｐ ＦＥＴ２６は入力端子２２へ連結されるゲート２６ｇ、Ｖ_ccへ連結されるソース ２６ｓおよびドレイン２６ｄを有している。ＮＦＥＴ２８はゲート２６ｇと入力 端子２２へ連結されるゲート２８ｇ、ドレイン２６ｄへ連結されるドレイン２８ ｄおよびアースヘ連結されるソース２８ｓを有している。 インバータ２０はまた第２のＰＦＥＴ３０と第３のＰＦＥＴ３２を含んでいる 。第２のＰＦＥＴ３０はＶ_ccへ連結されるソース３０ｓ、ドレイン３０ｄおよび ゲート３０ｇを含んでいる。第３のＰＦＥＴ３２はドレイン３０ｄへ連結される ソース３２ｓ、出力端子２４へ連結されるドレイン３２ｄおよび入力端子２２へ 連結さるゲート３２ｇを含んでいる。インバータ２０は入力端子２２へ連結され るその入力とゲート３０ｇへ連結さるその出力を有する別のインバータ３６を含 んでいる。ＦＥＴ２６と２８は好適には、標準的インバータ（ＦＥＴ２６と２８ からなる）が形成される時、ハイ(high)からロー(low)へのスイッチング閥値（ 標準インバータ２６／２８が切換わる電圧）がほぼＶ_ccの４０％であるような大 きさであるべきである。別のインバータ３６のスイッチング閥値は好適にはＶ_cc のほぼ６０％にセットされるべきである。この関係によりＰＦＥＴ３０と３２お よび別のインバータ３６が以下の例で説明されるように実効的なスイッチング閥 値を上昇させる。 入力が０と２．７ボルトの間で切換えられると規定され、Ｖ_ccが２．７から３ ．６ボルトの範囲にあると仮定する。Ｖ_ccが２．７ボルトに等しいと、標準イン バータ２６／２８と別のインバータ３６のスイッチング閥値はほぼそれぞれ１． １と１．６ボルトである。ハイからローへの遷移に先立ち、ＰＦＥＴ３０がオン するよう別のインバータ３６はゲート３０ｇを低く保持する。ＰＦＥＴ２６と３ ２がオフでＮＦＥＴ２８がオンだと出力端子２４はアースに保持される。この時 には回路を介して電流は流れない。入力電圧が降下すると、ＰＦＥＴ２６と３２ はオンし始めＮＦＥＴ２８はオフになり始める。インバータ２０の実効的なスイ ッチング閥値はかくてＰＦＥＴ２６と３２の両者に制御されてほぼ１．４ボルト に等しくなる。入力電圧が１．６ボルトに到達すると、別のインバータ３６は切 換わり始めＰＦＥＴ３０をオフにする。しかしながら、別のインバータ３６を介 する伝播遅延のためＰＦＥＴ３０は直ちにオフにはならない。それ故ＰＦＥＴ３ ０がオフになり始める前に、入力電圧が１．４ボルトを通過してしまうほど入力 端での速度が十分に速いと、出力端子２４での電圧は１．４ボルトで切換わり始 めるだろう。別のインバータ３６がＰＦＥＴ３０をオフにすると、入力電圧は標 準インバータ２６／２８の１．１ボルトのスイッチング閥値を過ぎて降下し続け 、それで出力端子２４での電圧は切換わり続ける。上述の例でわかるように、速 いハイからローへの入力遷移の場合インバータ２０の実効的なスイッチング閥値 は約１．４ボルトになるであろう。 さてＶ_ccを３．６ボルトに等しくすると、標準インバータ２６／２８と別のイ ンバータ３６のハイからローへのスイッチング閥値はそれぞれ１．４と２．２ボ ルトになるであろう。もし同じ入力信号がインバータ２０に印加されるなら、Ｖ_cc が増加するにつれスイッチング閥値間差は増加するので、別のインバータ３６ は出力端子２４での電圧に対しより早く切換わり始めるだろう。それ故ＰＦＥＴ ３２からインバータ２０の実効的スイッチング閥値への寄与は、ＰＦＥＴ３０が より速くオフになるから著しく小さくなるであろう。結果としてインバータ２０ の実効的スイッチング閥値は約１．５ボルトになるであろう。かくて本発明のこ の実施例では０．９ボルトのＶ_cc範囲にわたりたった０．１ボルトだけ変わるイ ンバータ２０のダイナミックスイッチング閥値を創造する。 図２の実施例はローからハイへの遷移間ではスイッチング閥値に影響を与えな い。入力電圧が上昇すると、別のインバータ３６がＰＦＥＴ３０をオンさせる前 に、標準インバータ２６／２８のスイッチング閥値を介して電圧が伝達する。そ れで、ＰＦＥＴ３０と３２はインバータ２０のダイナミックスイッチング閥値を 決定するのになんら機能しない。 図３は、影響される速いローからハイへの入力信号遷移の間に実効的スイッチ ング閥値が補償される本発明第２の実施例に係る構成されたインバータ１２０を 示している。インバータ１２０は電圧供給Ｖ_ccからアースの範囲で動作可能で、 入力端子１２２と出力端子１２４を有している。インバータ１２０はＰＦＥＴ１ ２６と第１のＮＦＥＴ１２８を含んでいる。ＰＦＥＴ１２６は入力端子１２２へ 連結されるゲート１２６ｇ、Ｖ_ccへ連結されるソース１２６ｓおよびドレイン１ ２６ｄを有している。ＮＦＥＴ１２８はゲート１２６ｇへ連結されるゲート１２ ８ｇ、アースへ連結されるソース１２８ｓおよびドレイン１２６ｄへ連結される ドレイン１２８ｄを有している。 インバータ１２０はまた第２のＮＦＥＴ１３０と第３のＮＦＥＴ１３２を含ん でいる。第２のＮＦＥＴ１３２は出力端子１２４へ連結されるドレイン１３２ｄ 、ソース１３２ｓおよびゲート１３２ｇを有している。第３のＮＦＥＴ１３０は ソース１３２ｓへ連結されるドレイン１３０ｄ、アースへ連結されるソース１３ ０ｓおよびゲート１３０ｇを有している。入力端子１２２へ連結されるその入力 とゲート１３０ｇへ連結されるその出力を有する別のインバータ１３６はまたイ ンバータ１２０に含まれている。 ＦＥＴ１２６と１２８は好適には、標準インバータ（ＦＥＴ１２６と１２８よ りなる）が形成される時、ローからハイへのスイッチング閥値がＶccの約４０％ であるような大きさであるべきである。別のインバータ１３６のローからハイへ の閥値は好適にはＶccの約６０％にセットされるべきである。 回路動作を以下の例に従って説明する。入力は０と２．７ボルト間で切換えら れると規定され、Ｖccが２．７から３．６ボルトの範囲にあると仮定する。Ｖcc が２．７ボルトに等しいと、標準インバータ１２６／１２８と別のインバータ１ ３６のスイッチング閥値はほぼそれぞれ１．６と１．１ボルトである。ローから ハイへの遷移に先立ち、別のインバータ１３６はゲート１３０ｇを高く保持し、 ＮＦＥＴ１３０をオンさせる。ＮＦＥＴ１２８と１３２はオフとされＰＦＥＴ１ ２６はオンとされ、出力端子１２４をＶccに保持する。 入力電圧が上昇すると、ＮＦＥＴ１２８と１３２はオンし始めＰＦＥＴ１２６ はオフになり始める。インバータ１２０の実効的スイッチング閥値は今やＮＦＥ Ｔ１２８と１３２の効果の組合わせで約１．４ボルトである。入力電圧が１．１ ボルトに到達すると、別のインバータ１３６は切換わり始め、ＮＦＥＴ１３０を オフにする。ＮＦＥＴ１３０がオフの時は、ＮＦＥＴ１３２はもはや実効的なス イッチング閥値に寄与することなく、それで閥値は１．１ボルトにもどる。しか しながら、別のインバータ１３６を介する伝播遅延があるので、ＮＦＥＴ１３０ は直ちにオフになることはない。それ故、ＮＦＥＴ１３０がオフになり始める前 に、入力電圧が１．４ボルトを通過してしまうほど入力端での速度が十分に速い と、出力端子１２４での電圧は切換わり始めるだろう。別のインバータ１３６が ＮＦＥＴ１３０をオフにすると、入力電圧はすなわち標準インバータ１２６／１ ２８の１．６ボルトのスイッチング閥値以上に上昇し続け、それで出力端子での 電圧は切換わり続けるだろう。上述の例でわかるように、速いローからハイの入 力遷移の場合、インバータ１２０の実効的スイッチング閥値は約１．４ボルトに なるだろう。 Ｖ_ccが３．６ボルトに等しいとすると、標準インバータ１２６／１２８と別の インバータ１３６のスイッチング閥値はそれぞれ２．２と１．４ボルトになるだ ろう。同じ入力信号がインバータ１２０に印加されると、Ｖ_ccの増大につれスイ ッチング閥値間差も増大するから、別のインバータ１３６は出力端子１２４の電 圧に対しより速く切換わり始めるだろう。それで、インバータ１２０の実効的ロ ーよりハイへのスイッチング閥値へのＮＦＥＴ１３２からの寄与は、ＮＦＥＴ１ ３０がより速くオフになるから著しく小さくなるだろう。その結果、インバータ １２０の実効的ローからハイへのスイッチング閥値は約１．５ボルトになるだろ う。かくて本発明のこの実施例はインバータ１２０に関し０．９ボルトのＶ_cc範 囲にわたりほんの０．１ボルトだけ変化するダイナミックスイッチング閥値を創 造する。 図３の実施例はハイからローへの入力信号遷移へは影響を与えない。入力電圧 が減少すると、別のインバータ１３６がＮＦＥＴ１３０をオンする前に標準イン バータ１２６／１２８のスイッチング閥値を介して電圧が伝達する。それ故ＮＦ ＥＴ１３０と１３２はインバータ１２０のスイッチング閥値に影響を与えない。 添付図面はインバータ論理ゲートを示しているが、同じ原理がＮＯＲゲートや ＮＡＮＤゲートのような相補形ＦＥＴを備えた他の論理ゲートにも適用可能なこ とは当業者に自明であろう。

Claims (1)

1. 【特許請求の範囲】 １．第１のスイッチング閥値を備え、かつ： −少なくとも１つの入力信号を受信する少なくとも１つの入力端子と； −出力信号を供給する出力端子と； −それぞれの電圧供給へ接続する第１のおよび第２の供給電圧ノードと； −入力信号に応じて出力端子を充電するための第１の供給電圧ノードと出力端 子との間の第１の電流通路手段と； −入力信号に応じて出力端子を放電するための出力端子と第２の供給電圧ノー ドとの間の第２の電流通路手段と； を有する論理ゲートを具えた電子回路において、 当該回路が： −第１のまたは第２の電流通路手段のうちの少なくとも特定の１つの電流通路 手段に並列な付加電流通路手段と； −それぞれの電流通路がオンの時付加電流通路手段をオンさせるため入力信号 に応答する第１の制御手段と； −付加電流通路手段をオフさせるため入力信号に応答し、かつ、第１のスイッ チング閥値とは異なる第２のスイッチング閥値を備えるバッファ手段を具えた第 ２の制御手段と； を含むことを特徴とする電子回路。 ２．請求項１記載の回路において、第１の電流通路手段が第１の導電形の電界効 果トランジスタを具え、第２の電流通路手段が第１とは反対の第２の導電形の電 界効果トランジスタを具え、付加電流通路手段が第１のおよび第２の電流通路手 段のなかの特定の１つの電流通路手段と同じ導電形の電界効果トランジスタを具 えることを特徴とする電子回路。 ３．請求項２記載の回路において、論理ゲートがインバータ、ＮＯＲゲート、Ｎ ＡＮＤゲートのうちの少なくとも１つを具えることを特徴とする電子回路。