JPH0793565B2 - レベル変換回路 - Google Patents
レベル変換回路Info
- Publication number
- JPH0793565B2 JPH0793565B2 JP1291466A JP29146689A JPH0793565B2 JP H0793565 B2 JPH0793565 B2 JP H0793565B2 JP 1291466 A JP1291466 A JP 1291466A JP 29146689 A JP29146689 A JP 29146689A JP H0793565 B2 JPH0793565 B2 JP H0793565B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- channel
- channel mos
- channel type
- drain electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路で実現されたレベル変換回路
に関し、特に、CMOSレベルを振幅の小さいECLレベルな
どのレベルに変化する回路に関する。
に関し、特に、CMOSレベルを振幅の小さいECLレベルな
どのレベルに変化する回路に関する。
従来の技術 従来の半導体集積回路におけるレベル変換回路の一例を
第２図に示す。第２図に示す様に、信号入力端子21を第
１のＰチャンネル型MOSトランジスタ22のゲート電極と
第１のＮチャンネル型MOSトランジスタ23のゲート電極
に接続し、リファレンス電圧入力端子25を第２のＮチャ
ンネル型MOSトランジスタ26のゲート電極に接続し、正
電源27を第１のＰチャンネル型MOSトランジスタ22のソ
ース電極と第２のＰチャンネル型MOSトランジスタ28の
ソース電極に接続し、第１のＰチャンネル型MOSトラン
ジスタ22のドレイン電極を第２のＰチャンネル型MOSト
ランジスタ28のドレイン電極及びゲート電極と信号出力
端子29と第１のＮチャンネル型MOSトランジスタ23のド
レイン電極に接続し、第１のＮチャンネル型MOSトラン
ジスタ23のソース電極を第２のＮチャンネル型MOSトラ
ンジスタ26のドレイン電極に接続し、第２のＮチャンネ
ル型MOSトランジスタ26のソース電極を負電源31に接続
して構成されていた。
第２図に示す。第２図に示す様に、信号入力端子21を第
１のＰチャンネル型MOSトランジスタ22のゲート電極と
第１のＮチャンネル型MOSトランジスタ23のゲート電極
に接続し、リファレンス電圧入力端子25を第２のＮチャ
ンネル型MOSトランジスタ26のゲート電極に接続し、正
電源27を第１のＰチャンネル型MOSトランジスタ22のソ
ース電極と第２のＰチャンネル型MOSトランジスタ28の
ソース電極に接続し、第１のＰチャンネル型MOSトラン
ジスタ22のドレイン電極を第２のＰチャンネル型MOSト
ランジスタ28のドレイン電極及びゲート電極と信号出力
端子29と第１のＮチャンネル型MOSトランジスタ23のド
レイン電極に接続し、第１のＮチャンネル型MOSトラン
ジスタ23のソース電極を第２のＮチャンネル型MOSトラ
ンジスタ26のドレイン電極に接続し、第２のＮチャンネ
ル型MOSトランジスタ26のソース電極を負電源31に接続
して構成されていた。
上述の回路では、信号出力端子29の高い電圧レベルは正
電源27の電圧レベルになり、低い電圧レベルは正電源電
圧を第２のＰチャンネル型MOSトランジスタ28と第１の
Ｎチャンネル型MOSトランジスタ23と第2Nチャンネル型M
OSトランジスタ26のチャンネル間インピーダンスで分圧
した値となる。信号出力端子29が立ち上がるときには、
第１のＰチャンネル型MOSトランジスタ22の駆動能力を
上げることによって変化時間を速めることが出来るが、
信号が立ち下がるときには、リファレンス電圧入力端子
25の電圧と第２のＮチャンネル型MOSトランジスタ26か
ら構成される定電流源に流れ込む電流によって変化時間
が決まる。その為に、変化時間を速めるためにはリファ
レンス電圧入力端子25の電圧と第２のＮチャンネル型MO
Sトランジスタ26から構成される定電流源に流れ込む電
流を大きくしなければならない。
電源27の電圧レベルになり、低い電圧レベルは正電源電
圧を第２のＰチャンネル型MOSトランジスタ28と第１の
Ｎチャンネル型MOSトランジスタ23と第2Nチャンネル型M
OSトランジスタ26のチャンネル間インピーダンスで分圧
した値となる。信号出力端子29が立ち上がるときには、
第１のＰチャンネル型MOSトランジスタ22の駆動能力を
上げることによって変化時間を速めることが出来るが、
信号が立ち下がるときには、リファレンス電圧入力端子
25の電圧と第２のＮチャンネル型MOSトランジスタ26か
ら構成される定電流源に流れ込む電流によって変化時間
が決まる。その為に、変化時間を速めるためにはリファ
レンス電圧入力端子25の電圧と第２のＮチャンネル型MO
Sトランジスタ26から構成される定電流源に流れ込む電
流を大きくしなければならない。
発明が解決しようとする課題 上述した従来のレベル変換回路は、立ち下がり時間を速
めるためには定常電流を大きくしなければならず、従っ
て消費電力が大きくなると言う欠点がある。
めるためには定常電流を大きくしなければならず、従っ
て消費電力が大きくなると言う欠点がある。
本発明は従来の上記事情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記欠点
を解消し、消費電力を大きくすることなしに信号出力端
子の立ち下がり時間を速めることを可能とした新規なレ
ベル変換回路を提供することにある。
従って本発明の目的は、従来の技術に内在する上記欠点
を解消し、消費電力を大きくすることなしに信号出力端
子の立ち下がり時間を速めることを可能とした新規なレ
ベル変換回路を提供することにある。
課題を解決するための手段 上記目的を達成する為に、本発明に係るレベル変換回路
は、半導体集積回路において信号入力端子を第１のＰチ
ャンネル型MOSトランジスタのゲート電極と第１のＮチ
ャンネル型MOSトランジスタのゲート電極とインバータ
回路の入力端子に接続し、リファレンス電圧入力端子を
第２のＮチャンネル型MOSトランジスタのゲート電極に
接続し、正電源を第１のＰチャンネル型MOSトランジス
タのソース電極と第２のＰチャンネル型MOSトランジス
タのソース電極に接続し、第１のＰチャンネル型MOSト
ランジスタのドレイン電極を第２のＰチャンネル型MOS
トランジスタのドレイン電極及びゲート電極と信号出力
端子と第１のＮチャンネル型MOSトランジスタのドレイ
ン電極に接続し、第１のＮチャンネル型MOSトランジス
タのソース電極を第２のＮチャンネル型MOSトランジス
タのドレイン電極と第３のＮチャンネル型MOSトランジ
スタのドレイン電極に接続し、インバータ回路の出力端
子を第３のＮチャンネル型MOSトランジスタのゲート電
極に接続し、第２及び第３のＮチャンネル型MOSトラン
ジスタのソース電極を負電源に接続した構成を有してい
る。
は、半導体集積回路において信号入力端子を第１のＰチ
ャンネル型MOSトランジスタのゲート電極と第１のＮチ
ャンネル型MOSトランジスタのゲート電極とインバータ
回路の入力端子に接続し、リファレンス電圧入力端子を
第２のＮチャンネル型MOSトランジスタのゲート電極に
接続し、正電源を第１のＰチャンネル型MOSトランジス
タのソース電極と第２のＰチャンネル型MOSトランジス
タのソース電極に接続し、第１のＰチャンネル型MOSト
ランジスタのドレイン電極を第２のＰチャンネル型MOS
トランジスタのドレイン電極及びゲート電極と信号出力
端子と第１のＮチャンネル型MOSトランジスタのドレイ
ン電極に接続し、第１のＮチャンネル型MOSトランジス
タのソース電極を第２のＮチャンネル型MOSトランジス
タのドレイン電極と第３のＮチャンネル型MOSトランジ
スタのドレイン電極に接続し、インバータ回路の出力端
子を第３のＮチャンネル型MOSトランジスタのゲート電
極に接続し、第２及び第３のＮチャンネル型MOSトラン
ジスタのソース電極を負電源に接続した構成を有してい
る。
実施例 次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。
して具体的に説明する。
第１図は本発明の一実施例を示す回路構成図である。
第１図を参照するに、本発明に係るレベル変換回路は、
信号入力端子１を第１のＰチャンネル型MOSトランジス
タ２のゲート電極と第１のＮチャンネル型MOSトランジ
スタ３のゲート電気極とインバータ回路４の入力端子に
接続し、リファレンス電圧入力端子５を第２のＮチャン
ネル型MOSトランジスタ６のゲート電極に接続し、正電
源７を第１のＰチャンネル型MOSトランジスタ２のソー
ス電極と第２のＰチャンネル型MOSトランジスタ８のソ
ース電極に接続し、第１のＰチャンネル型MOSトランジ
スタ２のドレイン電極を第２のＰチャンネル型MOSトラ
ンジスタ８のドレイン電極及びゲート電極と信号出力端
子９と第１のＮチャンネル型MOSトランジスタ３のドレ
イン電極に接続し、第１のＮチャンネル型MOSトランジ
スタ３のソース電極を第２のＮチャンネル型MOSトラン
ジスタ６のドレイン電極と第３のＮチャンネル型MOSト
ランジスタ10のドレイン電極に接続し、インバータ回路
４の出力端子を第３のＮチャンネル型MOSトランジスタ1
0のゲート電極に接続し、第２及び第３のＮチャンネル
型MOSトランジスタ６及び10のソース電極を負電源11に
接続して構成されている。
信号入力端子１を第１のＰチャンネル型MOSトランジス
タ２のゲート電極と第１のＮチャンネル型MOSトランジ
スタ３のゲート電気極とインバータ回路４の入力端子に
接続し、リファレンス電圧入力端子５を第２のＮチャン
ネル型MOSトランジスタ６のゲート電極に接続し、正電
源７を第１のＰチャンネル型MOSトランジスタ２のソー
ス電極と第２のＰチャンネル型MOSトランジスタ８のソ
ース電極に接続し、第１のＰチャンネル型MOSトランジ
スタ２のドレイン電極を第２のＰチャンネル型MOSトラ
ンジスタ８のドレイン電極及びゲート電極と信号出力端
子９と第１のＮチャンネル型MOSトランジスタ３のドレ
イン電極に接続し、第１のＮチャンネル型MOSトランジ
スタ３のソース電極を第２のＮチャンネル型MOSトラン
ジスタ６のドレイン電極と第３のＮチャンネル型MOSト
ランジスタ10のドレイン電極に接続し、インバータ回路
４の出力端子を第３のＮチャンネル型MOSトランジスタ1
0のゲート電極に接続し、第２及び第３のＮチャンネル
型MOSトランジスタ６及び10のソース電極を負電源11に
接続して構成されている。
上述の回路では、信号出力端子９の高い電圧レベルは正
電源７の電圧レベルになり、低い電圧レベルは正電源電
圧を第２のＰチャンネル型MOSトランジスタ８と第１の
Ｎチャンネル型MOSトランジスタ３と第２のＮチャンネ
ル型MOSトランジスタ６のチャンネル間インピーダンス
で分圧した値となる。信号出力端子９が立ち上がるとき
には、従来例と同様に第１のＰチャンネル型MOSトラン
ジスタ２の駆動能力を上げることで速めることが出来、
信号出力端子９が立ち下がるときにもインバータ回路４
の遅延時間だけの間第１のＮチャンネル型MOSトランジ
スタ３と第３のＮチャンネル型MOSトランジスタ10が共
に“オン”状態となるために、第１のＮチャンネル型MO
Sトランジスタ３と第３のＮチャンネル型MOSトランジス
タ10の駆動能力を上げることで変化時間を速めることが
出来、リファレンス電圧入力端子５と第２のＮチャンネ
ル型MOSトランジスタ６からなる定電源電流を大きくし
なくても立ち下がりの変化時間を速めることが出来る。
電源７の電圧レベルになり、低い電圧レベルは正電源電
圧を第２のＰチャンネル型MOSトランジスタ８と第１の
Ｎチャンネル型MOSトランジスタ３と第２のＮチャンネ
ル型MOSトランジスタ６のチャンネル間インピーダンス
で分圧した値となる。信号出力端子９が立ち上がるとき
には、従来例と同様に第１のＰチャンネル型MOSトラン
ジスタ２の駆動能力を上げることで速めることが出来、
信号出力端子９が立ち下がるときにもインバータ回路４
の遅延時間だけの間第１のＮチャンネル型MOSトランジ
スタ３と第３のＮチャンネル型MOSトランジスタ10が共
に“オン”状態となるために、第１のＮチャンネル型MO
Sトランジスタ３と第３のＮチャンネル型MOSトランジス
タ10の駆動能力を上げることで変化時間を速めることが
出来、リファレンス電圧入力端子５と第２のＮチャンネ
ル型MOSトランジスタ６からなる定電源電流を大きくし
なくても立ち下がりの変化時間を速めることが出来る。
発明の効果 以上説明したように、本発明によれば、半導体集積回路
において信号入力端子を第１のＰチャンネル型MOSトラ
ンジスタのゲート電極と第１のＮチャンネル型MOSトラ
ンジスタのゲート電極とインバータ回路の入力端子に接
続し、リファレンス電圧入力端子を第２のＮチャンネル
型MOSトランジスタのゲート電極に接続し、正電源を第
１のＰチャンネル型MOSトランジスタのソース電極と第
２のＰチャンネル型MOSトランジスタのソース電極に接
続し、第１のＰチャンネル型MOSトランジスタのドレイ
ン電極を第２のＰチャンネル型MOSトランジスタのドレ
イン電極及びゲート電極と信号出力端子と第１のＮチャ
ンネル型MOSトランジスタのドレイン電極に接続し、第
１のＮチャンネル型MOSトランジスタのソース電極を第
２のＮチャンネル型MOSトランジスタのドレイン電極と
第３のＮチャンネル型MOSトランジスタのドレイン電極
に接続し、該インバータの出力端子を第３のＮチャンネ
ル型MOSトランジスタのゲート電極に接続し、第２及び
第３のＮチャンネル型MOSトランジスタのソース電極を
負電源に接続して構成することによって、消費電力を大
きくすることなしに信号出力端子の立ち下がり時間を速
めることが出来る効果が得られる。
において信号入力端子を第１のＰチャンネル型MOSトラ
ンジスタのゲート電極と第１のＮチャンネル型MOSトラ
ンジスタのゲート電極とインバータ回路の入力端子に接
続し、リファレンス電圧入力端子を第２のＮチャンネル
型MOSトランジスタのゲート電極に接続し、正電源を第
１のＰチャンネル型MOSトランジスタのソース電極と第
２のＰチャンネル型MOSトランジスタのソース電極に接
続し、第１のＰチャンネル型MOSトランジスタのドレイ
ン電極を第２のＰチャンネル型MOSトランジスタのドレ
イン電極及びゲート電極と信号出力端子と第１のＮチャ
ンネル型MOSトランジスタのドレイン電極に接続し、第
１のＮチャンネル型MOSトランジスタのソース電極を第
２のＮチャンネル型MOSトランジスタのドレイン電極と
第３のＮチャンネル型MOSトランジスタのドレイン電極
に接続し、該インバータの出力端子を第３のＮチャンネ
ル型MOSトランジスタのゲート電極に接続し、第２及び
第３のＮチャンネル型MOSトランジスタのソース電極を
負電源に接続して構成することによって、消費電力を大
きくすることなしに信号出力端子の立ち下がり時間を速
めることが出来る効果が得られる。
第１図は本発明に係るレベル変換回路の一実施例を示す
構成図、第２図は従来のレベル変換回路を示す回路図で
ある。 1,21……信号入力端子、2,22……第１のＰチャンネル型
MOSトランジスタ、3,23……第１のＮチャンネル型MOSト
ランジスタ、４……インバータ回路、5,25……リファレ
ンス電圧入力端子、6,26……第２のＮチャンネル型MOS
トランジスタ、7,27……正電源、8,28……第２のＰチャ
ンネル型MOSトランジスタ、9,29……信号出力端子、10
……第３のＮチャンネル型MOSトランジスタ、11,31……
負電源
構成図、第２図は従来のレベル変換回路を示す回路図で
ある。 1,21……信号入力端子、2,22……第１のＰチャンネル型
MOSトランジスタ、3,23……第１のＮチャンネル型MOSト
ランジスタ、４……インバータ回路、5,25……リファレ
ンス電圧入力端子、6,26……第２のＮチャンネル型MOS
トランジスタ、7,27……正電源、8,28……第２のＰチャ
ンネル型MOSトランジスタ、9,29……信号出力端子、10
……第３のＮチャンネル型MOSトランジスタ、11,31……
負電源
Claims (1)
- 【請求項１】半導体集積回路において信号入力端子を第
１のＰチャンネル型MOSトランジスタのゲート電極と第
１のＮチャンネル型MOSトランジスタのゲート電極とイ
ンバータ回路の入力端子に接続し、リファレンス電圧入
力端子を第２のＮチャンネル型MOSトランジスタのゲー
ト電極に接続し、正電源を前記第１のＰチャンネル型MO
Sトランジスタのソース電極と第２のＰチャンネル型MOS
トランジスタのソース電極に接続し、該第１のＰチャン
ネル型MOSトランジスタのドレイン電極を該第２のＰチ
ャンネル型MOSトランジスタのドレイン電極及びゲート
電極と信号出力端子と該第１のＮチャンネル型MOSトラ
ンジスタのドレイン電極に接続し、該第１のＮチャンネ
ル型MOSトランジスタのソース電極を前記第２のＮチャ
ンネル型MOSトランジスタのドレイン電極と第３のＮチ
ャンネル型MOSトランジスタのドレイン電極に接続し、
前記インバータ回路の出力端子を該第３のＮチャンネル
型MOSトランジスタのゲート電極に接続し、前記第２及
び第３のＮチャンネル型MOSトランジスタのソース電極
を負電源に接続したことを特徴とするレベル変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1291466A JPH0793565B2 (ja) | 1989-11-09 | 1989-11-09 | レベル変換回路 |
| US07/610,899 US5140195A (en) | 1989-11-09 | 1990-11-09 | Level converting circuit with a bypass transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1291466A JPH0793565B2 (ja) | 1989-11-09 | 1989-11-09 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03153121A JPH03153121A (ja) | 1991-07-01 |
| JPH0793565B2 true JPH0793565B2 (ja) | 1995-10-09 |
Family
ID=17769237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1291466A Expired - Lifetime JPH0793565B2 (ja) | 1989-11-09 | 1989-11-09 | レベル変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5140195A (ja) |
| JP (1) | JPH0793565B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100912964B1 (ko) * | 2007-09-04 | 2009-08-20 | 주식회사 하이닉스반도체 | Ｃｍｌ－ｃｍｏｓ 변환기 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2670651B2 (ja) * | 1991-10-14 | 1997-10-29 | 三菱電機株式会社 | 出力装置 |
| EP0700599B1 (en) * | 1994-03-25 | 1998-07-01 | Koninklijke Philips Electronics N.V. | Cmos input with v cc? compensated dynamic threshold |
| FR2719727B1 (fr) * | 1994-05-03 | 1996-07-26 | Matra Mhs | Circuit de sortie pour circuit intégré. |
| MY121210A (en) * | 1995-02-24 | 2006-01-28 | Intel Corp | Nonvolatile memory with output mode configuration |
| KR100770445B1 (ko) * | 2006-08-09 | 2007-10-26 | 삼성전기주식회사 | Ｃｍｌ 씨모스 컨버터 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4380710A (en) * | 1981-02-05 | 1983-04-19 | Harris Corporation | TTL to CMOS Interface circuit |
| US4704547A (en) * | 1984-12-10 | 1987-11-03 | American Telephone And Telegraph Company, At&T Bell Laboratories | IGFET gating circuit having reduced electric field degradation |
| US4707623A (en) * | 1986-07-29 | 1987-11-17 | Rca Corporation | CMOS input level shifting buffer circuit |
| US4782250A (en) * | 1987-08-31 | 1988-11-01 | International Business Machines Corporation | CMOS off-chip driver circuits |
| US4937477A (en) * | 1988-01-19 | 1990-06-26 | Supertex, Inc. | Integrated mos high-voltage level-translation circuit, structure and method |
| JPH01226218A (ja) * | 1988-03-07 | 1989-09-08 | Canon Inc | レベルシフト用集積回路 |
| CA1331214C (en) * | 1989-01-05 | 1994-08-02 | Kun-Ming Lee | Interfacing control circuit with active circuit charge or discharge |
| US4999529A (en) * | 1989-06-30 | 1991-03-12 | At&T Bell Laboratories | Programmable logic level input buffer |
| US4963771A (en) * | 1989-09-12 | 1990-10-16 | Samsung Semiconductor | TTL/CMOS level translator |
-
1989
- 1989-11-09 JP JP1291466A patent/JPH0793565B2/ja not_active Expired - Lifetime
-
1990
- 1990-11-09 US US07/610,899 patent/US5140195A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100912964B1 (ko) * | 2007-09-04 | 2009-08-20 | 주식회사 하이닉스반도체 | Ｃｍｌ－ｃｍｏｓ 변환기 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03153121A (ja) | 1991-07-01 |
| US5140195A (en) | 1992-08-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900003070B1 (ko) | 논리회로 | |
| CA2043610A1 (en) | Drive circuit comprising a subsidiary drive circuit | |
| KR850006277A (ko) | 입력버퍼 및 임계 전압 증가방법 | |
| US4716310A (en) | Logical biMOS gate circuit having low power dissipation | |
| JPH0793565B2 (ja) | レベル変換回路 | |
| KR940012851A (ko) | 차동 전류원 회로 | |
| JPH0637624A (ja) | レベル変換回路 | |
| JPH04268818A (ja) | レベルシフト回路 | |
| KR790001774B1 (ko) | 논리회로 | |
| JPS5937585B2 (ja) | 相補性ｍｉｓ論理回路 | |
| JPS6134690B2 (ja) | ||
| JPS5922435A (ja) | ラツチ回路 | |
| US5162673A (en) | Bi-CMOS logic circuit | |
| JPS6232722A (ja) | プツシユプル出力回路 | |
| JP2689628B2 (ja) | ドライバー回路 | |
| JP2734531B2 (ja) | 論理回路 | |
| JP2929869B2 (ja) | ３ステート・バッファ回路 | |
| JPH0736505B2 (ja) | シユミツトトリガ回路 | |
| JPS61214817A (ja) | Ｃｍｏｓ集積回路 | |
| JPS596628A (ja) | トライステ−ト論理回路 | |
| JP2550942B2 (ja) | Ｃｍｏｓ型論理集積回路 | |
| JP2754673B2 (ja) | Ｅｃｌ―ｔｔｌレベル変換回路 | |
| JP2776072B2 (ja) | レベル変換回路 | |
| JPS59200524A (ja) | Ｃｍｏｓマルチプレクサ | |
| JPH06196993A (ja) | Ｍｏｓ型半導体集積回路 |