KR790001774B1 - 논리회로 - Google Patents

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KR790001774B1
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제임스 호링스워드 리차드
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죤 부이 리간
알. 씨. 에이 코포레이숀
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Abstract

내용 없음.

Description

논리회로
제 1 도는 종래회로의 개요도.
제 2 도는 본 발명의 양호한 실시예의 개요도.
본 발명은 논리회로에 관한 것이다.
주어진 2진값을 나타내는 전압뿐만 아니라 이 값의 논리보수를 나타내는 전압을 만드는 논리회로는 공지되어 있다.
이러한 회로가 접적회로 형태로 사용될때, 각각의 논리상태 동안 회로에 의하여 소모되는 전력은 접적회로의 전력을 소모시키는 다소 제한된 능력 때문에 고려되어져야만 한다.
예를들면 N개 입력 NAND 게이트와 같은 논리회로는 신호의 모든 N이 2진 1을 나타낼때만 2진 0을 나타내는 출력신호를 만들고 다른시간에 1을 나타내는 출력신호를 만든다. 전류가 전력공급원으로부터 흐르는 상태에서만 회로가 2진 0출력신호를 산출할 수 있다. 이 신호가 인버터(inverter) 회로에 인가되면, 인버터에 전류가 흐르는 기간이 최소로 되게하는 것이 전력소모의 관점에서 바람직하다.
인버터가 CMOS(complementary metal－oxide－semi－conductor) 트랜지스터를 사용할때, 전력소모의 문제는 최소화된다. CMOS 인버터 회로는 인버터의 상태가 변화할때의 기간 동안만 전류가 흐른다. 인버터 출력전압이 두 2진 값중의 어느 하나를 나타낼때, 누설 전류를 제외하고는 전류가 흐르지 않는다. 그러나 모든 MOS 음용에 CMOS 회로를 제조하는 것이 항상 가능한 것은 아니다. 예를들어, 메모리 배열과 같은 집적 회로가 SOS(silicon－on－sapphire) 기술을 사용하여 실현한 P형 MNOS(metal－oxide－nitride－semconductor) 소자를 포함하면, 메모리 제어전압을 구동시킬 회로는 P형 MOS－SOS 트랜지스터를 이용하게 된다. 이것은 MNOS 소자를 포함하는 칩(chip)상에 CMOS 트랜지스터를 제조하는 것이 현재의 집적회로 제조 기술로는 용이하지 않기 때문이다. 그러므로 전력소모가 CMOS 인버터의 전력소모와 비슷한 동일극성을 가진 소자를 이용한 인버터 회로를 실현시키는 문제가 생긴다.
이하 첨부된 도면을 참조하여 본 발명을 상세하게 설명하겠다.
제 1 도의 종래 회로에서, 다중입력 NAND 게이트(10)의 출력신호는 논리출력 A가 얻어지는 단자(12)에 결합된다. 이 신호는 단자(14)에서 논리보수 A를 만드는 인버터(22)에도 결합된다. 인버터에서, P형 MOS(PMOS)트랜지스터 (16)과 (18)의 소오스－드레인 통로는 동작전압 －V가 인가된 단자(20)과 접지로서 도시된 기준 전위의 단자간에 직렬로 접속된다. 트랜지스터(18)의 게이트 전극은 인버터 입력단자이다. 트랜지스터(16)의 게이트 전극은 단자(20)에서 그 드레인 전극에 접속된다.
본 발명은 설명하기 위하여, 공급전압-V, 또는 이에 가까운 전압은 논리 1이고, 기준전압, 또는 이에 가까운 전압은 논리 0으로 간주한다. 특정 2진값과 같은 논리신호의 기준은 신호가 특정 2진값에 대응하는 전압 레벨로 있다는 것을 생각해야 한다.
제 1 도 회로의 동작에서, 모든 입력단자가 2진 1을 나타내는 전압에 있을때를 제외하고, 게이트(10)의 출력 A는 2진 1이다. 이때에 게이트 출력은 2진 0이다. 신호 A는 인버터(22)에 인가된다. 신호 A가 2진 1일때, 트랜지스터(18)은 도통되고, 단자(14)는 접지에 결합된다. 신호 A가 2진 0일때, 트랜지스터(18)은 차단되고 단자(14)는 트랜지스터(16)을 통하여 전압 －V에 결합된다.
이후자 소자는 비선형 풀엎(pull up) 저항기로 생각할 수 있다.
게이트(10)이 6개의 입력 게이트를 갖도록 도시된 제 1 도의 회로에서, 전압 A는 게이트(10) 입력의 64조합 중에서 63개조합은 2진 1로 된다. 이것은 단자(14)에서의 인버터 출력전압이 이들 63조합에 대해 2진 0 또는 접지전위가 된다는 것을 뜻한다. 이때에 전력 소모문제가 생긴다. 인버터 출력이 접지전위로 될때, 인버터전류 IINV가 흐른다. 인버터가 MOS 트랜지스터의 게이트 전극과 같은 순수한 용량성부 하를 구동시킨다고 가정하면, 단자(14)에서의 전압이 2진 1일때만이 인버터 전류가 흐르지 않는다.
그러므로 인버터는 게이트(10) 입력의 64조합 중에서 63조합에 대한 전류 IINV때문에 전력을 소모한다. 이때 인버터(22)의 설계에 관한 타협이 이루어져야 한다. 트랜지스터(16)의 임피던스는 전력소모를 감소시키기 위해 비교적 높게된다.
그러나, 인버터의 응답속도를 최대로하기 위해서 트랜지스터(16)의 임피던스가 비교적 낮아야하는 것은 공지되어 있다. 그러므로, 약간 복잡한 설계문제가 생긴다. 인버터는 고전력을 소모할 경우에 고속으로 되고, 동작시에 집적회로 칩상에서 회로 밀도를 제한하며, 이 회로가 저속일 경우에는 저전력을 소모하도록 설계된다. 또는 이 설계가 둘 사이에서 타협될수도 있으나 이들 해결책의 어느것도 모든 경우에 매우 바람직하지는 못하다.
제 2 도의 회로에서 트랜지스터(32)의 소오스－드레인 통로는 공급전압단자(30)과 출력단자(64) 사이에 결합되며 이것의 게이트 전극은 단자(30)에서 드레인전극에 접속된다. 트랜지스터(34), (36), (38), (40), (42) 및 (44)의 소오스－드레인 통로는 단자(46)과 기준 전위점 사이에 직렬로 접속된다. 트랜지스터(50)의 소오스－드레인 통로는 기준전위와 단자(48) 사이에 결합되며, 이것의 게이트 전극은 단자(46)에 접속된다. 트랜지스터(52), (54), (56), (58), (60) 및 (62)의 소오스－드레인통로는 단자(48)과 동작전압단자(64)사이에 직렬로 접속되고 이들 소자의 게이트 전극들은 각각 트랜지스터(34), (36), (38), (40), (42) 및 (44)의 게이트 전극에 접속된다.
제 2 도의 회로동작에서, 트랜지스터(32－44)는 공지된 6개의 입력 FMOS NAND 게이트를 구성한다. 입력단자들은 트랜지스터(34－44)의 각각의 게이트 전극(134－144)이다. 이 NAND 게이트는 제 1 도의 NAND 게이트 10과 같은 기능을 갖는다. 출력단자(46)은 트랜지스터(32)를 통해 공급전압 단자(30)에 결합될때 2진 1레벨로 있게된다. 이것은 트랜지스터(34－44)중의 최소한 하나가 오프될 때마다 생긴다.
2진 1이 모든 입력단자(134－144)에 인가되면, 모든 트랜지스터(34－44)가 도통되므로, 단자(46)은 접지 또는 2진 1레벨에 결합된다.
단자(46)이 2진 1레벨로 있으면, 트랜지스터(50)은 도통된다. 상기한 바와같이, 단자(46)의 2진 1은 PMOS트랜지스터(34－44)중의 최소한 하나가 도통되지 않는다는 것을 표시한다. 이 상태로된 동일 논리 입력은 PMOS 트랜지스터(52－62)의 게이트 전극에도 인가된다. 그러므로 후자 소자중의 최소한 하나도 도통되지 않는다. 그러므로 단자(48)은 접지 레벨에 있고 단자(46) 신호의 보수이다. 제 1 도 회로에서 유사한 논리상태를 나타내는 전류 IINV는, 단자(48)에 접속된 순수한 용량성 부하의 접속을 가정하면 예제회로에는 존재하지 않는다.
단자(46)이 2진 0레벨로 있을때, 트랜지스터(34－44)는 트랜지스터(52－62)와 같이 모두 도통상태로 된다. 이때 트랜지스터(50)은 이 소자의 게이트 전극이 접지전위가 되므로 도통하지 않게 된다. 단자(48)은 단자(46) 신호의 보수가 제공되면 단자(64)의 －V 전위에 결합된다. 소자(52－62)가 전부 도통되면, 트랜지스터(50)이 도통되지 않으므로, 인버터 전류 IINV가 흐르지 않는다. 그러므로 논리 반전동작은 논리상태의 변화동안만 제외하고는 인버터 전류가 흐르지 않는 PMOS 소자만을 사용한 회로에서 이루어진다.
CMOS 인버터의 중요한 장점의 하나인 저전력소모는 동일 도전형 트랜지스터만을 사용하여 실현된다. 그러므로 인버터 전류가 흐르지 않는 제 2 도의 회로는 64개의 논리 게이트 입력조합 중에서 63개의 조합에 인버터 전류가 존재하는 제 1 도의 회로와 똑같은 기능을 수행한다.
전력 소모를 감소시키면 여러가지 장점이 있다. 저전력 소모는 회로가 집적회로 형태일때 체적밀도를 더 크게 할수있게 한다. 또한 장치의 전력공급원에 의해 제공되어야할 모든 전류가 감소된다. 마지막으로 제 2 도 회로의 소자(50－62)는 전력소모보다는 오히려 최소 응답시간에 관해서 설계될수 있으므로, 종래의 불만족한 문제를 제거할 수 있다.

Claims (1)

  1. 2진 논리 함수와 이것의 논리보수를 발생시키기 위한 논리회로에 있어서, N개 입력단자(N은 1보다 큰 정수)와 한 출력단자(46)를 갖고 있고, 상기 입력단자(134,136,138,140,142,144)에 인가된 모든 입력신호들이 제1,2진 값으로 될때 특정 2진값을 나타내는 전압을 출력단자에서 발생시키고, 입력신호의 다른 결합에 대해 다른 2진값을 나타내는 전압을 출력단자에서 발생시키는 N개입력 논리 게이트(32,34,36,38,40,42,44)와 ; 출력단자와, 상기 특정 2진 값에 대응하는 전압을 수신하는 제1단자(접지)와, 상기 다른 2진값에 대응하는 전압을 수신하도록 접속된 제2단자(64)와, 상기 출력단자와 상기 제2단자 사이에 접속된 도전통로를 갖고 있고 상기 입력 단자들의 각각의 하나에 접속된 이들의 제어 전극을 갖고 있는 동일도전성의 N개 트랜지스터와, 상기 제1단자와 상기 출력단자 사이에 접속된 이것의 도전통로를 갖고 있고 상기 논리 게이트의 출력단자에 접속된 이것의 제어전극을 갖고 있는 동일 도전성의 한 부수적인 트랜지스터를 갖고 있는 인버터 회로를 포함하는 것을 특징으로 하는 논리회로.
KR7502553A 1975-02-27 1975-11-24 논리회로 KR790001774B1 (ko)

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