JPS58170120A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS58170120A JPS58170120A JP57052031A JP5203182A JPS58170120A JP S58170120 A JPS58170120 A JP S58170120A JP 57052031 A JP57052031 A JP 57052031A JP 5203182 A JP5203182 A JP 5203182A JP S58170120 A JPS58170120 A JP S58170120A
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- pair
- terminal
- transistors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors
- H03K19/09445—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors with active depletion transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、高速、且低電力遅延時間積動作を実現する回
路対に関し％％にデプレ−＝り冒ン、エンハンスメント
型（以下、・夫々Ｄ、Ｅ型）の電界効果トランジスタ（
以下ＰＥＴ）を構成素子とすｂモノリシック型集積回路
、及びノーマルオン型・ノーマルオン型のＧａＡｓシ冒
ットキットキーゲート型電界効果トランジスタ素子とす
る化合物半導体集積回路に適する。
路対に関し％％にデプレ−＝り冒ン、エンハンスメント
型（以下、・夫々Ｄ、Ｅ型）の電界効果トランジスタ（
以下ＰＥＴ）を構成素子とすｂモノリシック型集積回路
、及びノーマルオン型・ノーマルオン型のＧａＡｓシ冒
ットキットキーゲート型電界効果トランジスタ素子とす
る化合物半導体集積回路に適する。
ｊ１１１図ｑＥＤ構成と呼ばれる従来の回路方式による
Ｅ、Ｄ！ｌ！ＦＥＴを構成素子とするインバータ回路１
段であシ、Ｄ型Ｆ Ｂ Ｔ Ｐ ｓのドレーン電極は電
源ＸＫ、ゲートとソース電極は共ＫＢｆｌｌＦＥＴＱ１
のドレーン電極に接続され％Ｑ１のソース電極は接地さ
れ％Ｑ１のゲート・ドレーン電極から夫々入力端子Ａ・
出力端子Ｙが導出されている。
Ｅ、Ｄ！ｌ！ＦＥＴを構成素子とするインバータ回路１
段であシ、Ｄ型Ｆ Ｂ Ｔ Ｐ ｓのドレーン電極は電
源ＸＫ、ゲートとソース電極は共ＫＢｆｌｌＦＥＴＱ１
のドレーン電極に接続され％Ｑ１のソース電極は接地さ
れ％Ｑ１のゲート・ドレーン電極から夫々入力端子Ａ・
出力端子Ｙが導出されている。
第１図の例で分る橡に、従来の回路では電源忙接続され
ているＤ型ＦＢＴのゲート電極とソース電極を接続して
定電流源として使用するのが一般的であった・このため
ＫＢ型ＦＥＴＱ、が導通状態であるとき、Ｄ型ＦｇＴ
Ｐｔを介し電源人から接地忙定−流が流れ電力を消費す
るが、従来の回路ではこのときの消費電力を任意に小さ
くすることは次の理由から不可能であった。すなわち、
入力端子Ａの電位が変化し、Ｅ型ＰＥＴ Ｑ、が非導通
状態となった場合、出力端子Ｙと接地間に存在す、１
る寄生コンデンサＣ１を充電し出方端子Ｙの
電位状態を反転させるに要する時間はＤｇＦＥＴＰｔか
ら流れる上述の定電流Ｋｆｉは逆比例するので。
ているＤ型ＦＢＴのゲート電極とソース電極を接続して
定電流源として使用するのが一般的であった・このため
ＫＢ型ＦＥＴＱ、が導通状態であるとき、Ｄ型ＦｇＴ
Ｐｔを介し電源人から接地忙定−流が流れ電力を消費す
るが、従来の回路ではこのときの消費電力を任意に小さ
くすることは次の理由から不可能であった。すなわち、
入力端子Ａの電位が変化し、Ｅ型ＰＥＴ Ｑ、が非導通
状態となった場合、出力端子Ｙと接地間に存在す、１
る寄生コンデンサＣ１を充電し出方端子Ｙの
電位状態を反転させるに要する時間はＤｇＦＥＴＰｔか
ら流れる上述の定電流Ｋｆｉは逆比例するので。
Ｅ型ＦＥＴＱ１が導通状態で消費する前記電力を小さく
しようとすればインバータの動作速度が遅くなるからで
ある〇 以上のむとはインバータ回路に限らず、従来の回路構成
によるＮＡＮＤ 、ＮＯＲ，ＯＲ，、、等の論理回路に
ついても同様であったから、これらの論理回路を大量に
用いて低電力且高速動作する大規模集積回路を実現する
ことは非常に困難であった。
しようとすればインバータの動作速度が遅くなるからで
ある〇 以上のむとはインバータ回路に限らず、従来の回路構成
によるＮＡＮＤ 、ＮＯＲ，ＯＲ，、、等の論理回路に
ついても同様であったから、これらの論理回路を大量に
用いて低電力且高速動作する大規模集積回路を実現する
ことは非常に困難であった。
本発明は電界効果トランジスタ（ＦＢＴ）Ｐｉ。
Ｑｊ（ｊ＝１−ｎ）の対（Ｐｔ＊Ｑ１）＊ （Ｐ２５Ｑ
２）。
２）。
・・・・・・、 （Ｐｎ 、 Ｑｎ ）の各ゲート電極
に、真偽一対の信号対（Ａ１＃’ｓ ） Ｉ ＣＡ２ｍ
Ａ２ ） ａ ・”・・ｅ （Ａｎ。
に、真偽一対の信号対（Ａ１＃’ｓ ） Ｉ ＣＡ２ｍ
Ａ２ ） ａ ・”・・ｅ （Ａｎ。
Ａｎ）が対応づけられて接続され、各ｐｇ’ｒｐ＝（ｓ
＝ｌ−ｎ）のソースおよびドレーン電極はＦＥＴＰ３
（ｊ〜ｉ）のソースまたはドレーン電極、または端子Ｘ
または端子Ｙのいずれかに接続されており、端子ＸＫＦ
ｉ少なくとも一箇のＦＩＴＰｋ（１≦に≦ｎ）のソース
あるいはドレーン電極が接続され、端子１ｍも少なくと
も一箇のＦＥＴＰ、ｐ（１≦ｌ≦ｎ）のソースあるいは
ドレーン電極が接続されており、ＦＥＴＱｉ（ｔ≦ｉ≦
ｎ）Ｋついても該端子Ｙと端子ＺＫ関しＦｇＴＰ＝（ｔ
≦ｉ≦ｎ）の場合と同様な接続がなされている回路から
、Ｆ ＩＴ ｐｉ・Ｑｉ（ｉ＝ｌ〜ｎ）を夫々デプレー
シ冒ン型ＦＢＴ・エンハンスメント型ＦｇＴとし端子Ｘ
＠ｚを夫々電源・接地に接続して得られる回路Ｃと、Ｆ
ＥＴＰｉ＠Ｑｉ（ｉ＝ｌ〜ｎ）を夫々エンハンスメント
型ＰＥＴ・デプレーシ嘗ン型ＦｇＴとし端子Ｘ＠ｚを夫
々接地・電源に接続して得られる回路Ｃ′とがあって、
該信号対（Ａｊ、Ａａ）（’＝１−ｎ）を入力信号とし
て得られる出力信号ｆ （（Ａｌｅ Ａ２） ＊・・・
・・・ｅ （Ａｎ、Ａｎ））とｆ （（Ａｔ−Ａ１）、
”” 。
＝ｌ−ｎ）のソースおよびドレーン電極はＦＥＴＰ３
（ｊ〜ｉ）のソースまたはドレーン電極、または端子Ｘ
または端子Ｙのいずれかに接続されており、端子ＸＫＦ
ｉ少なくとも一箇のＦＩＴＰｋ（１≦に≦ｎ）のソース
あるいはドレーン電極が接続され、端子１ｍも少なくと
も一箇のＦＥＴＰ、ｐ（１≦ｌ≦ｎ）のソースあるいは
ドレーン電極が接続されており、ＦＥＴＱｉ（ｔ≦ｉ≦
ｎ）Ｋついても該端子Ｙと端子ＺＫ関しＦｇＴＰ＝（ｔ
≦ｉ≦ｎ）の場合と同様な接続がなされている回路から
、Ｆ ＩＴ ｐｉ・Ｑｉ（ｉ＝ｌ〜ｎ）を夫々デプレー
シ冒ン型ＦＢＴ・エンハンスメント型ＦｇＴとし端子Ｘ
＠ｚを夫々電源・接地に接続して得られる回路Ｃと、Ｆ
ＥＴＰｉ＠Ｑｉ（ｉ＝ｌ〜ｎ）を夫々エンハンスメント
型ＰＥＴ・デプレーシ嘗ン型ＦｇＴとし端子Ｘ＠ｚを夫
々接地・電源に接続して得られる回路Ｃ′とがあって、
該信号対（Ａｊ、Ａａ）（’＝１−ｎ）を入力信号とし
て得られる出力信号ｆ （（Ａｌｅ Ａ２） ＊・・・
・・・ｅ （Ａｎ、Ａｎ））とｆ （（Ａｔ−Ａ１）、
”” 。
（Ａｎ、Ａｎ）） とが夫々回路Ｃ、Ｃ／の端子Ｙで
得られることを特徴とする回路対（Ｃ，Ｃ／）を複数個
組合せて得られる半導体集積回路であり、その目的は高
速、且低電力遅延時間積動作が可能な大規模集積回路を
得ることＫある。ζこで該入力信号対（Ａｓ ＊ Ａｓ
）の中に、該出力信号対Ｃｆｔ、ｆ）及び（ｆｌ−ｆ
）とその他の信号対とを結合して得られる信号対が含ま
れていても良い。
得られることを特徴とする回路対（Ｃ，Ｃ／）を複数個
組合せて得られる半導体集積回路であり、その目的は高
速、且低電力遅延時間積動作が可能な大規模集積回路を
得ることＫある。ζこで該入力信号対（Ａｓ ＊ Ａｓ
）の中に、該出力信号対Ｃｆｔ、ｆ）及び（ｆｌ−ｆ
）とその他の信号対とを結合して得られる信号対が含ま
れていても良い。
本発明の特徴をよりよく説明するために信号遅延時間と
電力遅延時間積の面から本発明の回路対が、従来の回路
より優れていることを、ｎチャンネル型ＭＯ８ＦＥＴを
構成素子とする異体例（インバータ回路）を用いながら
数量的に示す。
電力遅延時間積の面から本発明の回路対が、従来の回路
より優れていることを、ｎチャンネル型ＭＯ８ＦＥＴを
構成素子とする異体例（インバータ回路）を用いながら
数量的に示す。
以下説明を簡単にするために図中忙現われるＤ・ｊ［Ｆ
ＥＴの利得係数、閾値電圧社同−とし夫々βＤ、β鵞〔
ム／Ｖ”）＃ ＶＴＩ＞（＜０（Ｙ）） ・ＶＴＲ（＞
０（Ｖ））としβＤ／β１１（Ｑとなる様忙あらかじめ
設定しているものとする０また図中の寄生コンデンサも
全て同−静電容ｔ Ｃ（Ｆ）を有するものとし、電５［
Ｘの接地電位に対する電位をＶＸ（ｖ）としｖｘ＞ Ｖ
’ｒｇとなる様に設定しているものとする。以上の設定
は従来の回路の設計で要求されるものと一致している。
ＥＴの利得係数、閾値電圧社同−とし夫々βＤ、β鵞〔
ム／Ｖ”）＃ ＶＴＩ＞（＜０（Ｙ）） ・ＶＴＲ（＞
０（Ｖ））としβＤ／β１１（Ｑとなる様忙あらかじめ
設定しているものとする０また図中の寄生コンデンサも
全て同−静電容ｔ Ｃ（Ｆ）を有するものとし、電５［
Ｘの接地電位に対する電位をＶＸ（ｖ）としｖｘ＞ Ｖ
’ｒｇとなる様に設定しているものとする。以上の設定
は従来の回路の設計で要求されるものと一致している。
第１図に示し九従来の回路構成によるインバータ１段の
信号遅延時間ｔｐａをまず求める。入力端子Ａに電位娠
輻ｖｘで低電位０（Ｖ）、高電位ｖｘの状態が夫々時間
ＴＬ＃ＴＨ（秒）間継続し、周期Ｔ＝ＴＩ、 十ＴＨＴ
繰返すステップ信号ＶＡを印加した場合における、Ｄｍ
ＦＥＴ Ｐｌを流れる電流Ｉ、１と端子ＹＫ現われる電
位ＹＹを夫々横軸を時間軸として図示したものが第２図
である。時刻ｔｏ直前ではＱｌが導通状態であるから仮
定βＤ／βＥ−０よりＶＹ ” Ｏ（ｖ）であるＯ時刻
ｔｏ［後ではＱｓのゲート電位はＯ（ｖ）であるから仮
定ＶＴＲ＞ Ｏ（ｖ）よりＱｌは非導通状態となり、定
電流源として働くＤ型ＦＥ’ｌ”Ｐｌを介し出力端子Ｙ
と接地間に存在する寄生コンデンサＣ１は充電され、充
分時間が経過した後にけＶＹ＝Ｖｘ迄上昇し以後一定電
位ｖｘとなる。このとき出力ｔ′位ｖＹが、時刻ｔ。
信号遅延時間ｔｐａをまず求める。入力端子Ａに電位娠
輻ｖｘで低電位０（Ｖ）、高電位ｖｘの状態が夫々時間
ＴＬ＃ＴＨ（秒）間継続し、周期Ｔ＝ＴＩ、 十ＴＨＴ
繰返すステップ信号ＶＡを印加した場合における、Ｄｍ
ＦＥＴ Ｐｌを流れる電流Ｉ、１と端子ＹＫ現われる電
位ＹＹを夫々横軸を時間軸として図示したものが第２図
である。時刻ｔｏ直前ではＱｌが導通状態であるから仮
定βＤ／βＥ−０よりＶＹ ” Ｏ（ｖ）であるＯ時刻
ｔｏ［後ではＱｓのゲート電位はＯ（ｖ）であるから仮
定ＶＴＲ＞ Ｏ（ｖ）よりＱｌは非導通状態となり、定
電流源として働くＤ型ＦＥ’ｌ”Ｐｌを介し出力端子Ｙ
と接地間に存在する寄生コンデンサＣ１は充電され、充
分時間が経過した後にけＶＹ＝Ｖｘ迄上昇し以後一定電
位ｖｘとなる。このとき出力ｔ′位ｖＹが、時刻ｔ。
からＶＹ＝Ｖｘ／２ となる迄紀要した時間をＺｐｄ
ｒとする。
ｒとする。
次に時刻ｔ１直後にＱｌのゲート電位はＶｘとなるから
仮定■ｘ〉■ＴＥよりＱｌは導通状態となり、時刻ｔｓ
ｌＩＵ迄にコンデンサｃＩＫ蓄えられた電荷は放電され
始める力、−ら出力電位ｖｙＦｉ値１ ｖｘ
より降下し充分時間が経過した後ＶｃＦｉ仮定βＤ／β
Ｅａ−ｗ Ｑ千抄ＶＹ ＝ 、、Ｏ（ｖ）となり以後一
定電位０〔ｖ〕となる。このとき出力電位Ｖｙが時刻ｔ
１からＶ、：Ｖｘ／２ となる迄に要した時間をｔｐ
ｄｆとすれば、信号遅延時間ｔｅｄ Ｉｄ ｔｐｄ ＝
（ｔｐｄｒ十ｔｐｄｆ）／２ である。
仮定■ｘ〉■ＴＥよりＱｌは導通状態となり、時刻ｔｓ
ｌＩＵ迄にコンデンサｃＩＫ蓄えられた電荷は放電され
始める力、−ら出力電位ｖｙＦｉ値１ ｖｘ
より降下し充分時間が経過した後ＶｃＦｉ仮定βＤ／β
Ｅａ−ｗ Ｑ千抄ＶＹ ＝ 、、Ｏ（ｖ）となり以後一
定電位０〔ｖ〕となる。このとき出力電位Ｖｙが時刻ｔ
１からＶ、：Ｖｘ／２ となる迄に要した時間をｔｐ
ｄｆとすれば、信号遅延時間ｔｅｄ Ｉｄ ｔｐｄ ＝
（ｔｐｄｒ十ｔｐｄｆ）／２ である。
ｔｐｄｒ ＝ ＣＶｘ／ （βＤ ＶＴＤ” ） ｅ
ｔｐｄｆ＝ｃＶｘ／βＥ（Ｖｘ−ＶＴｇ） であるか
らｔｐｄは次式より求まる。
ｔｐｄｆ＝ｃＶｘ／βＥ（Ｖｘ−ＶＴｇ） であるか
らｔｐｄは次式より求まる。
次に時刻ｔｏからｔ２迄の一周期で従来のインバータ回
路の平均消費電力Ｗ１を求める。−周期Ｔで消費される
エネルギＰとＷｌとＫは関係式ｗ１＝ｐ／’ｒが成立す
ることと、電源Ｘから流れ出る電流ＦｉＤ型ＦｇＴ Ｐ
、から流れ出る１流ｌｐ１と一致することから求ること
かできる。時刻ｔｏからｔ１迄、すなわちＴＩ＝ ｔ、
−１９間で消費する１″“１・は１・＝０“・′〔“ド
あり・時刻゛。
路の平均消費電力Ｗ１を求める。−周期Ｔで消費される
エネルギＰとＷｌとＫは関係式ｗ１＝ｐ／’ｒが成立す
ることと、電源Ｘから流れ出る電流ＦｉＤ型ＦｇＴ Ｐ
、から流れ出る１流ｌｐ１と一致することから求ること
かできる。時刻ｔｏからｔ１迄、すなわちＴＩ＝ ｔ、
−１９間で消費する１″“１・は１・＝０“・′〔“ド
あり・時刻゛。
からｔ２迄すなわちＴ、Ｈ＝ ｔ２−ｔ、間で消費する
ｚ＊、ｖギルＨはＰＨ＝ （ＶＸＩＤ ＶＴＤ” ＴＨ
） ／ ２ （Ｊ）であるから、Ｗｌは次式より求まる 一方、第１図の如きインバータ回路ｎ個を夫々１１ｅＩ
ｊ！＊・・・・・・、１口とし、工１の出力端子Ｙ ｔ
Ｉ＊の入力端子ＡＫ％１２の出力端子ＹをＩ３の入力端
千人に、・・・・・・＊Ｉｎ−１の出力端子ＹをＩ、の
入力端子ＡＫ接続したインバータ直列ｎ段Ｉ（ｎ）を考
え、初段のインバータ１１の入力端子に第２図で図示し
た入力信金Ｖ人を印加した場合、回路Ｉ （ｎ）の周期
Ｔ次の様に変る。ｗ１＝Ｗ１．ｗ２＝ｗｏ−４−Ｗｈｗ
ｓ＝ＷＯ＋２Ｗ１．Ｗ４＝２ＷＯ＋２Ｗ、、Ｗ、＝２Ｗ
Ｏ＋３Ｗｓ ｌ”・・ｔＷ１＝ｍＷＤ十ｍＷ、（ｎ＝
２ｍの場合）、Ｗ、＝ｍＷｏ＋（ｍ＋１）Ｗｌ（ｎ＝２
ｍ＋１の場合）。
ｚ＊、ｖギルＨはＰＨ＝ （ＶＸＩＤ ＶＴＤ” ＴＨ
） ／ ２ （Ｊ）であるから、Ｗｌは次式より求まる 一方、第１図の如きインバータ回路ｎ個を夫々１１ｅＩ
ｊ！＊・・・・・・、１口とし、工１の出力端子Ｙ ｔ
Ｉ＊の入力端子ＡＫ％１２の出力端子ＹをＩ３の入力端
千人に、・・・・・・＊Ｉｎ−１の出力端子ＹをＩ、の
入力端子ＡＫ接続したインバータ直列ｎ段Ｉ（ｎ）を考
え、初段のインバータ１１の入力端子に第２図で図示し
た入力信金Ｖ人を印加した場合、回路Ｉ （ｎ）の周期
Ｔ次の様に変る。ｗ１＝Ｗ１．ｗ２＝ｗｏ−４−Ｗｈｗ
ｓ＝ＷＯ＋２Ｗ１．Ｗ４＝２ＷＯ＋２Ｗ、、Ｗ、＝２Ｗ
Ｏ＋３Ｗｓ ｌ”・・ｔＷ１＝ｍＷＤ十ｍＷ、（ｎ＝
２ｍの場合）、Ｗ、＝ｍＷｏ＋（ｍ＋１）Ｗｌ（ｎ＝２
ｍ＋１の場合）。
以上から、回路Ｉ （ｎ）を構成するインバータ回路１
段当りの平均消費電力ｗＦｉインバータ段数ｎが１くｎ
の場合Ｗ” （Ｗｏ ＋ Ｗ ｓ ） ／ ２ とな
る。集積回路の構成回路としてインバータ回路１段の平
均消費電力を考える場合前記Ｗ１よシもＷを採用するの
が適当である。従って従来のインバータ回路１段の電力
遅延時間積Ｅは次式より求まる第３図は、ｎチャンネル
ＭＯａ型ＦＥＴを構成素子とした本発明の回路対による
インバータ回路１段の一実施例であり、ＦｇＴ対（Ｐｌ
、Ｑｌ）の各ゲート電極は端子対（Ａ、Ａ）に対応づけ
られて接続されており、Ｄ型ＦｇＴ Ｐ、のドレーン、
ソース電極は夫々電源端子Ｘ、出力端子ＹＫ接続され、
ＨｇＦＥＴＱｌのトレー７、ソース電極は夫々出力端子
Ｙ１接地に接続されて回路Ｃを形成している０ま九ＦＥ
Ｔ対（Ｐ２＃（Ｊりの各ゲート電極は端子対（Ａ、Ａ）
に対応づけられておｊｊ）、ＤｍＦＦＴＱ２のドレーン
、ソース電極ｉ夫々電源端子Ｘ、出力端子ＹＫ接続され
Ｅ型ＦＥＴ Ｐ２のドレーン、ソース電極は夫々出力端
子Ｙ％接地に接続されて回路Ｃ′を形成して回路対（Ｃ
，Ｃ／）が成っており、後に述べる様に回路Ｃ、Ｃ／の
出力端子Ｙ。
段当りの平均消費電力ｗＦｉインバータ段数ｎが１くｎ
の場合Ｗ” （Ｗｏ ＋ Ｗ ｓ ） ／ ２ とな
る。集積回路の構成回路としてインバータ回路１段の平
均消費電力を考える場合前記Ｗ１よシもＷを採用するの
が適当である。従って従来のインバータ回路１段の電力
遅延時間積Ｅは次式より求まる第３図は、ｎチャンネル
ＭＯａ型ＦＥＴを構成素子とした本発明の回路対による
インバータ回路１段の一実施例であり、ＦｇＴ対（Ｐｌ
、Ｑｌ）の各ゲート電極は端子対（Ａ、Ａ）に対応づけ
られて接続されており、Ｄ型ＦｇＴ Ｐ、のドレーン、
ソース電極は夫々電源端子Ｘ、出力端子ＹＫ接続され、
ＨｇＦＥＴＱｌのトレー７、ソース電極は夫々出力端子
Ｙ１接地に接続されて回路Ｃを形成している０ま九ＦＥ
Ｔ対（Ｐ２＃（Ｊりの各ゲート電極は端子対（Ａ、Ａ）
に対応づけられておｊｊ）、ＤｍＦＦＴＱ２のドレーン
、ソース電極ｉ夫々電源端子Ｘ、出力端子ＹＫ接続され
Ｅ型ＦＥＴ Ｐ２のドレーン、ソース電極は夫々出力端
子Ｙ％接地に接続されて回路Ｃ′を形成して回路対（Ｃ
，Ｃ／）が成っており、後に述べる様に回路Ｃ、Ｃ／の
出力端子Ｙ。
ＹＫは互いに真偽が異なる信号が出力される。尚、出力
端子Ｙ（Ｙ） と接地間には寄生コンデンサＣ１（Ｃ
２）が存在している。
端子Ｙ（Ｙ） と接地間には寄生コンデンサＣ１（Ｃ
２）が存在している。
本発明実施例のインバータ回路対１段の信号連焼時間ｔ
ｐｄ′を求める。第３図の入力端子Ａ［）に電位撮幅ｖ
ｘで低電位０ （Ｖ）、高電位ｖｘの状態が夫々時間Ｔ
Ｌ’ （ＴＬ“） Ｉ ＴＨ’ （ＴＨ“）秒間（ＴＬ
’＝ＴＨ“ Ｔ Ｈ／ ＝Ｔ Ｌ“とする）継続し１周
期Ｔ／＝ＴＬ’ ＋ ＴＨ’ テ繰返す：ｘ ’） ｙ
１信号■Ａ （ＶＸ ） ｔ Ｅｌ］加した場合にお
けるＤｆｌＦｇＴ Ｐｌ、Ｑ、を流れる電流ＩＰＩ ｅ
”Ｃ２と、端子Ｙ、ＹＫ現われる電位品。
ｐｄ′を求める。第３図の入力端子Ａ［）に電位撮幅ｖ
ｘで低電位０ （Ｖ）、高電位ｖｘの状態が夫々時間Ｔ
Ｌ’ （ＴＬ“） Ｉ ＴＨ’ （ＴＨ“）秒間（ＴＬ
’＝ＴＨ“ Ｔ Ｈ／ ＝Ｔ Ｌ“とする）継続し１周
期Ｔ／＝ＴＬ’ ＋ ＴＨ’ テ繰返す：ｘ ’） ｙ
１信号■Ａ （ＶＸ ） ｔ Ｅｌ］加した場合にお
けるＤｆｌＦｇＴ Ｐｌ、Ｑ、を流れる電流ＩＰＩ ｅ
”Ｃ２と、端子Ｙ、ＹＫ現われる電位品。
■Ｔを横軸を時間軸として図示したものが第４図である
。時刻１０２厘前でけＰｌ・Ｑｌ・Ｃ２が導通状態、Ｐ
２は非導通状態であり仮定βＤ／βＢ−Ｑより、■マ＝
ｏ （ｖ）ＶＹ＝Ｖ、である。時刻ｔｏ’）Ｅ１＆”Ｃ
ｕＱｌ＊Ｑ２ｆ）ゲート電位ｈ Ｏ（ｖ） ＃ Ｐｌ
ｅ Ｐ２のゲート電位はＶｘである゛から、仮定ＶＴＩ
＞ ０（Ｖ）。
。時刻１０２厘前でけＰｌ・Ｑｌ・Ｃ２が導通状態、Ｐ
２は非導通状態であり仮定βＤ／βＢ−Ｑより、■マ＝
ｏ （ｖ）ＶＹ＝Ｖ、である。時刻ｔｏ’）Ｅ１＆”Ｃ
ｕＱｌ＊Ｑ２ｆ）ゲート電位ｈ Ｏ（ｖ） ＃ Ｐｌ
ｅ Ｐ２のゲート電位はＶｘである゛から、仮定ＶＴＩ
＞ ０（Ｖ）。
’ ＶＴＤ ＜ ０（Ｖ）よりＱｔｄ非
導通状態、ＰｌはｔＯ′直前よ怜もよい導通状態となっ
てコンデンサＣ１を充電するので出力電圧ＶＹは時間と
ともに上昇し、充分時間が経過したｖｋは回路Ｃの出力
端子には電位ｖｘが出力される。一方回路Ｃ′でけＰＥ
ＴＰ！が導通状態・Ｃ２はＺ□’直前よりも非導通状態
忙近い導通状態と表１ｔｏ’直紡迄にコンデンサＣｇＫ
蓄えられた電荷はＥ型ＦＥＴＰ、を介して放電され始め
時間とともに出力端子Ｙの出力電位Ｖｙは降下し、充分
時間が経過した後はＶｙ＝０（ｖ）となり以後一定電圧
０〔ｖ〕となる。このとき出力電位Ｖｙ （Ｖｙ） ｄ
ＺａＨＩＩ ｔｏ’ カラＶｙ（Ｖｙ） ＝Ｖｘ／２ト
表゛る迄に要した時間をｔｐｄｒ’ （ｔ９ｄｆ〃）
トｆル。次に時刻ｔ１′直後ではＦｇＴ Ｑｌ・Ｃ２の
ゲート電位ａＶｘ％ＦＤＴＰ、＠Ｐ２のダート電位は０
〔ｖ〕であるから、Ｑｌは導通状態、Ｐｌは時刻ｔ１′
直前よりも非導通状態に近い導通状態とな９時刻ｔ１′
直前迄にコンデンテＣＩＫ蓄えられていた電荷は（＝ｈ
を介して放電され始め一力電位Ｖ−ｙは値ｖｘからから
０〔ｖ〕に向って降下し、一定時間後、回路Ｃは出力端
子ＹＫ電位０〔りを出力する；一方回路Ｃ′ではＰ２は
非導通状態ｓＱ２は時刻ｔ１′直前よりも良い導通状態
となりてコンデンサＣ２が充電され始め、出力電圧Ｍｙ
は０〔ｖ〕からｖｘＫ向りて上昇するので、一定時間後
１回路Ｃは出力電位■ｘを出力する。このとき出力電位
ＶＶ（Ｖｙ）が時刻ｔ、ｓ’カラＶＷ （ＶＹ） ＝
Ｖｘ／２ トｆｋ ；ｂ迄に要シ九時間をｔｐｄｆ’
（ｔｐｄｒ“）とすル・以上の説明から分る様にインバ
ータ回一対（Ｃ１Ｃ′）は入力端子対の入力信号に対し
、回路Ｃ、Ｃ／の出力端子に相異表る電位（信号）を出
力する。
導通状態、ＰｌはｔＯ′直前よ怜もよい導通状態となっ
てコンデンサＣ１を充電するので出力電圧ＶＹは時間と
ともに上昇し、充分時間が経過したｖｋは回路Ｃの出力
端子には電位ｖｘが出力される。一方回路Ｃ′でけＰＥ
ＴＰ！が導通状態・Ｃ２はＺ□’直前よりも非導通状態
忙近い導通状態と表１ｔｏ’直紡迄にコンデンサＣｇＫ
蓄えられた電荷はＥ型ＦＥＴＰ、を介して放電され始め
時間とともに出力端子Ｙの出力電位Ｖｙは降下し、充分
時間が経過した後はＶｙ＝０（ｖ）となり以後一定電圧
０〔ｖ〕となる。このとき出力電位Ｖｙ （Ｖｙ） ｄ
ＺａＨＩＩ ｔｏ’ カラＶｙ（Ｖｙ） ＝Ｖｘ／２ト
表゛る迄に要した時間をｔｐｄｒ’ （ｔ９ｄｆ〃）
トｆル。次に時刻ｔ１′直後ではＦｇＴ Ｑｌ・Ｃ２の
ゲート電位ａＶｘ％ＦＤＴＰ、＠Ｐ２のダート電位は０
〔ｖ〕であるから、Ｑｌは導通状態、Ｐｌは時刻ｔ１′
直前よりも非導通状態に近い導通状態とな９時刻ｔ１′
直前迄にコンデンテＣＩＫ蓄えられていた電荷は（＝ｈ
を介して放電され始め一力電位Ｖ−ｙは値ｖｘからから
０〔ｖ〕に向って降下し、一定時間後、回路Ｃは出力端
子ＹＫ電位０〔りを出力する；一方回路Ｃ′ではＰ２は
非導通状態ｓＱ２は時刻ｔ１′直前よりも良い導通状態
となりてコンデンサＣ２が充電され始め、出力電圧Ｍｙ
は０〔ｖ〕からｖｘＫ向りて上昇するので、一定時間後
１回路Ｃは出力電位■ｘを出力する。このとき出力電位
ＶＶ（Ｖｙ）が時刻ｔ、ｓ’カラＶＷ （ＶＹ） ＝
Ｖｘ／２ トｆｋ ；ｂ迄に要シ九時間をｔｐｄｆ’
（ｔｐｄｒ“）とすル・以上の説明から分る様にインバ
ータ回一対（Ｃ１Ｃ′）は入力端子対の入力信号に対し
、回路Ｃ、Ｃ／の出力端子に相異表る電位（信号）を出
力する。
回路Ｃ、Ｃ／と入力信号■Ａ、ｖｘの対称性から、ｔｐ
ｄｒ’ ＝ ｔｐｄｒ” ｔｐｃｔｆ’ ＝ ｔｐｄ
ｆ“となることが分る。Ｄ型ＦＥＴ Ｐ １ ＊ Ｃ２
が交電流源としてでなく−ＦＥＴとして動作することか
ら ｔＰｄｒ’ ＝ＣＶｘ／βＤ （ＶＸ ＋１ｖＴＤｌ
）” ａ ｔｐｄｆ’ −Ｃｖｘ／βｇ（Ｖｘ−ＶＴｇ
）”トなるかう本実１１１１例ｆ）信号遅延時間積ｔ、
ｄ／は次式より求まる。
ｄｒ’ ＝ ｔｐｄｒ” ｔｐｃｔｆ’ ＝ ｔｐｄ
ｆ“となることが分る。Ｄ型ＦＥＴ Ｐ １ ＊ Ｃ２
が交電流源としてでなく−ＦＥＴとして動作することか
ら ｔＰｄｒ’ ＝ＣＶｘ／βＤ （ＶＸ ＋１ｖＴＤｌ
）” ａ ｔｐｄｆ’ −Ｃｖｘ／βｇ（Ｖｘ−ＶＴｇ
）”トなるかう本実１１１１例ｆ）信号遅延時間積ｔ、
ｄ／は次式より求まる。
】
次に時刻ｔｏ′からｔ２′迄の一周期Ｔ′で１本実施例
のインバータ回路対（ｃ 、 Ｃ／ ）の平均消費電力
Ｗを求める。
のインバータ回路対（ｃ 、 Ｃ／ ）の平均消費電力
Ｗを求める。
該電力Ｗ′は、各回路Ｃ，Ｃ／が一周期Ｔ′で消費する
平均富力の和に等しい仁ととｔＨ“＝ ’ｌ’ｔ ／よ
り。
平均富力の和に等しい仁ととｔＨ“＝ ’ｌ’ｔ ／よ
り。
次式より求まる
回路対（Ｃ，Ｃ’）ｎ個、（Ｃ１ｅ Ｃｓ’ ） ｅ
（Ｃ２＊ Ｃ２’） ＃”・”’ ｅ （０１１＊ Ｃ
ｎ’ ）−を、各回路対（Ｃｉ、Ｃｉ’）（ｉ＝２〜ｎ
−１）の入力端子対（Ａ、Ａ）に、回路対（Ｃ４−１，
Ｃｉ−１′）の出力端子対（Ｙ、Ｙ）を接続し、 （
Ｃ４，Ｃ４’）の出力端子対（Ｙ、Ｙ）を回路対（Ｃ１
−４−１ｅ Ｃｊ＋１’ ）の入力端子対（Ａ、Ａ）に
接続して得られるインバータ回路対ｎ段を考え、初段の
インバータ対（Ｃｓ −Ｃｓ’ ）の入力端子（＾。
（Ｃ２＊ Ｃ２’） ＃”・”’ ｅ （０１１＊ Ｃ
ｎ’ ）−を、各回路対（Ｃｉ、Ｃｉ’）（ｉ＝２〜ｎ
−１）の入力端子対（Ａ、Ａ）に、回路対（Ｃ４−１，
Ｃｉ−１′）の出力端子対（Ｙ、Ｙ）を接続し、 （
Ｃ４，Ｃ４’）の出力端子対（Ｙ、Ｙ）を回路対（Ｃ１
−４−１ｅ Ｃｊ＋１’ ）の入力端子対（Ａ、Ａ）に
接続して得られるインバータ回路対ｎ段を考え、初段の
インバータ対（Ｃｓ −Ｃｓ’ ）の入力端子（＾。
ム）Ｋ第４図で図示した電位波形ＶＸ 、 Ｖムを印加
した場合でも１回路対の対称性からインバータ回路対１
股当たシの平均消費電力はインバータ段数に関係なく
１１１記Ｗ′と一致する。
した場合でも１回路対の対称性からインバータ回路対１
股当たシの平均消費電力はインバータ段数に関係なく
１１１記Ｗ′と一致する。
以上から本実施例のインバータ回路対（ｃ 、 ｃ’）
の電力遅延時間積Ｅ′＝ｔｐｂ′Ｗ′は次式より求まる
本発明の実施例であるインバータ回路対１段と、従来の
インバータ回路１段で、夫々１力遅延時間積比Ｅ’ ／
Ｅと信号遅延時間比ｔｐｄ’／１ｐ（１を求めるとＥ／
／Ｅ＝ ２１ｐｄ’ ／ ”ｐｄであることが分るか
らＺｐｄ’／ｌｐａ を注目すればよい、但し周期に
ついてはＴ−Ｔ’として比較する為に条件を揃えた。
の電力遅延時間積Ｅ′＝ｔｐｂ′Ｗ′は次式より求まる
本発明の実施例であるインバータ回路対１段と、従来の
インバータ回路１段で、夫々１力遅延時間積比Ｅ’ ／
Ｅと信号遅延時間比ｔｐｄ’／１ｐ（１を求めるとＥ／
／Ｅ＝ ２１ｐｄ’ ／ ”ｐｄであることが分るか
らＺｐｄ’／ｌｐａ を注目すればよい、但し周期に
ついてはＴ−Ｔ’として比較する為に条件を揃えた。
仮定ＩＤ／βＥ ｋｑ Ｑよシ、ｔｐｄ’／ ｔｐｄ
＃ （ＶＴＤ／（Ｖｘ＋ＩＶＴｐｌ ））２ と表り
、１に源１１１１（入１１高Ｔｔ 位） Ｖｘ カ条件
Ｖｘ≧０．４２１ ＶＴＤＩを満足で−れは信号遅延時
間、電力遅延時間積共に従来のインバータ回路より優れ
あことが分る。
＃ （ＶＴＤ／（Ｖｘ＋ＩＶＴｐｌ ））２ と表り
、１に源１１１１（入１１高Ｔｔ 位） Ｖｘ カ条件
Ｖｘ≧０．４２１ ＶＴＤＩを満足で−れは信号遅延時
間、電力遅延時間積共に従来のインバータ回路より優れ
あことが分る。
１ 従来の第１図の如きインバー−回路では’
Ｊ ｚ ａ−ｗ２１ＶＴＤＩ ト考えてもヨイノで、ｔ
ｐｄ’／ ｔｐｄ−０，ｌ ｌ。
Ｊ ｚ ａ−ｗ２１ＶＴＤＩ ト考えてもヨイノで、ｔ
ｐｄ’／ ｔｐｄ−０，ｌ ｌ。
ｇ７ ｇ −、０，２２とな抄、本実施例のインバータ
回路対は従来と比べて信号遅時間が９倍、電力遅延時間
積で４．５倍改善できることが分る。
回路対は従来と比べて信号遅時間が９倍、電力遅延時間
積で４．５倍改善できることが分る。
更に本実施例の大きな利点は信号遅延時間ｔｐｄ。
ｔｐｄ′の算出式から分る様に、従来のインバータ回路
の信号遅延時間がＤ型ＦＥＴの閾値電圧１ ｖ’ｒｎ
ｌの二乗に逆比例して増大するのに対し、本実施例のイ
ンバータ回路対でＨＩＶＴＤＩ Ｋ殆ど依存せず、限界
値 より大きく表らないことである。。
の信号遅延時間がＤ型ＦＥＴの閾値電圧１ ｖ’ｒｎ
ｌの二乗に逆比例して増大するのに対し、本実施例のイ
ンバータ回路対でＨＩＶＴＤＩ Ｋ殆ど依存せず、限界
値 より大きく表らないことである。。
要求される信号遅延時間が該限界値より大きけれ一本イ
ンバータ回路対の平均消費電力はＤ型ＦｇＴＰ１．Ｑ２
−の閾値電圧ＩＶＴＤＩを小さくすることＫよりてＷ’
ａ−ｗ ２ ＣＶｘ”７Ｔ’迄減小させることが可能
であり、通常のＭＯＢ型集型口積回路造条件テｌｄ Ｃ
ＶＸ”／Ｔ’ ＜ＶＸ／ＤＶＴＤ２／４ テｔｂルコト
カＧ：ｓ平均消費電力の減少は著しいことが分る。
ンバータ回路対の平均消費電力はＤ型ＦｇＴＰ１．Ｑ２
−の閾値電圧ＩＶＴＤＩを小さくすることＫよりてＷ’
ａ−ｗ ２ ＣＶｘ”７Ｔ’迄減小させることが可能
であり、通常のＭＯＢ型集型口積回路造条件テｌｄ Ｃ
ＶＸ”／Ｔ’ ＜ＶＸ／ＤＶＴＤ２／４ テｔｂルコト
カＧ：ｓ平均消費電力の減少は著しいことが分る。
また、本実施例の第３図と入力傅号が真偽一対で入力さ
れることから明らかなように１回路ＣＯＣｌ、夫々に関
しＰ８と９１ ＃ Ｐ２．とＱ２の各組ゲート電位が同
時に高電位ｖｘ１低電位０〔ｖ〕となることがない。従
って閾値電圧（ＶＴＤ）を適ｆｉＫ選べば利得係数βＤ
、βＥに関しβＤ／βＢＷＯとならしめる条件が不要と
なり、いわゆるレシオレス回路設計ができる利点がある
。
れることから明らかなように１回路ＣＯＣｌ、夫々に関
しＰ８と９１ ＃ Ｐ２．とＱ２の各組ゲート電位が同
時に高電位ｖｘ１低電位０〔ｖ〕となることがない。従
って閾値電圧（ＶＴＤ）を適ｆｉＫ選べば利得係数βＤ
、βＥに関しβＤ／βＢＷＯとならしめる条件が不要と
なり、いわゆるレシオレス回路設計ができる利点がある
。
本発明のインバータ回路対で述べた上記利点はインバー
タ回路対に限ったものではなく、（ＡＮＤ。
タ回路対に限ったものではなく、（ＡＮＤ。
ＮＡＮＤ）、（ＯＲ，Ｎ０Ｒ）・・・・・・等の任意の
回路対でも成立する。
回路対でも成立する。
ＩＲ５図は、本発明の回路対を複数個組合せる方法を示
すための、入力信号Ａ、Ｂ、ＣＫ対し出力信号Ｙ＝Ａ＋
Ｂ＋Ｃを出力する論理回路である。第６図は第５図の論
理回路をＭＯ８型ＦＥＴを用いて実現した従来の集積回
路の例であり、第７図は本発明の回路対である２人力の
（ＮＯＪＯＢ）回路対２１！１１インバータ回路対を含
む本発明の第２の実施例であり信号は全てその否定信号
と対をなして生成・結合されている。
すための、入力信号Ａ、Ｂ、ＣＫ対し出力信号Ｙ＝Ａ＋
Ｂ＋Ｃを出力する論理回路である。第６図は第５図の論
理回路をＭＯ８型ＦＥＴを用いて実現した従来の集積回
路の例であり、第７図は本発明の回路対である２人力の
（ＮＯＪＯＢ）回路対２１！１１インバータ回路対を含
む本発明の第２の実施例であり信号は全てその否定信号
と対をなして生成・結合されている。
従来の回路と本発明の回路対とを結合するＫは、第８図
に示した如きインバータ回路を用いて信号対を作ればよ
い。逆に本発明の回路対と従来の回路とを結合する場合
仲信号対９いずれか一方を使用する。
、 第６〜９図においてＪＤ型ＦＥＴを表わす記号は第１．
３図で使用したものと同じでＤ型ＰＥＴはその記号のチ
ャンネル部に着色している。
に示した如きインバータ回路を用いて信号対を作ればよ
い。逆に本発明の回路対と従来の回路とを結合する場合
仲信号対９いずれか一方を使用する。
、 第６〜９図においてＪＤ型ＦＥＴを表わす記号は第１．
３図で使用したものと同じでＤ型ＰＥＴはその記号のチ
ャンネル部に着色している。
本発明の回路対を複数個、組合せて利用する半導体集積
回路では、次の利点が生じる。すなわち、本発明を用い
た半導体集積回路は、同一機能を従来の回路を組合せて
構成した半導体集積回路で生成・結合される信号数に比
べ約２倍の信号数をもつので、論理回路段数の省略（例
えは第７図忙おいて本発明で構成した最終段のインバー
タ回路対は省くことができる）が可能となシ、論理回路
段数の省略による集積回路全体としての高速動作が図れ
る。
回路では、次の利点が生じる。すなわち、本発明を用い
た半導体集積回路は、同一機能を従来の回路を組合せて
構成した半導体集積回路で生成・結合される信号数に比
べ約２倍の信号数をもつので、論理回路段数の省略（例
えは第７図忙おいて本発明で構成した最終段のインバー
タ回路対は省くことができる）が可能となシ、論理回路
段数の省略による集積回路全体としての高速動作が図れ
る。
一方、第６．７図を比較すると本発明の回路対を複数個
組合せて、従来と同一機能を実現するのにトランジスタ
数と配線数が、従来のものと比べて約２倍必要である様
に思われるが、従来の集積回路では任意の論理回路な実
現するのに１インバータ、ＡＮＤ回路、ＮＡＮＤＡＮＤ
回路回路、・・・・・・等の基本ゲートを組合せて構成
する必要があるのに対し１本発明で祉任意の信号はその
否定信号も同時に利用できる仁と、信号の論理項・論理
和は夫々トランジスタの直列・並列接続で実現できるこ
とから全ての任意の論理回路はゲート一段で構成できる
利点があり、基本ゲートの組合せが不要となることから
トランジスタ数・配線数は従来のものと殆んど変らない
。第７図の回路を上の様な考えで論理段数を省略して、
Ｙ＝Ａ、）３＋ｃゲート一段で構成したものを第９図に
示す。第９図で分る様忙論理Ｙ＝Ａ−Ｂ＋Ｃを構成する
のにトランジスタ数は従来の集積回路では８箇、本発明
では１２箇となっておシ、従来の１．５倍であシ２倍と
はならない。
組合せて、従来と同一機能を実現するのにトランジスタ
数と配線数が、従来のものと比べて約２倍必要である様
に思われるが、従来の集積回路では任意の論理回路な実
現するのに１インバータ、ＡＮＤ回路、ＮＡＮＤＡＮＤ
回路回路、・・・・・・等の基本ゲートを組合せて構成
する必要があるのに対し１本発明で祉任意の信号はその
否定信号も同時に利用できる仁と、信号の論理項・論理
和は夫々トランジスタの直列・並列接続で実現できるこ
とから全ての任意の論理回路はゲート一段で構成できる
利点があり、基本ゲートの組合せが不要となることから
トランジスタ数・配線数は従来のものと殆んど変らない
。第７図の回路を上の様な考えで論理段数を省略して、
Ｙ＝Ａ、）３＋ｃゲート一段で構成したものを第９図に
示す。第９図で分る様忙論理Ｙ＝Ａ−Ｂ＋Ｃを構成する
のにトランジスタ数は従来の集積回路では８箇、本発明
では１２箇となっておシ、従来の１．５倍であシ２倍と
はならない。
１１シかし、以上述べた様−ｉ号遅延時間、電力遅延時
間積の大幅な改養、本発明を被数個組合せる場合に生じ
る論理段数の省略による高速化、レシオレス回路で設計
ができるという利点をもつ本発明は、高速、且低電力動
作の大規模集積回路を実現するの忙大きく寄与できるも
のである。
間積の大幅な改養、本発明を被数個組合せる場合に生じ
る論理段数の省略による高速化、レシオレス回路で設計
ができるという利点をもつ本発明は、高速、且低電力動
作の大規模集積回路を実現するの忙大きく寄与できるも
のである。
本発明の上記利点は論理回路が複雑になるＫつれて発揮
される。このために基本ゲートの組合せ不要のために生
じる信号遅延時間の短縮、及び消費電力の減少が更に著
しく壜る利点がある。
される。このために基本ゲートの組合せ不要のために生
じる信号遅延時間の短縮、及び消費電力の減少が更に著
しく壜る利点がある。
第１図社従来の回路方式によるＨＤ構成のインバータ１
段の回路図、８２図は、第１図の信号遅延時間−電力遅
延時間積を調べる為のタインング図、第３図は本発明の
一実施例であるインバータ回路対１段の回路図、第４図
は本発明のインバータ回路対の信号遅延時間・電力遅延
時間積を調べる為のタインング図、第５ないし第７図は
従来の回路方式と本発明の回路対−よる多段論理回路の
構成方法の違すを示す一□の論理・回路・回路対図、第
８図は従来の回路方式と本発明の回路対の一緒合方法を
示す回路図、第９図は第２の実施例第７図と等価な本発
明の例である。Ｐ、・Ｑ！・・・・・・Ｄ！ＩＩＦＦＴ
％Ｐ２・Ｑｌ・・・・・・Ｂ３ＦＢＴ、Ｃ’ｔ・Ｃ３・
・・・・・寄生コンデンサー、Ｘ・・・・・・電源、Ａ
、Ａ、Ｂ＠Ｂ、Ｃ・Ｃ＠Ｙ＠Ｙ・・・・・・論理信号の
入力端子である。 第１゛図 十 ÷ ｔｒｄｒ ｔｐｄｆ 、第・２図 × 請３図 第４図 第８図 Ａ ｖ！１９．）９図 １２２
段の回路図、８２図は、第１図の信号遅延時間−電力遅
延時間積を調べる為のタインング図、第３図は本発明の
一実施例であるインバータ回路対１段の回路図、第４図
は本発明のインバータ回路対の信号遅延時間・電力遅延
時間積を調べる為のタインング図、第５ないし第７図は
従来の回路方式と本発明の回路対−よる多段論理回路の
構成方法の違すを示す一□の論理・回路・回路対図、第
８図は従来の回路方式と本発明の回路対の一緒合方法を
示す回路図、第９図は第２の実施例第７図と等価な本発
明の例である。Ｐ、・Ｑ！・・・・・・Ｄ！ＩＩＦＦＴ
％Ｐ２・Ｑｌ・・・・・・Ｂ３ＦＢＴ、Ｃ’ｔ・Ｃ３・
・・・・・寄生コンデンサー、Ｘ・・・・・・電源、Ａ
、Ａ、Ｂ＠Ｂ、Ｃ・Ｃ＠Ｙ＠Ｙ・・・・・・論理信号の
入力端子である。 第１゛図 十 ÷ ｔｒｄｒ ｔｐｄｆ 、第・２図 × 請３図 第４図 第８図 Ａ ｖ！１９．）９図 １２２
Claims (1)
- 第１２第２の電界効果トランジスタの対を複数有し、６
対のトランジスタの各ゲート電極に信号一対の真補の信
号が与えられ、６対の第１のトランジスタのソースおよ
びドレーン電極は他の対の第１のトランジスタのソース
およびドレーンの一方、あるいは第１又は第２の端子に
＠続され、該第１の端子ＫＦｉ少なくとも一つの対の第
１のトランジスタのソースおよびドレーンの一方が接続
され、第２の端子には少なくとも一つの対の第１のトラ
ンジスタのソースおよびドレインの一方が接続されてお
り、６対の第２のトランジスタにりいても該第２の端子
と第３の端子に関し上記第１のトランジスタの場合と同
様な接続が表されている回路から、対のトランジスタを
夫々デブレーション型およびエンハンスメント型とし、
該第１および第３の端子を夫々電源および接地に接続し
て得られる第１の回路と、対のトランジスタを夫々エン
ハンスメント型およヒテフレーク璽ン型トシ、該第１お
よび第３の端子を夫々接地および電源に接続して得られ
る第２の回路とを有し、該各信号対を入力信号として得
られる各出力信号が、夫々第１および第２の回路の第２
の端子で得られることを特徴とする半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052031A JPS58170120A (ja) | 1982-03-30 | 1982-03-30 | 半導体集積回路 |
| EP83103171A EP0090421A3 (en) | 1982-03-30 | 1983-03-30 | Logic circuit |
| US06/480,610 US4631424A (en) | 1982-03-30 | 1983-03-30 | Multi-input logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052031A JPS58170120A (ja) | 1982-03-30 | 1982-03-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58170120A true JPS58170120A (ja) | 1983-10-06 |
Family
ID=12903436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57052031A Pending JPS58170120A (ja) | 1982-03-30 | 1982-03-30 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4631424A (ja) |
| EP (1) | EP0090421A3 (ja) |
| JP (1) | JPS58170120A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2587516B1 (fr) * | 1985-09-13 | 1987-11-20 | Eurotechnique Sa | Sequenceur d'instructions pour microprocesseur a architecture en reseau |
| US5023480A (en) * | 1990-01-04 | 1991-06-11 | Digital Equipment Corporation | Push-pull cascode logic |
| JP3229164B2 (ja) * | 1994-07-28 | 2001-11-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ラッチ回路 |
| US6035110A (en) * | 1996-12-09 | 2000-03-07 | International Business Machines Corporation | Identifying candidate nodes for phase assignment in a logic network |
| US6018621A (en) * | 1996-12-09 | 2000-01-25 | International Business Machines Corporation | Identifying an optimizable logic region in a logic network |
| US5903467A (en) * | 1996-12-10 | 1999-05-11 | International Business Machines Corporation | Selecting phase assignments for candidate nodes in a logic network |
| US10922465B2 (en) * | 2018-09-27 | 2021-02-16 | Arm Limited | Multi-input logic circuitry |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE758068A (fr) * | 1969-10-27 | 1971-04-01 | Teletype Corp | Circuits logiques |
| US3953743A (en) * | 1975-02-27 | 1976-04-27 | Rca Corporation | Logic circuit |
| JPS6035756B2 (ja) * | 1977-12-27 | 1985-08-16 | 日本電気株式会社 | 論理回路 |
| US4489246A (en) * | 1980-12-24 | 1984-12-18 | Fujitsu Limited | Field effect transistor logic circuit having high operating speed and low power consumption |
-
1982
- 1982-03-30 JP JP57052031A patent/JPS58170120A/ja active Pending
-
1983
- 1983-03-30 EP EP83103171A patent/EP0090421A3/en not_active Ceased
- 1983-03-30 US US06/480,610 patent/US4631424A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0090421A3 (en) | 1984-07-04 |
| EP0090421A2 (en) | 1983-10-05 |
| US4631424A (en) | 1986-12-23 |
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